JP2002270768A - Ｃｍｏｓ基準電圧回路 - Google Patents
Ｃｍｏｓ基準電圧回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】
【目的】半導体集積回路上に形成され、温度特性を持た
ない基準電圧を出力するＣＭＯＳ基準電圧回路の提供。 【構成】それぞれが接地されて電流比が一定の２つの定
電流で駆動され、ダイオード接続された第１、第２のト
ランジスタ（あるいはダイオード）と、第１、または第
２のトランジスタからの出力電圧に前記第１のトランジ
スタと第２のトランジスタの２つの出力電圧の差電圧を
一定倍に増幅し加算する手段を有する基準電圧回路にお
いて、前記増幅し加算する手段が、２つのＯＴＡ１１、
１２とカレントミラー回路１３から構成され、第１のＯ
ＴＡ１１は差電圧を入力し、第２のＯＴＡ１２は第１ま
たは第２のトランジスタからの出力電圧が逆相入力端子
に印加され、正相入力端子は出力端子に接続され第１の
ＯＴＡ１１の出力電流に比例する電流で駆動され、第２
のＯＴＡ１２の出力端子電圧を出力電圧する。
ない基準電圧を出力するＣＭＯＳ基準電圧回路の提供。 【構成】それぞれが接地されて電流比が一定の２つの定
電流で駆動され、ダイオード接続された第１、第２のト
ランジスタ（あるいはダイオード）と、第１、または第
２のトランジスタからの出力電圧に前記第１のトランジ
スタと第２のトランジスタの２つの出力電圧の差電圧を
一定倍に増幅し加算する手段を有する基準電圧回路にお
いて、前記増幅し加算する手段が、２つのＯＴＡ１１、
１２とカレントミラー回路１３から構成され、第１のＯ
ＴＡ１１は差電圧を入力し、第２のＯＴＡ１２は第１ま
たは第２のトランジスタからの出力電圧が逆相入力端子
に印加され、正相入力端子は出力端子に接続され第１の
ＯＴＡ１１の出力電流に比例する電流で駆動され、第２
のＯＴＡ１２の出力端子電圧を出力電圧する。
Description
【０００１】
【発明の属する技術分野】本発明は、基準電圧回路に関
し、特に、半導体集積回路上に形成され、温度特性を持
たない基準電圧を出力するＣＭＯＳ基準電圧回路に関す
る。
し、特に、半導体集積回路上に形成され、温度特性を持
たない基準電圧を出力するＣＭＯＳ基準電圧回路に関す
る。
【０００２】
【従来の技術】従来この種の温度特性を相殺して温度特
性を持たない１．２Ｖ前後の基準電圧を出力する基準電
圧回路は数多く発表されている。
性を持たない１．２Ｖ前後の基準電圧を出力する基準電
圧回路は数多く発表されている。
【０００３】はじめにこの基準電圧回路の動作について
説明する。
説明する。
【０００４】図１０は、従来のＣＭＯＳ基準電圧回路で
あり、一般に温度に比例する電流を出力することから、
「ＰＴＡＴ(Proportional to Absolute Temperature)カ
レントソース回路」と呼ばれている基準電流回路の電流
ループに、抵抗を挿入して基準電圧を得ている。
あり、一般に温度に比例する電流を出力することから、
「ＰＴＡＴ(Proportional to Absolute Temperature)カ
レントソース回路」と呼ばれている基準電流回路の電流
ループに、抵抗を挿入して基準電圧を得ている。
【０００５】図１０において、トランジスタＱ１を単位
トランジスタとし、トランジスタＱ２のエミッタ面積比
を単位トランジスタのＫ１倍（Ｋ１＞１）とする。
トランジスタとし、トランジスタＱ２のエミッタ面積比
を単位トランジスタのＫ１倍（Ｋ１＞１）とする。
【０００６】ベース幅変調を無視すれば、トランジスタ
のコレクタ電流ＩＣとベース―エミッタ間電圧ＶBEの関
係は、次式で示される。
のコレクタ電流ＩＣとベース―エミッタ間電圧ＶBEの関
係は、次式で示される。
【０００７】 IＣ＝KIＳexp(VBE/VＴ) (1) ここで、ＩＳは単位トランジスタの飽和電流、ＶＴは熱
電圧であり、ＶＴ＝ｋＴ／ｑと表される。だだし、ｑは
単位電子電荷、ｋはボルツマン定数、Ｔは絶対温度であ
る。また、Ｋは単位トランジスタに対するエミッタ面積
比である。
電圧であり、ＶＴ＝ｋＴ／ｑと表される。だだし、ｑは
単位電子電荷、ｋはボルツマン定数、Ｔは絶対温度であ
る。また、Ｋは単位トランジスタに対するエミッタ面積
比である。
【０００８】トランジスタの直流電流増幅率は十分に１
に近いものとして、ベース電流を無視すれば ＶBE1＝VＴln{IＣ１/IＳ} (2) ＶBE2＝VＴln(IＣ２/（K１・IＳ)) (3) ＶBE1＝ＶBE2＋R１・IＣ２ (4) なる関係がある。ただし、ln{}は対数関数である。
に近いものとして、ベース電流を無視すれば ＶBE1＝VＴln{IＣ１/IＳ} (2) ＶBE2＝VＴln(IＣ２/（K１・IＳ)) (3) ＶBE1＝ＶBE2＋R１・IＣ２ (4) なる関係がある。ただし、ln{}は対数関数である。
【０００９】(2)式から(4)式を解くと、 VＴln{K１・IＣ１/IＣ２}＝R１・IＣ２ (5) と求められる。ここで、トランジスタＱ１、Ｑ２は(4)
式が成り立つように、オペアンプ２０を介して、トラン
ジスタＭ３、Ｍ４の共通ゲート電圧を制御しているた
め、自己バイアスされており、トランジスタＭ３、Ｍ４
のドレイン電流IＤ３、IＤ４は互いに等しく、 IＤ３＝IＤ４＝IＣ１＝IＣ２ (6) である。したがって、(5)式より、 IＤ３＝IＤ４＝IＣ１＝IＣ２＝VＴln(K１)/R１ (7) と求められる。
式が成り立つように、オペアンプ２０を介して、トラン
ジスタＭ３、Ｍ４の共通ゲート電圧を制御しているた
め、自己バイアスされており、トランジスタＭ３、Ｍ４
のドレイン電流IＤ３、IＤ４は互いに等しく、 IＤ３＝IＤ４＝IＣ１＝IＣ２ (6) である。したがって、(5)式より、 IＤ３＝IＤ４＝IＣ１＝IＣ２＝VＴln(K１)/R１ (7) と求められる。
【００１０】トランジスタＭ３のドレイン電流ＩＤ３
は、抵抗Ｒ２で電圧に変換され、基準電圧ＶREFとな
る。すなわち、基準電圧ＶREFは、 と表される。
は、抵抗Ｒ２で電圧に変換され、基準電圧ＶREFとな
る。すなわち、基準電圧ＶREFは、 と表される。
【００１１】(8)式において、ＰＴＡＴ基準電流で駆動
されるトランジスタＱ１のベース−エミッタ間電圧ＶBE
1は、−２ｍＶ／℃よりも多少小さな、およそ−１．９
ｍＶ／℃程度の負の温度特性を持ち、熱電圧VＴは、
０．０８５３ｍＶ／℃の正の温度特性を持っている。
されるトランジスタＱ１のベース−エミッタ間電圧ＶBE
1は、−２ｍＶ／℃よりも多少小さな、およそ−１．９
ｍＶ／℃程度の負の温度特性を持ち、熱電圧VＴは、
０．０８５３ｍＶ／℃の正の温度特性を持っている。
【００１２】したがって、出力される基準電圧ＶREFが
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と、負の温度特性を持つ電圧と、で温度特性
を相殺すれば良い。
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と、負の温度特性を持つ電圧と、で温度特性
を相殺すれば良い。
【００１３】すなわち、(R2/R１)ln(K１)の値は、２
２．３となり、(R2/R１)VＴln(K１)の値は、０．５７Ｖ
となる。
２．３となり、(R2/R１)VＴln(K１)の値は、０．５７Ｖ
となる。
【００１４】いま、ベース・エミッタ間電圧ＶBE1を
０．７Ｖとすると、 {ＶBE1＋(R2/R１)VＴln(K１)}＝１．２７Ｖ と求められる。
０．７Ｖとすると、 {ＶBE1＋(R2/R１)VＴln(K１)}＝１．２７Ｖ と求められる。
【００１５】
【発明が解決しようとする課題】従来、この種の温度特
性を持たない基準電圧を出力する基準電圧回路では帰還
回路にオペアンプを用い、ＰＴＡＴカレントソース回路
の電流ループに抵抗を挿入しているために、所望の抵抗
比が必要であり、また、１本の抵抗でおよそ０．６Ｖ程
度の電圧降下が必要とされる。このため、ダイオード接
続されたトランジスタの駆動電流を絞ろうとすると大き
な抵抗値を実現する必要があり、チップサイズの増大に
つながった。
性を持たない基準電圧を出力する基準電圧回路では帰還
回路にオペアンプを用い、ＰＴＡＴカレントソース回路
の電流ループに抵抗を挿入しているために、所望の抵抗
比が必要であり、また、１本の抵抗でおよそ０．６Ｖ程
度の電圧降下が必要とされる。このため、ダイオード接
続されたトランジスタの駆動電流を絞ろうとすると大き
な抵抗値を実現する必要があり、チップサイズの増大に
つながった。
【００１６】アナログＬＳＩではもちろん、メモリなど
のディジタルＬＳＩをはじめ多くのＬＳＩ内に実現され
る回路のバイアス電圧を始めとして、基準電圧回路は、
日常的に用いられている。特に、温度特性を持たない電
圧を出力する基準電圧回路は、一般には、「バンドギャ
ップ基準電圧回路」と呼びならわされている。
のディジタルＬＳＩをはじめ多くのＬＳＩ内に実現され
る回路のバイアス電圧を始めとして、基準電圧回路は、
日常的に用いられている。特に、温度特性を持たない電
圧を出力する基準電圧回路は、一般には、「バンドギャ
ップ基準電圧回路」と呼びならわされている。
【００１７】その出力電圧は、Ｓi（シリコン）の絶対
零度でのバンドギャップ電圧１．２０５Ｖに近い電圧と
なっている。
零度でのバンドギャップ電圧１．２０５Ｖに近い電圧と
なっている。
【００１８】ＣＭＯＳプロセスが全盛となった今日で
は、ＣＭＯＳプロセスで簡単に実現できる部品素子で回
路が実現できることが望まれている。特に、標準的なデ
ィジタル用ＣＭＯＳプロセスで、回路が無理無く実現で
きるほうが望ましい。この場合、高精度の抵抗比や高抵
抗はチップサイズの増大につながる。
は、ＣＭＯＳプロセスで簡単に実現できる部品素子で回
路が実現できることが望まれている。特に、標準的なデ
ィジタル用ＣＭＯＳプロセスで、回路が無理無く実現で
きるほうが望ましい。この場合、高精度の抵抗比や高抵
抗はチップサイズの増大につながる。
【００１９】したがって、本発明が解決しようとする課
題は、温度特性を持たない電圧を出力する基準電流回路
を高精度の抵抗比や高抵抗を用いずにトランジスタだけ
で実現でき、回路構成を簡易化する基準電圧回路を提供
することにある。
題は、温度特性を持たない電圧を出力する基準電流回路
を高精度の抵抗比や高抵抗を用いずにトランジスタだけ
で実現でき、回路構成を簡易化する基準電圧回路を提供
することにある。
【００２０】
【課題を解決するための手段】上記課題を解決するため
の手段を提供する本発明は、それぞれが接地されて電流
比が一定の２つの定電流で駆動される第１、第２のダイ
オード接続されたトランジスタ（あるいはダイオード）
と、前記第１、または第２のダイオード接続されたトラ
ンジスタ（あるいはダイオード）からの出力電圧に前記
第１のダイオード接続されたトランジスタ（あるいはダ
イオード）と前記第２のダイオード接続されたトランジ
スタ（あるいはダイオード）の２つの出力電圧の差電圧
を一定倍に増幅し加算する手段を有する基準電圧回路に
おいて、前記増幅し加算する手段が第１、第２のオペレ
ーショナルトランスコンダクタンスアンプ（「ＯＴＡ」
という）と、カレントミラー回路とから構成されてお
り、第１のＯＴＡは前記差電圧を入力し、第２のＯＴＡ
は前記第１、または第２のダイオード接続されたトラン
ジスタ（あるいはダイオード）からの出力電圧が正相入
力端子に印加され、逆相入力端子は出力端子に接続され
て前記第１のＯＴＡの出力電流に比例する電流で駆動さ
れ、前記第１のＯＴＡと前記第２のＯＴＡはトランスコ
ンダクタンスがｇｍ１，ｇｍ２であり、前記第２のＯＴ
Ａの出力端子電圧を出力電圧する。
の手段を提供する本発明は、それぞれが接地されて電流
比が一定の２つの定電流で駆動される第１、第２のダイ
オード接続されたトランジスタ（あるいはダイオード）
と、前記第１、または第２のダイオード接続されたトラ
ンジスタ（あるいはダイオード）からの出力電圧に前記
第１のダイオード接続されたトランジスタ（あるいはダ
イオード）と前記第２のダイオード接続されたトランジ
スタ（あるいはダイオード）の２つの出力電圧の差電圧
を一定倍に増幅し加算する手段を有する基準電圧回路に
おいて、前記増幅し加算する手段が第１、第２のオペレ
ーショナルトランスコンダクタンスアンプ（「ＯＴＡ」
という）と、カレントミラー回路とから構成されてお
り、第１のＯＴＡは前記差電圧を入力し、第２のＯＴＡ
は前記第１、または第２のダイオード接続されたトラン
ジスタ（あるいはダイオード）からの出力電圧が正相入
力端子に印加され、逆相入力端子は出力端子に接続され
て前記第１のＯＴＡの出力電流に比例する電流で駆動さ
れ、前記第１のＯＴＡと前記第２のＯＴＡはトランスコ
ンダクタンスがｇｍ１，ｇｍ２であり、前記第２のＯＴ
Ａの出力端子電圧を出力電圧する。
【００２１】本発明においては、前記２つのＯＴＡのト
ランスコンダクタンスが等しく（ｇｍ１＝ｇｍ２）、前
記カレントミラー回路の電流比を１：Ｋ２（Ｋ２＞１）
とすることで所望の増幅度を得ている。
ランスコンダクタンスが等しく（ｇｍ１＝ｇｍ２）、前
記カレントミラー回路の電流比を１：Ｋ２（Ｋ２＞１）
とすることで所望の増幅度を得ている。
【００２２】本発明においては、前記カレントミラー回
路の電流比が等しく（１：１）、前記２つのＯＴＡのト
ランスコンダクタンスを（ｇｍ１＝Ｋ２ｇｍ２）、（Ｋ
２＞１）とすることで所望の増幅度を得るようにしても
よい。
路の電流比が等しく（１：１）、前記２つのＯＴＡのト
ランスコンダクタンスを（ｇｍ１＝Ｋ２ｇｍ２）、（Ｋ
２＞１）とすることで所望の増幅度を得るようにしても
よい。
【００２３】本発明においては、前記カレントミラー回
路の電流比を１：Ｋ２（Ｋ２＞１）とし、前記２つのＯ
ＴＡのトランスコンダクタンスを（ｇｍ１＝Ｋ３ｇｍ
２）、（Ｋ３＞１）とすることで所望の増幅度を得るよ
うにしてもよい。
路の電流比を１：Ｋ２（Ｋ２＞１）とし、前記２つのＯ
ＴＡのトランスコンダクタンスを（ｇｍ１＝Ｋ３ｇｍ
２）、（Ｋ３＞１）とすることで所望の増幅度を得るよ
うにしてもよい。
【００２４】本発明は、それぞれが接地されて電流比が
一定の２つの定電流で駆動される第１、第２のダイオー
ド接続されたトランジスタ（あるいはダイオード）と、
前記第１、または第２のダイオード接続されたトランジ
スタ（あるいはダイオード）からの出力電圧に前記第１
のダイオード接続されたトランジスタ（あるいはダイオ
ード）と前記第２のダイオード接続されたトランジスタ
（あるいはダイオード）の２つの出力電圧の差電圧を一
定倍に増幅し加算する手段を有する基準電圧回路におい
て、前記増幅し加算する手段が（Ｋ２＋１）個の差動対
から構成され、第１の差動対は前記差電圧を入力し、第
２の差動対は前記第１、または第２のダイオード接続さ
れたトランジスタ（あるいはダイオード）からの出力電
圧が差動トランジスタの一方に印加され、差動トランジ
スタの他方はダイオード接続されて前記第１の差動対の
一方の出力電流に比例する電流で駆動され、第３から第
（Ｋ２＋１）の差動対はそれぞれ前段の前記第２から第
Ｋ２の差動対のダイオード接続されたトランジスタから
の出力電圧が差動トランジスタの一方に印加され、差動
トランジスタの他方はダイオード接続されていずれも前
記第１の差動対の一方の出力電流に比例する電流で駆動
され、前記第１から第（Ｋ２＋１）の差動対はそれぞれ
電流比が一定の（Ｋ２＋１）の定電流で駆動され、前記
第２から第（Ｋ２＋１）の差動対の差動入力電圧が全て
加算されることで所望の増幅度を得ている。
一定の２つの定電流で駆動される第１、第２のダイオー
ド接続されたトランジスタ（あるいはダイオード）と、
前記第１、または第２のダイオード接続されたトランジ
スタ（あるいはダイオード）からの出力電圧に前記第１
のダイオード接続されたトランジスタ（あるいはダイオ
ード）と前記第２のダイオード接続されたトランジスタ
（あるいはダイオード）の２つの出力電圧の差電圧を一
定倍に増幅し加算する手段を有する基準電圧回路におい
て、前記増幅し加算する手段が（Ｋ２＋１）個の差動対
から構成され、第１の差動対は前記差電圧を入力し、第
２の差動対は前記第１、または第２のダイオード接続さ
れたトランジスタ（あるいはダイオード）からの出力電
圧が差動トランジスタの一方に印加され、差動トランジ
スタの他方はダイオード接続されて前記第１の差動対の
一方の出力電流に比例する電流で駆動され、第３から第
（Ｋ２＋１）の差動対はそれぞれ前段の前記第２から第
Ｋ２の差動対のダイオード接続されたトランジスタから
の出力電圧が差動トランジスタの一方に印加され、差動
トランジスタの他方はダイオード接続されていずれも前
記第１の差動対の一方の出力電流に比例する電流で駆動
され、前記第１から第（Ｋ２＋１）の差動対はそれぞれ
電流比が一定の（Ｋ２＋１）の定電流で駆動され、前記
第２から第（Ｋ２＋１）の差動対の差動入力電圧が全て
加算されることで所望の増幅度を得ている。
【００２５】あるいは、本発明は、それぞれが接地され
て電流比が一定の２つの定電流で駆動される第１、第２
のダイオード接続されたトランジスタ（あるいはダイオ
ード）と、前記第１、または第２のダイオード接続され
たトランジスタ（あるいはダイオード）からの出力電圧
に前記第１のダイオード接続されたトランジスタ（ある
いはダイオード）と前記第２のダイオード接続されたト
ランジスタ（あるいはダイオード）の２つの出力電圧の
差電圧を一定倍に増幅し加算する手段を有する基準電圧
回路において、前記増幅し加算する手段が（Ｋ２＋１）
個の差動対から構成され、第１の差動対は前記差電圧を
入力し、第２の差動対は前記第１、または第２のダイオ
ード接続されたトランジスタ（あるいはダイオード）か
らの出力電圧が差動トランジスタの一方に印加され、差
動トランジスタの他方はダイオード接続され、第３から
第Ｋ２の差動対の差動トランジスタはいずれもダイオー
ド接続され、それぞれ前段のダイオード接続された差動
トランジスタと後段のダイオード接続された差動トラン
ジスタとが電流比が一定のＫ２の定電流で駆動され、第
（Ｋ２＋１）の差動対の差動トランジスタはいずれもダ
イオード接続され、一方のダイオード接続された差動ト
ランジスタは前段のダイオード接続された差動トランジ
スタとで定電流で駆動され、ダイオード接続された他方
の差動トランジスタは前記第１の差動対の一方の出力電
流に比例する電流で駆動され、前記第１から第（Ｋ２＋
１）の差動対はそれぞれ電流比が一定の（Ｋ２＋１）の
定電流で駆動され、前記第２から第（Ｋ２＋１）の差動
対の差動入力電圧が全て加算されることで所望の増幅度
を得ている。
て電流比が一定の２つの定電流で駆動される第１、第２
のダイオード接続されたトランジスタ（あるいはダイオ
ード）と、前記第１、または第２のダイオード接続され
たトランジスタ（あるいはダイオード）からの出力電圧
に前記第１のダイオード接続されたトランジスタ（ある
いはダイオード）と前記第２のダイオード接続されたト
ランジスタ（あるいはダイオード）の２つの出力電圧の
差電圧を一定倍に増幅し加算する手段を有する基準電圧
回路において、前記増幅し加算する手段が（Ｋ２＋１）
個の差動対から構成され、第１の差動対は前記差電圧を
入力し、第２の差動対は前記第１、または第２のダイオ
ード接続されたトランジスタ（あるいはダイオード）か
らの出力電圧が差動トランジスタの一方に印加され、差
動トランジスタの他方はダイオード接続され、第３から
第Ｋ２の差動対の差動トランジスタはいずれもダイオー
ド接続され、それぞれ前段のダイオード接続された差動
トランジスタと後段のダイオード接続された差動トラン
ジスタとが電流比が一定のＫ２の定電流で駆動され、第
（Ｋ２＋１）の差動対の差動トランジスタはいずれもダ
イオード接続され、一方のダイオード接続された差動ト
ランジスタは前段のダイオード接続された差動トランジ
スタとで定電流で駆動され、ダイオード接続された他方
の差動トランジスタは前記第１の差動対の一方の出力電
流に比例する電流で駆動され、前記第１から第（Ｋ２＋
１）の差動対はそれぞれ電流比が一定の（Ｋ２＋１）の
定電流で駆動され、前記第２から第（Ｋ２＋１）の差動
対の差動入力電圧が全て加算されることで所望の増幅度
を得ている。
【００２６】さらに本発明は、それぞれが接地されて電
流比が一定の２つの定電流で駆動される第１、第２のダ
イオード接続されたトランジスタ（あるいはダイオー
ド）と、前記第１、または第２のダイオード接続された
トランジスタ（あるいはダイオード）からの出力電圧に
前記第１のダイオード接続されたトランジスタ（あるい
はダイオード）と前記第２のダイオード接続されたトラ
ンジスタ（あるいはダイオード）の２つの出力電圧の差
電圧を一定倍に増幅し加算する手段を有する基準電圧回
路において、前記増幅し加算する手段が２つの差動対か
ら構成され、第１の差動対は前記差電圧を入力し、第２
の差動対は前記第１、または第２のダイオード接続され
たトランジスタ（あるいはダイオード）からの出力電圧
が差動トランジスタの一方に印加され、差動トランジス
タの他方はダイオード接続されて前記第１の差動対の一
方の出力電流に比例する電流で駆動され、前記第１の差
動対と前記第２の差動対はそれぞれ電流比が一定の２つ
の定電流で駆動され、前記第２の差動対の動作入力電圧
範囲を前記第１の差動対の動作入力電圧範囲に対して一
定倍とすることで所望の増幅度を得る構成としてもよ
い。
流比が一定の２つの定電流で駆動される第１、第２のダ
イオード接続されたトランジスタ（あるいはダイオー
ド）と、前記第１、または第２のダイオード接続された
トランジスタ（あるいはダイオード）からの出力電圧に
前記第１のダイオード接続されたトランジスタ（あるい
はダイオード）と前記第２のダイオード接続されたトラ
ンジスタ（あるいはダイオード）の２つの出力電圧の差
電圧を一定倍に増幅し加算する手段を有する基準電圧回
路において、前記増幅し加算する手段が２つの差動対か
ら構成され、第１の差動対は前記差電圧を入力し、第２
の差動対は前記第１、または第２のダイオード接続され
たトランジスタ（あるいはダイオード）からの出力電圧
が差動トランジスタの一方に印加され、差動トランジス
タの他方はダイオード接続されて前記第１の差動対の一
方の出力電流に比例する電流で駆動され、前記第１の差
動対と前記第２の差動対はそれぞれ電流比が一定の２つ
の定電流で駆動され、前記第２の差動対の動作入力電圧
範囲を前記第１の差動対の動作入力電圧範囲に対して一
定倍とすることで所望の増幅度を得る構成としてもよ
い。
【００２７】本発明においては、前記第１のダイオード
接続されたトランジスタ（あるいはダイオード）と前記
第２のダイオード接続されたトランジスタ（あるいはダ
イオード）とが等しく、駆動電流の比が１と異なるよう
にしてもよい。
接続されたトランジスタ（あるいはダイオード）と前記
第２のダイオード接続されたトランジスタ（あるいはダ
イオード）とが等しく、駆動電流の比が１と異なるよう
にしてもよい。
【００２８】本発明においては、前記第１のダイオード
接続されたトランジスタ（あるいはダイオード）のサイ
ズが前記第２のダイオード接続されたトランジスタ（あ
るいはダイオード）のサイズのＫ１倍であり、駆動電流
の比が１と異なるようにしてもよい。
接続されたトランジスタ（あるいはダイオード）のサイ
ズが前記第２のダイオード接続されたトランジスタ（あ
るいはダイオード）のサイズのＫ１倍であり、駆動電流
の比が１と異なるようにしてもよい。
【００２９】本発明においては、前記第１のダイオード
接続されたトランジスタ（あるいはダイオード）のサイ
ズと前記第２のダイオード接続されたトランジスタ（あ
るいはダイオード）のサイズが異なり、駆動電流の比が
１であるようにしてもよい。
接続されたトランジスタ（あるいはダイオード）のサイ
ズと前記第２のダイオード接続されたトランジスタ（あ
るいはダイオード）のサイズが異なり、駆動電流の比が
１であるようにしてもよい。
【００３０】本発明においては、前記第１の差動対を構
成するトランジスタのゲートＷ／Ｌ（Ｗはゲート幅、Ｌ
はゲート長）比が前記第２の差動対を構成するトランジ
スタのゲートＷ／Ｌ比のＫ２倍であり、前記第２の差動
対の駆動電流が前記第１の差動対の駆動電流のＫ３倍で
あり、前記第１の差動対の出力電流がＫ３倍されて前記
第２の差動対のダイオード接続されたトランジスタを駆
動することで所望の増幅度を得るようにしてもよい。
成するトランジスタのゲートＷ／Ｌ（Ｗはゲート幅、Ｌ
はゲート長）比が前記第２の差動対を構成するトランジ
スタのゲートＷ／Ｌ比のＫ２倍であり、前記第２の差動
対の駆動電流が前記第１の差動対の駆動電流のＫ３倍で
あり、前記第１の差動対の出力電流がＫ３倍されて前記
第２の差動対のダイオード接続されたトランジスタを駆
動することで所望の増幅度を得るようにしてもよい。
【００３１】本発明は、接地されて定電流で駆動される
ダイオード接続されたトランジスタ（あるいはダイオー
ド）と、前記ダイオード接続されたトランジスタ（ある
いはダイオード）からの出力電圧を受けるボルテージフ
ォロワ形のオフセットを有するオペアンプから構成され
ている。
ダイオード接続されたトランジスタ（あるいはダイオー
ド）と、前記ダイオード接続されたトランジスタ（ある
いはダイオード）からの出力電圧を受けるボルテージフ
ォロワ形のオフセットを有するオペアンプから構成され
ている。
【００３２】本発明においては、前記オペアンプは定電
流駆動され入力差動対を構成する２つのトランジスタ
が、ゲートＷ／Ｌ比が１：Ｋ２であり、前記２つのトラ
ンジスタの負荷となるアクティブロードを構成する２つ
のトランジスタのゲートＷ／Ｌ比がＫ３：１であり、オ
フセットが加算される。
流駆動され入力差動対を構成する２つのトランジスタ
が、ゲートＷ／Ｌ比が１：Ｋ２であり、前記２つのトラ
ンジスタの負荷となるアクティブロードを構成する２つ
のトランジスタのゲートＷ／Ｌ比がＫ３：１であり、オ
フセットが加算される。
【００３３】本発明においては、前記オペアンプは定電
流駆動され入力差動対を構成する２つのトランジスタ
が、ゲートＷ／Ｌ比がＫ２：１であり、前記２つのトラ
ンジスタの負荷となるアクティブロードを構成する２つ
のトランジスタのゲートＷ／Ｌ比が１：Ｋ３であり、オ
フセットが減算される。
流駆動され入力差動対を構成する２つのトランジスタ
が、ゲートＷ／Ｌ比がＫ２：１であり、前記２つのトラ
ンジスタの負荷となるアクティブロードを構成する２つ
のトランジスタのゲートＷ／Ｌ比が１：Ｋ３であり、オ
フセットが減算される。
【００３４】
【発明の実施の形態】発明の実施の形態について説明す
る。エミッタ接地されダイオード接続された２つのトラ
ンジスタをカレントミラー回路で駆動し、ベース―エミ
ッタ間電圧ＶBEが異なるように、２つのトランジスタの
電流密度を異ならせると、２つのトランジスタのベース
―エミッタ間電圧はその差電圧（ΔＶBE）をとると、絶
対温度に比例する電圧となり、熱電圧ＶTに比例する電
圧が得られる。
る。エミッタ接地されダイオード接続された２つのトラ
ンジスタをカレントミラー回路で駆動し、ベース―エミ
ッタ間電圧ＶBEが異なるように、２つのトランジスタの
電流密度を異ならせると、２つのトランジスタのベース
―エミッタ間電圧はその差電圧（ΔＶBE）をとると、絶
対温度に比例する電圧となり、熱電圧ＶTに比例する電
圧が得られる。
【００３５】一方、トランジスタのベース−エミッタ間
電圧ＶBEは、およそ−２ｍＶ／℃から−１．９ｍＶ／℃
程度の負の温度特性を持つ。
電圧ＶBEは、およそ−２ｍＶ／℃から−１．９ｍＶ／℃
程度の負の温度特性を持つ。
【００３６】一般に、従来の基準電圧回路では、絶対温
度に比例する電圧ＶPTATと絶対温度に反比例する電圧Ｖ
IPTATの電圧を重み付け加算することで、温度特性を持
たない一定電圧を出力する基準電圧回路を実現してい
る。
度に比例する電圧ＶPTATと絶対温度に反比例する電圧Ｖ
IPTATの電圧を重み付け加算することで、温度特性を持
たない一定電圧を出力する基準電圧回路を実現してい
る。
【００３７】この一定電圧は、ＶPTAT＋ＶIPTAT≒１．
２Ｖ前後の電圧値となる。
２Ｖ前後の電圧値となる。
【００３８】従来の基準電圧回路では、このＶPTATとＶ
IPTATの電圧の重み付け加算は、ＶIPTATのＰＴＡＴ電流
路に抵抗を挿入して得ており、「ΔＶマルチプライヤ」
と呼ばれていた。
IPTATの電圧の重み付け加算は、ＶIPTATのＰＴＡＴ電流
路に抵抗を挿入して得ており、「ΔＶマルチプライヤ」
と呼ばれていた。
【００３９】本発明は、こうした抵抗を用いずに、差動
対を用いて行うものである。
対を用いて行うものである。
【００４０】本発明は、その一実施の形態において、図
１を参照すると、差動入力電圧と出力電流が比例し、ト
ランスコンダクタンスが直線的な特徴を有する２つのＯ
ＴＡ間で、２つのバイポーラトランジスタＱ１、Ｑ２の
ベース―エミッタ間電圧ＶBEの差電圧ΔＶBE（＝ＶBE２
−ＶBE1）に比例する第１のＯＴＡ（１１）の出力電流
（gm1ΔＶBE）と一定比（K2）の電流（Ｋ２×gm1ΔＶB
E）を、第２のＯＴＡ（１２）に流し込むことで、差電
圧ΔＶBEに一定値を乗した電圧値を得て、ＶPTAT（＝K2
×gm1ΔＶBE/gm2）とし、第２のＯＴＡ（１２）におい
て、トランジスタＱ２のベース―エミッタ間電圧ＶBE2
を、ＶPTATに加算出力することで、所望の温度特性を持
たない一定電圧ＶREFを得ている。
１を参照すると、差動入力電圧と出力電流が比例し、ト
ランスコンダクタンスが直線的な特徴を有する２つのＯ
ＴＡ間で、２つのバイポーラトランジスタＱ１、Ｑ２の
ベース―エミッタ間電圧ＶBEの差電圧ΔＶBE（＝ＶBE２
−ＶBE1）に比例する第１のＯＴＡ（１１）の出力電流
（gm1ΔＶBE）と一定比（K2）の電流（Ｋ２×gm1ΔＶB
E）を、第２のＯＴＡ（１２）に流し込むことで、差電
圧ΔＶBEに一定値を乗した電圧値を得て、ＶPTAT（＝K2
×gm1ΔＶBE/gm2）とし、第２のＯＴＡ（１２）におい
て、トランジスタＱ２のベース―エミッタ間電圧ＶBE2
を、ＶPTATに加算出力することで、所望の温度特性を持
たない一定電圧ＶREFを得ている。
【００４１】本発明は、別の実施の形態として、図５、
図６に示したように、複数個の差動対を縦続接続して、
それぞれの差動対の差動入力端に印加される差電圧が互
いに等しく、差電圧ΔＶになるように設定し、最終段の
差動対から、差電圧ΔＶの複数倍の電圧を、絶対温度に
比例する電圧ＶPTATとして得ている。
図６に示したように、複数個の差動対を縦続接続して、
それぞれの差動対の差動入力端に印加される差電圧が互
いに等しく、差電圧ΔＶになるように設定し、最終段の
差動対から、差電圧ΔＶの複数倍の電圧を、絶対温度に
比例する電圧ＶPTATとして得ている。
【００４２】あるいは、図７に示したように、差動対の
トランスファカーブ（伝達特性）は、駆動電流Ｉ0と差
動トランジスタのトランスコンダクタンスパラメータβ
の比の平方根√Ｉ0／β（電圧）で規格化することがで
き、一定となる。
トランスファカーブ（伝達特性）は、駆動電流Ｉ0と差
動トランジスタのトランスコンダクタンスパラメータβ
の比の平方根√Ｉ0／β（電圧）で規格化することがで
き、一定となる。
【００４３】すなわち、第１の差動対Ｍ１、Ｍ２に印加
された電圧により一方のトランジスタに流れる規格化電
流と等しい規格化電流が流れるように、第２の差動対Ｍ
３、Ｍ４の一方のトランジスタに流すと、第２の差動対
の入力端子間電圧は、２つの差動対の規格化電圧の比で
乗算（比が１より小さい場合には除算）されることにな
る。
された電圧により一方のトランジスタに流れる規格化電
流と等しい規格化電流が流れるように、第２の差動対Ｍ
３、Ｍ４の一方のトランジスタに流すと、第２の差動対
の入力端子間電圧は、２つの差動対の規格化電圧の比で
乗算（比が１より小さい場合には除算）されることにな
る。
【００４４】したがって、第２の差動対の他方の入力端
子に印可される電圧に、第１の差動対の入力端子間に印
加された電圧を乗算した形で加算することができる。
子に印可される電圧に、第１の差動対の入力端子間に印
加された電圧を乗算した形で加算することができる。
【００４５】あるいは、図８に示すように、不平衡差動
対から構成されるボルテージフォロワのオペアンプ（不
平衡入力差動対Ｍ１、Ｍ２と能動負荷素子Ｍ３、Ｍ４、
出力段Ｍ５、位相補償回路ＲＣ、ＣＣを備える）に生じ
るオフセット電圧ＶOSを、絶対温度に比例する電圧ＶPT
ATとして得ている。オペアンプは、定電流で駆動され、
入力差動対を構成する２つのトランジスタＭ１、Ｍ２
は、ゲートＷ／Ｌ比（ゲート幅／ゲート長）が１：Ｋ２
であり、２つのトランジスタＭ１、Ｍ２の負荷となるア
クティブロードを構成する２つのトランジスタＭ３、Ｍ
４（カレントミラー回路構成）のゲートＷ／Ｌ比がＫ
３：１であり、オフセットが加算される。あるいは、入
力差動対を構成する２つのトランジスタが、ゲートＷ／
Ｌ比がＫ２：１であり、前記２つのトランジスタの負荷
となるアクティブロードを構成する２つのトランジスタ
のゲートＷ／Ｌ比が１：Ｋ３であり、オフセットが減算
される。
対から構成されるボルテージフォロワのオペアンプ（不
平衡入力差動対Ｍ１、Ｍ２と能動負荷素子Ｍ３、Ｍ４、
出力段Ｍ５、位相補償回路ＲＣ、ＣＣを備える）に生じ
るオフセット電圧ＶOSを、絶対温度に比例する電圧ＶPT
ATとして得ている。オペアンプは、定電流で駆動され、
入力差動対を構成する２つのトランジスタＭ１、Ｍ２
は、ゲートＷ／Ｌ比（ゲート幅／ゲート長）が１：Ｋ２
であり、２つのトランジスタＭ１、Ｍ２の負荷となるア
クティブロードを構成する２つのトランジスタＭ３、Ｍ
４（カレントミラー回路構成）のゲートＷ／Ｌ比がＫ
３：１であり、オフセットが加算される。あるいは、入
力差動対を構成する２つのトランジスタが、ゲートＷ／
Ｌ比がＫ２：１であり、前記２つのトランジスタの負荷
となるアクティブロードを構成する２つのトランジスタ
のゲートＷ／Ｌ比が１：Ｋ３であり、オフセットが減算
される。
【００４６】またソースが接地され、ドレインが抵抗Ｒ
１の一端に接続され、ゲートが抵抗Ｒ１の他端と接続さ
れたＭＯＳトランジスタＭ１０と、ソースが接地されゲ
ートがＭＯＳトランジスタのドレインに接続されたＭＯ
ＳトランジスタＭ１１と、ＭＯＳトランジスタＭ１１の
ドレインに入力端が接続され、ＭＯＳトランジスタＭ１
０、前記差動対の第１、第２のＭＯＳトランジスタＭ
１、Ｍ２の共通ソース、ソースフォロワ構成のＭＯＳト
ランジスタＭ５、バイポーラトランジスタＱ１のコレク
タにそれぞれ定電流を供給するカレントミラー回路を備
えた構成としてもよい。
１の一端に接続され、ゲートが抵抗Ｒ１の他端と接続さ
れたＭＯＳトランジスタＭ１０と、ソースが接地されゲ
ートがＭＯＳトランジスタのドレインに接続されたＭＯ
ＳトランジスタＭ１１と、ＭＯＳトランジスタＭ１１の
ドレインに入力端が接続され、ＭＯＳトランジスタＭ１
０、前記差動対の第１、第２のＭＯＳトランジスタＭ
１、Ｍ２の共通ソース、ソースフォロワ構成のＭＯＳト
ランジスタＭ５、バイポーラトランジスタＱ１のコレク
タにそれぞれ定電流を供給するカレントミラー回路を備
えた構成としてもよい。
【００４７】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明をＣＭＯＳ基準電流回路として実
施した一実施例の回路構成を示す図である。図１を参照
すると、それぞれが、エミッタ接地され、ベースとコレ
クタが接続されており、それぞれのコレクタに定電流が
それぞれ供給される第１、及び第２のトランジスタＱ
１、Ｑ２と、正相入力端子（＋）と逆相入力端子（−）
の差電圧に応じた電流を出力する第１、及び第２のトラ
ンスダクタンスアンプ（「ＯＴＡ」と略記される）１
１、１２と、入力端子に入力される電流と出力端子から
出力される電流の比が所定値Ｋ２であるカレントミラー
回路１３と、を備え、第１のＯＴＡ１１の逆相入力端子
（−）、及び正相入力端子（＋）には、第１、及び第２
のトランジスタＱ１、Ｑ２のコレクタ（とベースの接続
点）がそれぞれ接続されており、第１のＯＴＡ１１の出
力端子はカレントミラー回路１３の入力端子に接続され
ており、第２のＯＴＡ１２の正相入力端子（＋）、及び
逆相入力端子（−）には、カレントミラー回路１３の出
力端子、及び第２のトランジスタＱ２のコレクタがそれ
ぞれ接続され、さらに、第２のＯＴＡ１２の出力端子は
第２のＯＴＡ１２の正相入力端子（＋）に接続されてお
り、第２のＯＴＡ１２の出力端子から、基準電圧ＶREF
が出力される。
する。図１は、本発明をＣＭＯＳ基準電流回路として実
施した一実施例の回路構成を示す図である。図１を参照
すると、それぞれが、エミッタ接地され、ベースとコレ
クタが接続されており、それぞれのコレクタに定電流が
それぞれ供給される第１、及び第２のトランジスタＱ
１、Ｑ２と、正相入力端子（＋）と逆相入力端子（−）
の差電圧に応じた電流を出力する第１、及び第２のトラ
ンスダクタンスアンプ（「ＯＴＡ」と略記される）１
１、１２と、入力端子に入力される電流と出力端子から
出力される電流の比が所定値Ｋ２であるカレントミラー
回路１３と、を備え、第１のＯＴＡ１１の逆相入力端子
（−）、及び正相入力端子（＋）には、第１、及び第２
のトランジスタＱ１、Ｑ２のコレクタ（とベースの接続
点）がそれぞれ接続されており、第１のＯＴＡ１１の出
力端子はカレントミラー回路１３の入力端子に接続され
ており、第２のＯＴＡ１２の正相入力端子（＋）、及び
逆相入力端子（−）には、カレントミラー回路１３の出
力端子、及び第２のトランジスタＱ２のコレクタがそれ
ぞれ接続され、さらに、第２のＯＴＡ１２の出力端子は
第２のＯＴＡ１２の正相入力端子（＋）に接続されてお
り、第２のＯＴＡ１２の出力端子から、基準電圧ＶREF
が出力される。
【００４８】図１に示した実施例において、ダイオード
接続された二つのトランジスタＱ１、Ｑ２について、ト
ランジスタＱ１のエミッタ面積は、トランジスタＱ２の
エミッタ面積のＫ1倍であるとする。トランジスタＱ
１、Ｑ２のコレクタは、定電流源１４からの定電流I0を
入力端子から入力とするカレントミラー回路（Ｐチャネ
ルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３）の出力端（Ｐ
チャネルＭＯＳトランジスタＭ２、Ｍ３のドレイン）に
接続されており、電流値I0がコレクタに流れる。
接続された二つのトランジスタＱ１、Ｑ２について、ト
ランジスタＱ１のエミッタ面積は、トランジスタＱ２の
エミッタ面積のＫ1倍であるとする。トランジスタＱ
１、Ｑ２のコレクタは、定電流源１４からの定電流I0を
入力端子から入力とするカレントミラー回路（Ｐチャネ
ルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３）の出力端（Ｐ
チャネルＭＯＳトランジスタＭ２、Ｍ３のドレイン）に
接続されており、電流値I0がコレクタに流れる。
【００４９】トランジスタの直流電流増幅率は十分に１
に近いものとして、ベース電流を無視すれば、トランジ
スタＱ１、Ｑ２のベース−エミッタ間電圧ＶBE1、ＶBE2
は(1)式により、 ＶBE1＝VＴln{IＣ１/(K１IＳ)} ＝VＴln{I0/(K１IＳ)} (9) ＶBE2＝VＴln(IＣ２/IＳ) ＝VＴln(I0/IＳ) (10) と表される。
に近いものとして、ベース電流を無視すれば、トランジ
スタＱ１、Ｑ２のベース−エミッタ間電圧ＶBE1、ＶBE2
は(1)式により、 ＶBE1＝VＴln{IＣ１/(K１IＳ)} ＝VＴln{I0/(K１IＳ)} (9) ＶBE2＝VＴln(IＣ２/IＳ) ＝VＴln(I0/IＳ) (10) と表される。
【００５０】ベース・エミッタ間電圧ＶBE1、ＶBE2の差
電圧ΔＶBEは、 ΔＶBE＝ＶBE2−ＶBE1 ＝VＴln(K1) (11) と求められる。
電圧ΔＶBEは、 ΔＶBE＝ＶBE2−ＶBE1 ＝VＴln(K1) (11) と求められる。
【００５１】このように、エミッタ接地され、ダイオー
ド接続された２つのトランジスタＱ１、Ｑ２をカレント
ミラー回路で駆動し、ベース―エミッタ間電圧が異なる
ように、２つのトランジスタの電流密度を異ならせ、２
つのトランジスタＱ１、Ｑ２のベース―エミッタ間電圧
の差電圧ΔＶBEをとると、その差電圧ΔＶBEは、絶対温
度に比例する電圧となり、したがって熱電圧ＶTに比例
する電圧が得られる。
ド接続された２つのトランジスタＱ１、Ｑ２をカレント
ミラー回路で駆動し、ベース―エミッタ間電圧が異なる
ように、２つのトランジスタの電流密度を異ならせ、２
つのトランジスタＱ１、Ｑ２のベース―エミッタ間電圧
の差電圧ΔＶBEをとると、その差電圧ΔＶBEは、絶対温
度に比例する電圧となり、したがって熱電圧ＶTに比例
する電圧が得られる。
【００５２】また、(12)式からわかるように、２つのト
ランジスタの電流密度を異ならせて２つのトランジスタ
のベース―エミッタ間電圧に電圧差が生じるようにする
には、上述したように、 ・２つのトランジスタＱ１、Ｑ２のコレクタに供給され
る駆動電流を等しくして２つのトランジスタＱ１、Ｑ２
のエミッタ面積を異ならせるか、あるいは、 ・２つのトランジスタＱ１、Ｑ２のエミッタ面積を等し
くして駆動電流を異ならせるか、あるいは、 ・駆動電流を異ならせ、しかも、２つのトランジスタＱ
１、Ｑ２のエミッタ面積を異ならせるか、のいずれの方
法でも有効であることがわかる。
ランジスタの電流密度を異ならせて２つのトランジスタ
のベース―エミッタ間電圧に電圧差が生じるようにする
には、上述したように、 ・２つのトランジスタＱ１、Ｑ２のコレクタに供給され
る駆動電流を等しくして２つのトランジスタＱ１、Ｑ２
のエミッタ面積を異ならせるか、あるいは、 ・２つのトランジスタＱ１、Ｑ２のエミッタ面積を等し
くして駆動電流を異ならせるか、あるいは、 ・駆動電流を異ならせ、しかも、２つのトランジスタＱ
１、Ｑ２のエミッタ面積を異ならせるか、のいずれの方
法でも有効であることがわかる。
【００５３】次に、２つのＯＴＡを用いた乗算加算回路
について、説明する。
について、説明する。
【００５４】第１のＯＴＡ１１はトランスコンダクタン
スがｇｍ１であり、差電圧ΔＶBEが入力され、電流ｇｍ
１ΔＶBEを引き込んでいる。第２のＯＴＡ１２はトラン
スコンダクタンスがｇｍ２であり、逆相入力端子（−）
には一方のトランジスタのベース―エミッタ間電圧ＶBE
2が印加され、正相入力端子（＋）は出力端子と共通接
続されてカレントミラー回路１３を介して、電流Ｋ２×
ｇｍ１ΔＶBEで駆動されている。
スがｇｍ１であり、差電圧ΔＶBEが入力され、電流ｇｍ
１ΔＶBEを引き込んでいる。第２のＯＴＡ１２はトラン
スコンダクタンスがｇｍ２であり、逆相入力端子（−）
には一方のトランジスタのベース―エミッタ間電圧ＶBE
2が印加され、正相入力端子（＋）は出力端子と共通接
続されてカレントミラー回路１３を介して、電流Ｋ２×
ｇｍ１ΔＶBEで駆動されている。
【００５５】この２つのＯＴＡ１１、１２が電圧乗算回
路機能を有するためには、図２に示すように、２つのト
ランスコンダクタンスが等しく（ｇｍ１＝ｇｍ２）、カ
レントミラー回路１３の電流比（入力電流値：ミラー電
流値）を１：Ｋ２（Ｋ２＞１）に設定した場合に、電圧
利得がＫ２となり、出力電圧として、第２のＯＴＡ１２
の出力電流は、 Ｋ２×ｇｍ１ΔＶBE （12） であることから、第２のＯＴＡ１２の入力差電圧は出力
電流をトランスコンダクタンスｇｍ２で除した値とな
り、 ΔＶ＝K2gm1ΔＶBE/gm2＝K2ΔＶBE (13) が得られる。
路機能を有するためには、図２に示すように、２つのト
ランスコンダクタンスが等しく（ｇｍ１＝ｇｍ２）、カ
レントミラー回路１３の電流比（入力電流値：ミラー電
流値）を１：Ｋ２（Ｋ２＞１）に設定した場合に、電圧
利得がＫ２となり、出力電圧として、第２のＯＴＡ１２
の出力電流は、 Ｋ２×ｇｍ１ΔＶBE （12） であることから、第２のＯＴＡ１２の入力差電圧は出力
電流をトランスコンダクタンスｇｍ２で除した値とな
り、 ΔＶ＝K2gm1ΔＶBE/gm2＝K2ΔＶBE (13) が得られる。
【００５６】基準電圧ＶREFを出力する第２のＯＴＡ１
２の出力端子は、正相入力端子（＋）に接続されてお
り、逆相入力端子（-）の電圧は、ＶBE2であり、ΔＶ＝
（ＶREF−ＶBE2）であることから、 ＶREF＝ＶBE2＋K2ΔＶBE ＝ＶBE2＋K2・VＴln(K1) (14) となる。
２の出力端子は、正相入力端子（＋）に接続されてお
り、逆相入力端子（-）の電圧は、ＶBE2であり、ΔＶ＝
（ＶREF−ＶBE2）であることから、 ＶREF＝ＶBE2＋K2ΔＶBE ＝ＶBE2＋K2・VＴln(K1) (14) となる。
【００５７】(14)式において、定電流I0で駆動されるト
ランジスタＱ２のベース−エミッタ間電圧ＶBE2はおよ
そ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧VＴ
は０．０８５３ｍＶ／℃の正の温度特性を持っている。
ランジスタＱ２のベース−エミッタ間電圧ＶBE2はおよ
そ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧VＴ
は０．０８５３ｍＶ／℃の正の温度特性を持っている。
【００５８】したがって、出力される基準電圧ＶREFが
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と負の温度特性を持つ電圧とで温度特性を相
殺すれば良い。
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と負の温度特性を持つ電圧とで温度特性を相
殺すれば良い。
【００５９】すなわち、K2ln(K１)の値は２３．４５と
なり、K2・VＴln(K１)の値は０．６１Ｖとなる。いま、
ＶBE2を０．７Ｖとすると、{VBE2＋K2・VＴln(K１)}＝
１．３１Ｖと求められる。
なり、K2・VＴln(K１)の値は０．６１Ｖとなる。いま、
ＶBE2を０．７Ｖとすると、{VBE2＋K2・VＴln(K１)}＝
１．３１Ｖと求められる。
【００６０】あるいは、この２つのＯＴＡが電圧乗算回
路機能を有するためには、図３に示すように、２つのト
ランスコンダクタンスが異なり、 ｇｍ１＝Ｋ２ｇｍ２（Ｋ２＞１）、 カレントミラー回路の電流比を１：１に設定した場合
に、電圧利得がＫ２となり、出力電圧として、差動電圧
K2ΔV K2ΔV＝gm1ΔVBE/gm2＝K2ΔVBE (15) が得られる場合でも良い。したがって、 となる。
路機能を有するためには、図３に示すように、２つのト
ランスコンダクタンスが異なり、 ｇｍ１＝Ｋ２ｇｍ２（Ｋ２＞１）、 カレントミラー回路の電流比を１：１に設定した場合
に、電圧利得がＫ２となり、出力電圧として、差動電圧
K2ΔV K2ΔV＝gm1ΔVBE/gm2＝K2ΔVBE (15) が得られる場合でも良い。したがって、 となる。
【００６１】(16)式において、定電流I0で駆動されるト
ランジスタＱ２のベース−エミッタ間電圧ＶBE2は、お
よそ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧V
Ｔは０．０８５３ｍＶ／℃の正の温度特性を持ってい
る。したがって、出力される基準電圧ＶREFが温度特性
を持たないようにするためには、正の温度特性を持つ電
圧と負の温度特性を持つ電圧とで温度特性を相殺すれば
良い。
ランジスタＱ２のベース−エミッタ間電圧ＶBE2は、お
よそ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧V
Ｔは０．０８５３ｍＶ／℃の正の温度特性を持ってい
る。したがって、出力される基準電圧ＶREFが温度特性
を持たないようにするためには、正の温度特性を持つ電
圧と負の温度特性を持つ電圧とで温度特性を相殺すれば
良い。
【００６２】すなわち、K2ln(K１)の値は２３．４５と
なり、K2・VＴln(K１)の値は０．６１Ｖとなる。いま、
VBE2を０．７Ｖとすると、 {VBE2＋K2・VＴln(K１)}＝１．３１Ｖ と求められる。
なり、K2・VＴln(K１)の値は０．６１Ｖとなる。いま、
VBE2を０．７Ｖとすると、 {VBE2＋K2・VＴln(K１)}＝１．３１Ｖ と求められる。
【００６３】あるいは、この２つのＯＴＡが電圧乗算回
路機能を有するためには、図４に示すように、２つのト
ランスコンダクタンスが異なりｇｍ１＝Ｋ３ｇｍ２（Ｋ
３＞１）、カレントミラー回路の電流比を１：Ｋ２に設
定した場合に電圧利得がＫ４となり、出力電圧として差
動電圧K4ΔV K4ΔV＝K2gm1ΔVBE/gm2＝K2・K3ΔVBE (17) が得られる場合でも良い。
路機能を有するためには、図４に示すように、２つのト
ランスコンダクタンスが異なりｇｍ１＝Ｋ３ｇｍ２（Ｋ
３＞１）、カレントミラー回路の電流比を１：Ｋ２に設
定した場合に電圧利得がＫ４となり、出力電圧として差
動電圧K4ΔV K4ΔV＝K2gm1ΔVBE/gm2＝K2・K3ΔVBE (17) が得られる場合でも良い。
【００６４】したがって、 となる。
【００６５】(18)式において、定電流I0で駆動されるト
ランジスタＱ２のベース−エミッタ間電圧ＶBE2は、お
よそ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧V
Ｔは０．０８５３ｍＶ／℃の正の温度特性を持ってい
る。したがって、出力される基準電圧ＶREFが温度特性
を持たないようにするためには、正の温度特性を持つ電
圧と負の温度特性を持つ電圧とで温度特性を相殺すれば
良い。
ランジスタＱ２のベース−エミッタ間電圧ＶBE2は、お
よそ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧V
Ｔは０．０８５３ｍＶ／℃の正の温度特性を持ってい
る。したがって、出力される基準電圧ＶREFが温度特性
を持たないようにするためには、正の温度特性を持つ電
圧と負の温度特性を持つ電圧とで温度特性を相殺すれば
良い。
【００６６】すなわち、K2・K3ln(K１)の値は２３．４
５となり、K2・K3・VＴln(K１)の値は０．６１Ｖとな
る。いま、ＶBE2を０．７Ｖとすると、 {ＶBE2 ＋ K2・K3・VＴln(K１)}＝１．３１Ｖ と求められる。
５となり、K2・K3・VＴln(K１)の値は０．６１Ｖとな
る。いま、ＶBE2を０．７Ｖとすると、 {ＶBE2 ＋ K2・K3・VＴln(K１)}＝１．３１Ｖ と求められる。
【００６７】次に、本発明の第２の実施例について説明
する。図５は、本発明のＣＭＯＳ基準電流回路の第２の
実施例の回路構成を示す図である。図５を参照すると、
この実施例は、それぞれがエミッタ接地され電流比が一
定の２つの定電流で駆動される第１、第２のダイオード
接続されたトランジスタＱ１、Ｑ２を備え、二つのトラ
ンジスタＱ１、Ｑ２からの出力電圧（コレクタ電圧）に
トランジスタＱ１、Ｑ２の出力電圧の差電圧を一定倍に
増幅し加算する手段として、（Ｋ２＋１）個の差動対を
備えている。
する。図５は、本発明のＣＭＯＳ基準電流回路の第２の
実施例の回路構成を示す図である。図５を参照すると、
この実施例は、それぞれがエミッタ接地され電流比が一
定の２つの定電流で駆動される第１、第２のダイオード
接続されたトランジスタＱ１、Ｑ２を備え、二つのトラ
ンジスタＱ１、Ｑ２からの出力電圧（コレクタ電圧）に
トランジスタＱ１、Ｑ２の出力電圧の差電圧を一定倍に
増幅し加算する手段として、（Ｋ２＋１）個の差動対を
備えている。
【００６８】第１の差動対Ｍ１、Ｍ２は、トランジスタ
Ｑ１、Ｑ２の出力電圧の差電圧を差動入力する。
Ｑ１、Ｑ２の出力電圧の差電圧を差動入力する。
【００６９】第２の差動対Ｍ３、Ｍ４は、トランジスタ
Ｑ２の出力電圧（コレクタ電圧）が、差動対の一方のト
ランジスタＭ３のゲートに印加され、差動対の他方のト
ランジスタＭ４はダイオード接続されており、第１の差
動対の一方のトランジスタＭ２の出力電流に比例する電
流で駆動されている。
Ｑ２の出力電圧（コレクタ電圧）が、差動対の一方のト
ランジスタＭ３のゲートに印加され、差動対の他方のト
ランジスタＭ４はダイオード接続されており、第１の差
動対の一方のトランジスタＭ２の出力電流に比例する電
流で駆動されている。
【００７０】第３〜第（Ｋ２＋１）の差動対は、それぞ
れ、前段の第２〜第Ｋ２の差動対のトランジスタのう
ち、ダイオード接続された他方のトランジスタＭ４〜Ｍ
（２Ｋ２）からの出力電圧が、第３〜第（Ｋ２＋１）の
差動対の一方のトランジスタのゲートに印加され、該差
動対の他方のトランジスタはダイオード接続されてお
り、いずれも第１の差動対の一方のトランジスタＭ２の
出力電流に比例する電流で駆動されている。
れ、前段の第２〜第Ｋ２の差動対のトランジスタのう
ち、ダイオード接続された他方のトランジスタＭ４〜Ｍ
（２Ｋ２）からの出力電圧が、第３〜第（Ｋ２＋１）の
差動対の一方のトランジスタのゲートに印加され、該差
動対の他方のトランジスタはダイオード接続されてお
り、いずれも第１の差動対の一方のトランジスタＭ２の
出力電流に比例する電流で駆動されている。
【００７１】第１から第（Ｋ２＋１）の差動対のそれぞ
れは、電流比が一定の（Ｋ２＋１）個の定電流で駆動さ
れている。
れは、電流比が一定の（Ｋ２＋１）個の定電流で駆動さ
れている。
【００７２】第（Ｋ２＋１）の差動対のトランジスタの
うちダイオード接続されたトランジスタＭ（２Ｋ２＋
２）の出力電圧を基準電圧ＶREFとして出力しており、
第２から第（Ｋ２＋１）の差動対の差動入力電圧が、全
て加算されることで所望の増幅度を得ている。
うちダイオード接続されたトランジスタＭ（２Ｋ２＋
２）の出力電圧を基準電圧ＶREFとして出力しており、
第２から第（Ｋ２＋１）の差動対の差動入力電圧が、全
て加算されることで所望の増幅度を得ている。
【００７３】図５を参照すると、ソースが電源ＶDDに共
通接続され、ゲートが共通接続されている（Ｋ２＋４）
個のＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２〜Ｍ
Ｐ（Ｋ２＋４）は、（Ｋ２＋３）個の出力を有する第１
のカレントミラー回路を構成しており、ドレインとゲー
トが接続されたＰチャネルＭＯＳトランジスタＭＰ１の
ドレインは定電流源１５に接続され、定電流I0を第１の
カレントミラー回路の入力電流とし、ＰチャネルＭＯＳ
トランジスタＭＰ２、ＭＰ３のドレインからは、第１、
第２のトランジスタＱ１、Ｑ２のコレクタに定電流がそ
れぞれ供給されており、ＰチャネルＭＯＳトランジスタ
ＭＰ４〜ＭＰ（Ｋ２＋４）３のドレインからは、第１〜
第（Ｋ２＋１）の差動対の共通接続されたソースに定電
流が供給される。またソースが接地されドレインとゲー
トが接続されドレインがトランジスタＭ２に接続されて
いるトランジスタＭＮ０１と、ソースが接地されゲート
がトランジスタＭＮ０１のゲートと共通接続されるＮチ
ャネルＭＯＳトランジスタＭＮ０２、ＭＮ０３、ＭＮ
（Ｋ２＋１）とは第２のカレントミラー回路を構成して
いる。
通接続され、ゲートが共通接続されている（Ｋ２＋４）
個のＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２〜Ｍ
Ｐ（Ｋ２＋４）は、（Ｋ２＋３）個の出力を有する第１
のカレントミラー回路を構成しており、ドレインとゲー
トが接続されたＰチャネルＭＯＳトランジスタＭＰ１の
ドレインは定電流源１５に接続され、定電流I0を第１の
カレントミラー回路の入力電流とし、ＰチャネルＭＯＳ
トランジスタＭＰ２、ＭＰ３のドレインからは、第１、
第２のトランジスタＱ１、Ｑ２のコレクタに定電流がそ
れぞれ供給されており、ＰチャネルＭＯＳトランジスタ
ＭＰ４〜ＭＰ（Ｋ２＋４）３のドレインからは、第１〜
第（Ｋ２＋１）の差動対の共通接続されたソースに定電
流が供給される。またソースが接地されドレインとゲー
トが接続されドレインがトランジスタＭ２に接続されて
いるトランジスタＭＮ０１と、ソースが接地されゲート
がトランジスタＭＮ０１のゲートと共通接続されるＮチ
ャネルＭＯＳトランジスタＭＮ０２、ＭＮ０３、ＭＮ
（Ｋ２＋１）とは第２のカレントミラー回路を構成して
いる。
【００７４】第１の差動対をなすトランジスタＭ１、Ｍ
２のゲートには、エミッタ接地されダイオード接続され
た第１、第２のトランジスタＱ１のベース・エミッタ間
電圧ＶBE1、ＶBE2の差電圧ΔＶBEが印加される。トラン
ジスタＭ１のドレインは接地されており、トランジスタ
Ｍ２のドレインは、第２のカレントミラー回路の入力端
をなすＮチャネルＭＯＳトランジスタＭＮ０１のドレイ
ンに接続されている。
２のゲートには、エミッタ接地されダイオード接続され
た第１、第２のトランジスタＱ１のベース・エミッタ間
電圧ＶBE1、ＶBE2の差電圧ΔＶBEが印加される。トラン
ジスタＭ１のドレインは接地されており、トランジスタ
Ｍ２のドレインは、第２のカレントミラー回路の入力端
をなすＮチャネルＭＯＳトランジスタＭＮ０１のドレイ
ンに接続されている。
【００７５】第２の差動対をなすトランジスタＭ３、Ｍ
４について、一方のトランジスタＭ３のゲートには、ト
ランジスタＱ２のコレクタが接続されており、トランジ
スタＱ２のベース・エミッタ間電圧VBE2が印加され、他
方のトランジスタＭ４のゲートとドレインは共通接続さ
れ（ダイオード接続され）、ＮチャネルＭＯＳトランジ
スタＭＮ０２のドレインに接続され、トランジスタＭ４
は、第１の差動対を構成する他方のトランジスタＭ２に
流れる電流に比例した電流で駆動されている。第２の差
動対のトランジスタＭ３、Ｍ４のゲートに印加される入
力差動電圧は、第１の差動対のトランジスタＭ１、Ｍ２
のゲートに印加される入力差動電圧と等しく、ΔＶBEと
なっており、ＭＯＳトランジスタＭ４のゲート電圧は、
ＭＯＳトランジスタＭ３のゲート電圧（トランジスタＱ
２のベース・エミッタ間電圧ＶBE2）にΔＶBE加算した
ものとされ、この電圧（ＶBE2＋ΔＶBE）が、第３の差
動対の一方のトランジスタＭ５のベースに入力されてい
る。第３の差動対の他方のトランジスタＭ６はダイオー
ド接続され、第２のカレントミラー回路の出力トランジ
スタＭ０３のドレインに接続されており、トランジスタ
Ｍ５、Ｍ６のゲートに入力される差電圧は、第１の差動
対のトランジスタＭ１、Ｍ２のゲートに印加される入力
差動電圧と等しくΔＶBEとなっており、トランジスタＭ
６のゲート電圧は、トランジスタＭ５のゲート電圧（Ｖ
BE2＋ΔＶBE）にΔＶBE加算したもの（＝ＶBE2＋２ΔＶ
BE）とされ、この電圧が、図示されない第４の差動対ト
ランジスタの一方のトランジスタのベースに入力されて
いる。第３から第（Ｋ２＋１）の差動対についても、同
様とされ、差動電圧は等しく、出力電圧は、前段の差動
対の出力電圧よりも、ΔＶBE高くなり、ｎ段の差動対の
ダイオード接続された他方のトランジスタの出力電圧
は、ＶBE2＋（ｎ−１）×ΔＶBEとされ、第（Ｋ２＋
１）の差動対のダイオード接続された他方のトランジス
タＭ（２Ｋ２＋２）の出力電圧である基準電圧ＶREF
は、ＶBE2＋Ｋ２×ΔＶBE で与えられる。
４について、一方のトランジスタＭ３のゲートには、ト
ランジスタＱ２のコレクタが接続されており、トランジ
スタＱ２のベース・エミッタ間電圧VBE2が印加され、他
方のトランジスタＭ４のゲートとドレインは共通接続さ
れ（ダイオード接続され）、ＮチャネルＭＯＳトランジ
スタＭＮ０２のドレインに接続され、トランジスタＭ４
は、第１の差動対を構成する他方のトランジスタＭ２に
流れる電流に比例した電流で駆動されている。第２の差
動対のトランジスタＭ３、Ｍ４のゲートに印加される入
力差動電圧は、第１の差動対のトランジスタＭ１、Ｍ２
のゲートに印加される入力差動電圧と等しく、ΔＶBEと
なっており、ＭＯＳトランジスタＭ４のゲート電圧は、
ＭＯＳトランジスタＭ３のゲート電圧（トランジスタＱ
２のベース・エミッタ間電圧ＶBE2）にΔＶBE加算した
ものとされ、この電圧（ＶBE2＋ΔＶBE）が、第３の差
動対の一方のトランジスタＭ５のベースに入力されてい
る。第３の差動対の他方のトランジスタＭ６はダイオー
ド接続され、第２のカレントミラー回路の出力トランジ
スタＭ０３のドレインに接続されており、トランジスタ
Ｍ５、Ｍ６のゲートに入力される差電圧は、第１の差動
対のトランジスタＭ１、Ｍ２のゲートに印加される入力
差動電圧と等しくΔＶBEとなっており、トランジスタＭ
６のゲート電圧は、トランジスタＭ５のゲート電圧（Ｖ
BE2＋ΔＶBE）にΔＶBE加算したもの（＝ＶBE2＋２ΔＶ
BE）とされ、この電圧が、図示されない第４の差動対ト
ランジスタの一方のトランジスタのベースに入力されて
いる。第３から第（Ｋ２＋１）の差動対についても、同
様とされ、差動電圧は等しく、出力電圧は、前段の差動
対の出力電圧よりも、ΔＶBE高くなり、ｎ段の差動対の
ダイオード接続された他方のトランジスタの出力電圧
は、ＶBE2＋（ｎ−１）×ΔＶBEとされ、第（Ｋ２＋
１）の差動対のダイオード接続された他方のトランジス
タＭ（２Ｋ２＋２）の出力電圧である基準電圧ＶREF
は、ＶBE2＋Ｋ２×ΔＶBE で与えられる。
【００７６】 となる。
【００７７】(19)式において、定電流I0で駆動されるト
ランジスタＱ２のベース−エミッタ間電圧ＶBE2は、お
よそ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧V
Ｔは０．０８５３ｍＶ／℃の正の温度特性を持ってい
る。
ランジスタＱ２のベース−エミッタ間電圧ＶBE2は、お
よそ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧V
Ｔは０．０８５３ｍＶ／℃の正の温度特性を持ってい
る。
【００７８】したがって、出力される基準電圧ＶREFが
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と負の温度特性を持つ電圧とで温度特性を相
殺すれば良い。
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と負の温度特性を持つ電圧とで温度特性を相
殺すれば良い。
【００７９】すなわち、K２ln(K１)の値は２３．４５と
なり、K2・VＴln(K１)の値は０．６１Ｖとなる。いま、
VBE2を０．７Ｖとすると、 {VBE2＋K2・VＴln(K１)}＝１．３１Ｖ と求められる。
なり、K2・VＴln(K１)の値は０．６１Ｖとなる。いま、
VBE2を０．７Ｖとすると、 {VBE2＋K2・VＴln(K１)}＝１．３１Ｖ と求められる。
【００８０】次に、本発明の第３の実施例について説明
する。図６は、本発明のＣＭＯＳ基準電流回路の第３の
実施例を示す回路図である。図６を参照すると、この実
施例は、それぞれが接地されて電流比が一定の２つの定
電流で駆動される第１、第２のダイオード接続されたト
ランジスタＱ１、Ｑ２を備え、第１、または第２のダイ
オード接続されたトランジスタＱ１からの出力電圧に、
トランジスタＱ１、Ｑ２の２つの出力電圧の差電圧を一
定倍に増幅し加算する手段として、（Ｋ２＋１）個の差
動対を備えている。
する。図６は、本発明のＣＭＯＳ基準電流回路の第３の
実施例を示す回路図である。図６を参照すると、この実
施例は、それぞれが接地されて電流比が一定の２つの定
電流で駆動される第１、第２のダイオード接続されたト
ランジスタＱ１、Ｑ２を備え、第１、または第２のダイ
オード接続されたトランジスタＱ１からの出力電圧に、
トランジスタＱ１、Ｑ２の２つの出力電圧の差電圧を一
定倍に増幅し加算する手段として、（Ｋ２＋１）個の差
動対を備えている。
【００８１】第１の差動対Ｍ１、Ｍ２は、トランジスタ
Ｑ１、Ｑ２の出力電圧の差電圧を入力し、第２の差動対
Ｍ３、Ｍ４は、トランジスタＱ２からの出力電圧が差動
対の一方のトランジスタＭ３に印加され、差動対の他方
のトランジスタＭ４はダイオード接続されている。
Ｑ１、Ｑ２の出力電圧の差電圧を入力し、第２の差動対
Ｍ３、Ｍ４は、トランジスタＱ２からの出力電圧が差動
対の一方のトランジスタＭ３に印加され、差動対の他方
のトランジスタＭ４はダイオード接続されている。
【００８２】第３〜第Ｋ２の差動対の差動トランジスタ
Ｍ５、Ｍ６〜Ｍ（２Ｋ２−１）、Ｍ（２Ｋ２）は、いず
れもダイオード接続され、それぞれ、前段の差動対のダ
イオード接続されたトランジスタと後段の差動対のダイ
オード接続されたトランジスタとが電流比が一定のＫ２
の定電流で駆動され、第（Ｋ２＋１）の差動対のトラン
ジスタＭ（２Ｋ２＋１）、Ｍ（２Ｋ２＋２）はいずれも
ダイオード接続され、一方のダイオード接続されたトラ
ンジスタＭ（２Ｋ２＋１）は前段の差動対のダイオード
接続されたトランジスタＭ（２Ｋ２）とともに定電流で
駆動され、ダイオード接続された他方のトランジスタＭ
（２Ｋ２＋２）は、第１の差動対の一方の出力電流に比
例する電流で駆動されている。
Ｍ５、Ｍ６〜Ｍ（２Ｋ２−１）、Ｍ（２Ｋ２）は、いず
れもダイオード接続され、それぞれ、前段の差動対のダ
イオード接続されたトランジスタと後段の差動対のダイ
オード接続されたトランジスタとが電流比が一定のＫ２
の定電流で駆動され、第（Ｋ２＋１）の差動対のトラン
ジスタＭ（２Ｋ２＋１）、Ｍ（２Ｋ２＋２）はいずれも
ダイオード接続され、一方のダイオード接続されたトラ
ンジスタＭ（２Ｋ２＋１）は前段の差動対のダイオード
接続されたトランジスタＭ（２Ｋ２）とともに定電流で
駆動され、ダイオード接続された他方のトランジスタＭ
（２Ｋ２＋２）は、第１の差動対の一方の出力電流に比
例する電流で駆動されている。
【００８３】第１から第（Ｋ２＋１）の差動対は、それ
ぞれ電流比が一定の（Ｋ２＋１）の定電流で駆動され、
前記第２から第（Ｋ２＋１）の差動対の差動入力電圧が
全て加算されることで所望の増幅度を得ている。
ぞれ電流比が一定の（Ｋ２＋１）の定電流で駆動され、
前記第２から第（Ｋ２＋１）の差動対の差動入力電圧が
全て加算されることで所望の増幅度を得ている。
【００８４】図６において、ソースが電源ＶDDに共通接
続され、ゲートが共通接続されている（Ｋ２＋４）個の
ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、〜ＭＰ
（Ｋ２＋４）は、（Ｋ２＋３）個の出力を有する第１の
カレントミラー回路を構成し、ドレインとゲートが接続
されたＰチャネルＭＯＳトランジスタＭＰ１のドレイン
は定電流源１６に接続され、定電流I0を第１のカレント
ミラー回路の入力電流とし、ＰチャネルＭＯＳトランジ
スタＭＰ２、ＭＰ３のドレインからは、第１、第２のト
ランジスタＱ１、Ｑ２のコレクタに定電流が供給され、
ＰチャネルＭＯＳトランジスタＭＰ４〜ＭＰ（Ｋ２＋
４）３のドレインからは、第１〜第（Ｋ２＋１）の差動
対の共通接続されたソースに定電流が供給される。ま
た、ソースが接地され、ドレインとゲートが接続され、
ドレインが定電流源I0に接続されシンク電流を入力する
トランジスタＭＮ０１と、ソースが接地されゲートがト
ランジスタＭＮ０１のゲートと共通接続されるＮチャネ
ルＭＯＳトランジスタＭＮ０４、ＭＮ０５、ＭＮ（Ｋ２
＋１）は、第２のカレントミラー回路を構成している。
さらに、ソースが接地され、ドレインとゲートが接続さ
れ、ドレインが、トランジスタＭ２のドレインに接続さ
れるトランジスタＭＮ０２と、ソースが接地されゲート
がトランジスタＭＮ０２のゲートと共通接続されるＮチ
ャネルＭＯＳトランジスタＭＮ０３は、第３のカレント
ミラー回路を構成している。
続され、ゲートが共通接続されている（Ｋ２＋４）個の
ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、〜ＭＰ
（Ｋ２＋４）は、（Ｋ２＋３）個の出力を有する第１の
カレントミラー回路を構成し、ドレインとゲートが接続
されたＰチャネルＭＯＳトランジスタＭＰ１のドレイン
は定電流源１６に接続され、定電流I0を第１のカレント
ミラー回路の入力電流とし、ＰチャネルＭＯＳトランジ
スタＭＰ２、ＭＰ３のドレインからは、第１、第２のト
ランジスタＱ１、Ｑ２のコレクタに定電流が供給され、
ＰチャネルＭＯＳトランジスタＭＰ４〜ＭＰ（Ｋ２＋
４）３のドレインからは、第１〜第（Ｋ２＋１）の差動
対の共通接続されたソースに定電流が供給される。ま
た、ソースが接地され、ドレインとゲートが接続され、
ドレインが定電流源I0に接続されシンク電流を入力する
トランジスタＭＮ０１と、ソースが接地されゲートがト
ランジスタＭＮ０１のゲートと共通接続されるＮチャネ
ルＭＯＳトランジスタＭＮ０４、ＭＮ０５、ＭＮ（Ｋ２
＋１）は、第２のカレントミラー回路を構成している。
さらに、ソースが接地され、ドレインとゲートが接続さ
れ、ドレインが、トランジスタＭ２のドレインに接続さ
れるトランジスタＭＮ０２と、ソースが接地されゲート
がトランジスタＭＮ０２のゲートと共通接続されるＮチ
ャネルＭＯＳトランジスタＭＮ０３は、第３のカレント
ミラー回路を構成している。
【００８５】図６において、ＰチャネルＭＯＳトランジ
スタＭ１、Ｍ２からなる第１の差動対において、トラン
ジスタＱ１のベース−エミッタ間電圧ＶBE1とトランジ
スタＱ２のベース−エミッタ間電圧ＶBE2の差電圧ΔＶB
Eが差動入力電圧として印加されている。
スタＭ１、Ｍ２からなる第１の差動対において、トラン
ジスタＱ１のベース−エミッタ間電圧ＶBE1とトランジ
スタＱ２のベース−エミッタ間電圧ＶBE2の差電圧ΔＶB
Eが差動入力電圧として印加されている。
【００８６】また、トランジスタＭ３、Ｍ４からなる第
２の差動対において、トランジスタＭ３のゲートには、
トランジスタＱ２のベース−エミッタ間電圧ＶBE2が印
加され、トランジスタＭ４は、ゲートとドレインが接続
され（ダイオード接続され）、第３の差動対を構成し、
ゲートとドレインが接続され（ダイオード接続され）た
トランジスタＭ５と共通接続され、定電流で駆動されて
いる。
２の差動対において、トランジスタＭ３のゲートには、
トランジスタＱ２のベース−エミッタ間電圧ＶBE2が印
加され、トランジスタＭ４は、ゲートとドレインが接続
され（ダイオード接続され）、第３の差動対を構成し、
ゲートとドレインが接続され（ダイオード接続され）た
トランジスタＭ５と共通接続され、定電流で駆動されて
いる。
【００８７】以下、第３から第Ｋ２の差動対まで同様に
構成され、最終段の第（Ｋ２＋１）の差動対を構成する
ダイオード接続されたトランジスタＭ（２Ｋ２＋２）の
ドレインには、第３のカレントミラー回路の出力トラン
ジスタＭＮ０３のドレインが接続されており、第１の差
動対を構成するトランジスタＭ２に比例する電流で駆動
されている。
構成され、最終段の第（Ｋ２＋１）の差動対を構成する
ダイオード接続されたトランジスタＭ（２Ｋ２＋２）の
ドレインには、第３のカレントミラー回路の出力トラン
ジスタＭＮ０３のドレインが接続されており、第１の差
動対を構成するトランジスタＭ２に比例する電流で駆動
されている。
【００８８】ここで、第１の差動対は、トランジスタＭ
Ｐ４より定電流Ｉ０に比例する電流Ｉｏで駆動されてお
り、差電圧ΔＶBEを差動入力したとき、第１の差動対の
トランジスタＭ１、Ｍ２のドレイン電流Ｉ１、Ｉ２であ
るとすると、 I1＋I2=Ｉo 最終段の第（Ｋ２＋１）の差動対のトランジスタＭＰ
（２Ｋ２＋１）、ＭＰ（２Ｋ２＋２）の共通ソースには
トランジスタＭＰ（Ｋ２＋４）より電流Ｉｏが供給さ
れ、トランジスタＭ（２Ｋ２＋２）のドレインは、トラ
ンジスタＭＮ０３より電流Ｉ２で駆動されており、トラ
ンジスタＭ（２Ｋ２＋１）のドレインには、Io−I2=I1
が流れる。第（Ｋ２＋１）の差動対の差動入力電圧はΔ
ＶBEとされ、トランジスタＭ（２Ｋ２＋１）のゲート電
圧は、トランジスタＭ（２Ｋ２＋２）のゲート電圧より
も、ΔＶBE低い。
Ｐ４より定電流Ｉ０に比例する電流Ｉｏで駆動されてお
り、差電圧ΔＶBEを差動入力したとき、第１の差動対の
トランジスタＭ１、Ｍ２のドレイン電流Ｉ１、Ｉ２であ
るとすると、 I1＋I2=Ｉo 最終段の第（Ｋ２＋１）の差動対のトランジスタＭＰ
（２Ｋ２＋１）、ＭＰ（２Ｋ２＋２）の共通ソースには
トランジスタＭＰ（Ｋ２＋４）より電流Ｉｏが供給さ
れ、トランジスタＭ（２Ｋ２＋２）のドレインは、トラ
ンジスタＭＮ０３より電流Ｉ２で駆動されており、トラ
ンジスタＭ（２Ｋ２＋１）のドレインには、Io−I2=I1
が流れる。第（Ｋ２＋１）の差動対の差動入力電圧はΔ
ＶBEとされ、トランジスタＭ（２Ｋ２＋１）のゲート電
圧は、トランジスタＭ（２Ｋ２＋２）のゲート電圧より
も、ΔＶBE低い。
【００８９】第（Ｋ２＋１）の差動対のトランジスタＭ
（２Ｋ２＋１）と、第（Ｋ２）の差動対のトランジスタ
ＭＰ（２Ｋ２）のドレインとは共通接続されて、第２の
カレントミラー回路の出力トランジスタＭＮ０（Ｋ２＋
３）のドレインに接続されており、定電流I0に比例する
電流Ｉｏで駆動されるため、第（Ｋ２）の差動対のトラ
ンジスタＭＰ（２Ｋ２）のドレインに流れる電流は、Io
−I1＝I2となり、トランジスタＭＰ（２Ｋ２−１）のド
レインに流れる電流は、Io−I2＝I1となり、差動入力電
圧は第１の差動対と同様ΔＶBEとされ、トランジスタＭ
（２Ｋ２−１）のゲート電圧は、トランジスタＭ（２Ｋ
２）のゲート電圧よりも、ΔＶBE低い。このようにし
て、第２の差動対Ｍ３、Ｍ４まで、ダイオード接続され
たトランジスタのゲート電圧は一段ごと、ΔＶBE下がっ
ていく。
（２Ｋ２＋１）と、第（Ｋ２）の差動対のトランジスタ
ＭＰ（２Ｋ２）のドレインとは共通接続されて、第２の
カレントミラー回路の出力トランジスタＭＮ０（Ｋ２＋
３）のドレインに接続されており、定電流I0に比例する
電流Ｉｏで駆動されるため、第（Ｋ２）の差動対のトラ
ンジスタＭＰ（２Ｋ２）のドレインに流れる電流は、Io
−I1＝I2となり、トランジスタＭＰ（２Ｋ２−１）のド
レインに流れる電流は、Io−I2＝I1となり、差動入力電
圧は第１の差動対と同様ΔＶBEとされ、トランジスタＭ
（２Ｋ２−１）のゲート電圧は、トランジスタＭ（２Ｋ
２）のゲート電圧よりも、ΔＶBE低い。このようにし
て、第２の差動対Ｍ３、Ｍ４まで、ダイオード接続され
たトランジスタのゲート電圧は一段ごと、ΔＶBE下がっ
ていく。
【００９０】第２の差動対のトランジスタＭ３のゲート
に入力される電圧は、トランジスタＱ２のベース・エミ
ッタ間電圧ＶBE2であることから、第２の差動対のトラ
ンジスタＭ４のドレイン（ゲート電圧）は、ＶBE2＋Δ
ＶBEとなり、第（Ｋ２＋１）段の差動対のトランジスタ
Ｍ（２Ｋ２＋２）の出力電圧は、 となる。
に入力される電圧は、トランジスタＱ２のベース・エミ
ッタ間電圧ＶBE2であることから、第２の差動対のトラ
ンジスタＭ４のドレイン（ゲート電圧）は、ＶBE2＋Δ
ＶBEとなり、第（Ｋ２＋１）段の差動対のトランジスタ
Ｍ（２Ｋ２＋２）の出力電圧は、 となる。
【００９１】(20)式において、定電流I0で駆動されるト
ランジスタＱ２のベース−エミッタ間電圧VBE２はおよ
そ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧VＴ
は０．０８５３ｍＶ／℃の正の温度特性を持っている。
ランジスタＱ２のベース−エミッタ間電圧VBE２はおよ
そ−２ｍＶ／℃程度の負の温度特性を持ち、熱電圧VＴ
は０．０８５３ｍＶ／℃の正の温度特性を持っている。
【００９２】したがって、出力される基準電圧ＶREFが
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と負の温度特性を持つ電圧とで温度特性を相
殺すれば良い。すなわち、K2ln(K１)の値は２３．４５
となり、K2・VＴln(K１)の値は０．６１Ｖとなる。い
ま、ＶBE2を０．７Ｖとすると、 {ＶBE2＋K2・VＴln(K１)}＝１．３１Ｖ と求められる。
温度特性を持たないようにするためには、正の温度特性
を持つ電圧と負の温度特性を持つ電圧とで温度特性を相
殺すれば良い。すなわち、K2ln(K１)の値は２３．４５
となり、K2・VＴln(K１)の値は０．６１Ｖとなる。い
ま、ＶBE2を０．７Ｖとすると、 {ＶBE2＋K2・VＴln(K１)}＝１．３１Ｖ と求められる。
【００９３】次に、本発明の第４の実施例について説明
する。図７は、本発明のＣＭＯＳ基準電流回路の第４の
実施例の回路構成を示す図である。この実施例では、２
つの差動対を用いた乗算加算回路について説明する。
する。図７は、本発明のＣＭＯＳ基準電流回路の第４の
実施例の回路構成を示す図である。この実施例では、２
つの差動対を用いた乗算加算回路について説明する。
【００９４】図７を参照すると、それぞれが接地されて
電流比が一定の２つの定電流で駆動される第１、第２の
ダイオード接続されたトランジスタＱ１、Ｑ２を備え、
トランジスタＱ２からの出力電圧に２つのトランジスタ
Ｑ１、Ｑ２の出力電圧の差電圧を一定倍に増幅し加算す
る手段は、２つの差動対から構成されている。
電流比が一定の２つの定電流で駆動される第１、第２の
ダイオード接続されたトランジスタＱ１、Ｑ２を備え、
トランジスタＱ２からの出力電圧に２つのトランジスタ
Ｑ１、Ｑ２の出力電圧の差電圧を一定倍に増幅し加算す
る手段は、２つの差動対から構成されている。
【００９５】ＰチャネルＭＯＳトランジスタＭ１、Ｍ２
よりなる第１の差動対は、トランジスタＱ１、Ｑ２の出
力電圧の差電圧を入力し、ＰチャネルＭＯＳトランジス
タＭ３、Ｍ４よりなる第２の差動対においては、トラン
ジスタＱ２からの出力電圧がトランジスタＭ３のゲート
に印加され、トランジスタＭ４はダイオード接続されて
おり、トランジスタＭ４のドレインは、第１の差動対の
出力電流（トランジスタＭ２のドレイン電流）に比例す
る電流（Ｋ３倍の電流）で駆動されている。第１の差動
対と第２の差動対のトランジスタの共通ソースは、それ
ぞれ、電流比が一定の２つの定電流で駆動されており、
第２の差動対の動作入力電圧範囲を、前記第１の差動対
の動作入力電圧範囲に対して一定倍とすることで、所望
の増幅度を得ている。図７において、ソースが電源ＶDD
に共通接続され、ゲートが共通接続されているＰチャネ
ルＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９は
第１のカレントミラー回路を構成し、ドレインとゲート
が接続されたＰチャネルＭＯＳトランジスタＭ９のドレ
インは定電流源１７に接続され、定電流I0をカレントミ
ラー回路の入力電流とし、ＰチャネルＭＯＳトランジス
タＭ５、ＭＰ７のドレインからは、第１、第２のトラン
ジスタＱ１、Ｑ２のコレクタに定電流が供給され、Ｐチ
ャネルＭＯＳトランジスタＭ６、Ｍ８のドレインから
は、第１、第２の差動対のそれぞれの共通接続されたソ
ースに定電流が供給される。またソースが接地され、ド
レインとゲートが接続され、ドレインがトランジスタＭ
２のドレインに接続されたトランジスタＭＮ１１と、ソ
ースが接地されゲートがトランジスタＭＮ１０のゲート
と共通接続されるＮチャネルＭＯＳトランジスタＭＮ１
１は、第２のカレントミラー回路を構成している。
よりなる第１の差動対は、トランジスタＱ１、Ｑ２の出
力電圧の差電圧を入力し、ＰチャネルＭＯＳトランジス
タＭ３、Ｍ４よりなる第２の差動対においては、トラン
ジスタＱ２からの出力電圧がトランジスタＭ３のゲート
に印加され、トランジスタＭ４はダイオード接続されて
おり、トランジスタＭ４のドレインは、第１の差動対の
出力電流（トランジスタＭ２のドレイン電流）に比例す
る電流（Ｋ３倍の電流）で駆動されている。第１の差動
対と第２の差動対のトランジスタの共通ソースは、それ
ぞれ、電流比が一定の２つの定電流で駆動されており、
第２の差動対の動作入力電圧範囲を、前記第１の差動対
の動作入力電圧範囲に対して一定倍とすることで、所望
の増幅度を得ている。図７において、ソースが電源ＶDD
に共通接続され、ゲートが共通接続されているＰチャネ
ルＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９は
第１のカレントミラー回路を構成し、ドレインとゲート
が接続されたＰチャネルＭＯＳトランジスタＭ９のドレ
インは定電流源１７に接続され、定電流I0をカレントミ
ラー回路の入力電流とし、ＰチャネルＭＯＳトランジス
タＭ５、ＭＰ７のドレインからは、第１、第２のトラン
ジスタＱ１、Ｑ２のコレクタに定電流が供給され、Ｐチ
ャネルＭＯＳトランジスタＭ６、Ｍ８のドレインから
は、第１、第２の差動対のそれぞれの共通接続されたソ
ースに定電流が供給される。またソースが接地され、ド
レインとゲートが接続され、ドレインがトランジスタＭ
２のドレインに接続されたトランジスタＭＮ１１と、ソ
ースが接地されゲートがトランジスタＭＮ１０のゲート
と共通接続されるＮチャネルＭＯＳトランジスタＭＮ１
１は、第２のカレントミラー回路を構成している。
【００９６】第１の差動対をなすトランジスタＭ１、Ｍ
２のトランスコンダクタンスパラメータβが等しく、定
電流Ｉ0で駆動されているとする。ただし、トランスコ
ンダクタンスパラメータβは、β＝μ(ＣOX／２)(Ｗ／
Ｌ)と表される。ただし、μはキャリアの実効モビリテ
ィ、ＣOXは単位面積当たりのゲート酸化膜容量、Ｗ、Ｌ
はそれぞれ、ゲート幅、ゲート長である。第１の差動対
を構成するトランジスタＭ１、Ｍ２のゲートＷ／Ｌ（Ｗ
はゲート幅、Ｌはゲート長）比が、第２の差動対を構成
するトランジスタＭ３、Ｍ４のゲートＷ／Ｌ比のＫ２倍
とされている。
２のトランスコンダクタンスパラメータβが等しく、定
電流Ｉ0で駆動されているとする。ただし、トランスコ
ンダクタンスパラメータβは、β＝μ(ＣOX／２)(Ｗ／
Ｌ)と表される。ただし、μはキャリアの実効モビリテ
ィ、ＣOXは単位面積当たりのゲート酸化膜容量、Ｗ、Ｌ
はそれぞれ、ゲート幅、ゲート長である。第１の差動対
を構成するトランジスタＭ１、Ｍ２のゲートＷ／Ｌ（Ｗ
はゲート幅、Ｌはゲート長）比が、第２の差動対を構成
するトランジスタＭ３、Ｍ４のゲートＷ／Ｌ比のＫ２倍
とされている。
【００９７】トランジスタＭ１、Ｍ２のそれぞれのドレ
イン電流ＩＤ１、ＩＤ２は、 IＤ１＝β(ＶＧＳ１−ＶＴＨ)２ (21) IＤ２＝β(ＶＧＳ２−ＶＴＨ)２ (22) と表される。ただし、ＶＧＳ１、ＶＧＳ２は、トランジ
スタＭ１、Ｍ２のゲート・ソース間電圧、ＶＴＨはスレ
ッショルド電圧である。
イン電流ＩＤ１、ＩＤ２は、 IＤ１＝β(ＶＧＳ１−ＶＴＨ)２ (21) IＤ２＝β(ＶＧＳ２−ＶＴＨ)２ (22) と表される。ただし、ＶＧＳ１、ＶＧＳ２は、トランジ
スタＭ１、Ｍ２のゲート・ソース間電圧、ＶＴＨはスレ
ッショルド電圧である。
【００９８】また、トランジスタＭ１、Ｍ２の共通接続
されたソースは、第１のカレントミラー回路の出力をな
すＰチャネルＭＯＳトランジスタＭ６のドレインに接続
されており、駆動電流の条件から、 IＤ１＋IＤ２＝I０ (23) である。
されたソースは、第１のカレントミラー回路の出力をな
すＰチャネルＭＯＳトランジスタＭ６のドレインに接続
されており、駆動電流の条件から、 IＤ１＋IＤ２＝I０ (23) である。
【００９９】(21)式から(23)式を解くと、ΔV＝Ｖ
ＧＳ１−ＶＧＳ２として、ＩＤ１、ＩＤ ２は(24)、(25)
で表される。
ＧＳ１−ＶＧＳ２として、ＩＤ１、ＩＤ ２は(24)、(25)
で表される。
【０１００】
【０１０１】
【０１０２】ただし、ΔＶ＝VGS1−VGS２ (24)式と(25)式を電流Ｉ0で正規化すると、(26)、(27)
式と表される。
式と表される。
【０１０３】
【０１０４】
【０１０５】ただし、
【０１０６】である。
【０１０７】トランジスタＭ３、Ｍ４からなる第２の差
動対では、
動対では、
【０１０８】
【０１０９】
【０１１０】と表される。ただし、
【０１１１】である。
【０１１２】このように正規化すると、図７のトランジ
スタＭ１、Ｍ２からなる第１の差動対にもトランジスタ
Ｍ３、Ｍ４からなる第２の差動対にも適用できる。ここ
で、トランジスタＭ１、Ｍ２からなる第１の差動対で
は、
スタＭ１、Ｍ２からなる第１の差動対にもトランジスタ
Ｍ３、Ｍ４からなる第２の差動対にも適用できる。ここ
で、トランジスタＭ１、Ｍ２からなる第１の差動対で
は、
【０１１３】
【０１１４】であり、トランジスタＭ３、Ｍ４からなる
第２の差動対では、
第２の差動対では、
【０１１５】
【０１１６】であるとする。
【０１１７】トランジスタＭ２のドレイン電流ID2がＫ
３倍されて（第２のカレントミラー回路の電流比をＫ３
とする）、トランジスタＭ４に流れることから、正規化
入力電圧は等しくなり、ｘ1＝ｘ2となる。したがって、
３倍されて（第２のカレントミラー回路の電流比をＫ３
とする）、トランジスタＭ４に流れることから、正規化
入力電圧は等しくなり、ｘ1＝ｘ2となる。したがって、
【０１１８】
【０１１９】となり、乗算係数は
【０１２０】となっている。
【０１２１】ここで、 ΔV1＝ΔV＝ΔＶBE＝VＴln(K1) (31) であるから、
【０１２２】と求められる。
【０１２３】熱電圧VＴは０．０８５３ｍＶ／℃の正の
温度特性を持っている。ここで、トランジスタＱ２は温
度特性が小さい定電流Ｉ0で駆動されているものとして
トランジスタＱ２のＶBEの温度特性を−２．０ｍＶ／℃
とすれば、出力される基準電圧ＶREFが温度特性を持た
ないようにするためには、正の温度特性を持つ電圧と負
の温度特性を持つ電圧とで温度特性を相殺すれば良い。
温度特性を持っている。ここで、トランジスタＱ２は温
度特性が小さい定電流Ｉ0で駆動されているものとして
トランジスタＱ２のＶBEの温度特性を−２．０ｍＶ／℃
とすれば、出力される基準電圧ＶREFが温度特性を持た
ないようにするためには、正の温度特性を持つ電圧と負
の温度特性を持つ電圧とで温度特性を相殺すれば良い。
【０１２４】すなわち、Sqrt(Ｋ２×Ｋ３)×ln(K１)の
値は２３．４４７となり（ただし、関数Sqrt（）は、√
（）を表している）、Sqrt(Ｋ２×Ｋ3)×VＴln(K１)の
値は常温では０．６０Ｖとなる。いま、ＶBE2を０．７
Ｖとすると、 {ＶBE2＋Sqrt(Ｋ２Ｋ3)×VＴln(K１)}＝１．３Ｖ と求められる。具体的には、 Ｋ1＝１０、 Ｋ2＝８、 Ｋ3＝１３ となる。
値は２３．４４７となり（ただし、関数Sqrt（）は、√
（）を表している）、Sqrt(Ｋ２×Ｋ3)×VＴln(K１)の
値は常温では０．６０Ｖとなる。いま、ＶBE2を０．７
Ｖとすると、 {ＶBE2＋Sqrt(Ｋ２Ｋ3)×VＴln(K１)}＝１．３Ｖ と求められる。具体的には、 Ｋ1＝１０、 Ｋ2＝８、 Ｋ3＝１３ となる。
【０１２５】次に、本発明の第５の実施例について説明
する。図８は、本発明のＣＭＯＳ基準電流回路の第５の
実施例の回路構成を示す図である。
する。図８は、本発明のＣＭＯＳ基準電流回路の第５の
実施例の回路構成を示す図である。
【０１２６】図８において、トランジスタＭ１〜Ｍ７
と、補償用抵抗ＲCと補償用容量ＣCとでボルテージフォ
ロア形のオペアンプを構成しており、入力の差動トラン
ジスタＭ１、Ｍ２のＷ／Ｌ比を、１：Ｋ2とし、負荷と
なっているアクティブロードトランジスタＭ３、Ｍ４の
Ｗ／Ｌ比をＫ3：１とし、入力オフセットが発生するよ
うに設定されている。ソースが共通接続され定電流源ト
ランジスタＭ５のドレインに接続されたトランジスタＭ
１、Ｍ２は差動対を構成し、トランジスタＭ１のドレイ
ンにドレインとゲートが接続されソースが接地されたト
ランジスタＭ３と、トランジスタＭ２のドレインにドレ
インが接続され、ソースが接地され、ゲートがトランジ
スタＭ３のゲートに接続されたトランジスタ４は、差動
対の負荷をなすカレントミラー回路であり、差動対の出
力をなすトランジスタＭ２のドレインは、ソースが接地
され、ドレインが定電流源トランジスタＭ７のドレイン
に接続されたトランジスタＭ５のゲートに接続され、ト
ランジスタＭ５のドレインを出力端子として該出力端子
から出力電圧ＶREFが取り出され、出力端子は、差動対
の反転入力端をなすトランジスタＭ２のゲートに接続さ
れ、トランジスタＭ５のドレインとゲート間には位相補
償用の抵抗ＲCと容量ＣCが接続されており、差動対の非
反転入力端には、トランジスタＱ１のベース・エミッタ
間電圧ＶBEが入力されている。
と、補償用抵抗ＲCと補償用容量ＣCとでボルテージフォ
ロア形のオペアンプを構成しており、入力の差動トラン
ジスタＭ１、Ｍ２のＷ／Ｌ比を、１：Ｋ2とし、負荷と
なっているアクティブロードトランジスタＭ３、Ｍ４の
Ｗ／Ｌ比をＫ3：１とし、入力オフセットが発生するよ
うに設定されている。ソースが共通接続され定電流源ト
ランジスタＭ５のドレインに接続されたトランジスタＭ
１、Ｍ２は差動対を構成し、トランジスタＭ１のドレイ
ンにドレインとゲートが接続されソースが接地されたト
ランジスタＭ３と、トランジスタＭ２のドレインにドレ
インが接続され、ソースが接地され、ゲートがトランジ
スタＭ３のゲートに接続されたトランジスタ４は、差動
対の負荷をなすカレントミラー回路であり、差動対の出
力をなすトランジスタＭ２のドレインは、ソースが接地
され、ドレインが定電流源トランジスタＭ７のドレイン
に接続されたトランジスタＭ５のゲートに接続され、ト
ランジスタＭ５のドレインを出力端子として該出力端子
から出力電圧ＶREFが取り出され、出力端子は、差動対
の反転入力端をなすトランジスタＭ２のゲートに接続さ
れ、トランジスタＭ５のドレインとゲート間には位相補
償用の抵抗ＲCと容量ＣCが接続されており、差動対の非
反転入力端には、トランジスタＱ１のベース・エミッタ
間電圧ＶBEが入力されている。
【０１２７】位相補償用抵抗ＲCは、正確な抵抗値が要
求されないため、通常はＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとで代用される。
求されないため、通常はＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとで代用される。
【０１２８】各トランジスタＭ１、Ｍ２のドレイン電流
IＤ１、IＤ２は、 IＤ１＝β(VＧＳ１−VＴＨ)２ (33) IＤ２＝K３β(VＧＳ２−VＴＨ)２ (34) と表される。また、 IＤ１＋IＤ２＝I0 (35) なる関係がある。
IＤ１、IＤ２は、 IＤ１＝β(VＧＳ１−VＴＨ)２ (33) IＤ２＝K３β(VＧＳ２−VＴＨ)２ (34) と表される。また、 IＤ１＋IＤ２＝I0 (35) なる関係がある。
【０１２９】また、 VOS＝VGS1−VGS2 (36) とおける。
【０１３０】さらに、アクティブロードトランジスタＭ
３、Ｍ４の条件より、 K３IＤ１＝IＤ２ (37) (35)式から(37)式を解くと、 IＤ１＝I０K３/(K３＋1) (38) IＤ２＝I０/(K３＋1) (39) となる。したがって、上式を解くと、
３、Ｍ４の条件より、 K３IＤ１＝IＤ２ (37) (35)式から(37)式を解くと、 IＤ１＝I０K３/(K３＋1) (38) IＤ２＝I０/(K３＋1) (39) となる。したがって、上式を解くと、
【０１３１】
【０１３２】と求められる。
【０１３３】ここで、Ｋjが含まれている各項は、温度
に依存しない定数であるから、Sqrt（Ｉ0／β）の項の
温度特性が問題となる。ここで、ＭＯＳトランジスタで
はモビリティμが温度特性を持つから、トランスコンダ
クタンス・パラメータβの温度依存性は次式で表され
る。
に依存しない定数であるから、Sqrt（Ｉ0／β）の項の
温度特性が問題となる。ここで、ＭＯＳトランジスタで
はモビリティμが温度特性を持つから、トランスコンダ
クタンス・パラメータβの温度依存性は次式で表され
る。
【０１３４】
【０１３５】ただし、β０は常温（３００Ｋ）でのβの
値である。Sqrt（Ｉ0／β）の項の温度特性のうちβの
項の温度特性は明らかになった。次に、定電流Ｉ0の温
度特性を確定する必要がある。
値である。Sqrt（Ｉ0／β）の項の温度特性のうちβの
項の温度特性は明らかになった。次に、定電流Ｉ0の温
度特性を確定する必要がある。
【０１３６】一般的なＭＯＳ基準電流回路は、図８に示
すように、永田カレントミラー回路、ワイドラーカレン
トミラー回路、逆ワイドラーカレントミラー回路などの
非線形カレントミラー回路を自己バイアスすることで実
現される。
すように、永田カレントミラー回路、ワイドラーカレン
トミラー回路、逆ワイドラーカレントミラー回路などの
非線形カレントミラー回路を自己バイアスすることで実
現される。
【０１３７】図８では、永田カレントミラー回路を自己
バイアスしたＭＯＳ基準電流回路を示してある。
バイアスしたＭＯＳ基準電流回路を示してある。
【０１３８】ソースが接地され、ドレインが抵抗R1の一
端に接続され、ゲートが抵抗R1の他端に接続されている
トランジスタＭ１０と、ソースが接地され、ゲートがト
ランジスタM10のドレインに接続されているトランジス
タＭ１１と、抵抗Ｒ１からなる回路は、永田カレントミ
ラー回路を構成している。ここでは、カレントソースを
構成しているトランジスタＭ１３、Ｍ１２により、トラ
ンジスタＭ１０、Ｍ１１、抵抗Ｒ１は自己バイアス永田
基準電流回路となっている。
端に接続され、ゲートが抵抗R1の他端に接続されている
トランジスタＭ１０と、ソースが接地され、ゲートがト
ランジスタM10のドレインに接続されているトランジス
タＭ１１と、抵抗Ｒ１からなる回路は、永田カレントミ
ラー回路を構成している。ここでは、カレントソースを
構成しているトランジスタＭ１３、Ｍ１２により、トラ
ンジスタＭ１０、Ｍ１１、抵抗Ｒ１は自己バイアス永田
基準電流回路となっている。
【０１３９】ここで、トランジスタＭ１０を単位トラン
ジスタ、トランジスタＭ１１のゲート幅Ｗ／ゲート長Ｌ
の比（Ｗ／Ｌ）を、単位トランジスタのＫ１倍（Ｋ１＞
１）とする。
ジスタ、トランジスタＭ１１のゲート幅Ｗ／ゲート長Ｌ
の比（Ｗ／Ｌ）を、単位トランジスタのＫ１倍（Ｋ１＞
１）とする。
【０１４０】図８に示すＭＯＳ永田カレントミラー回路
においては、素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート―ソース間電圧の関係は２乗則に従うも
のとすると、ＭＯＳトランジスタＭ１０のドレイン電流
ＩD1は、 IＤ１＝β(VＧＳ１０−VＴＨ)２ (42) と表される。
においては、素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲート―ソース間電圧の関係は２乗則に従うも
のとすると、ＭＯＳトランジスタＭ１０のドレイン電流
ＩD1は、 IＤ１＝β(VＧＳ１０−VＴＨ)２ (42) と表される。
【０１４１】ＭＯＳトランジスタＭ１１のドレイン電流
ＩD2は、 IＤ２＝K１β(VＧＳ11−VＴＨ)２ (43) と表される。また、 VＧＳ１0＝VＧＳ11＋R１IＤ１0 (44) なる関係がある。
ＩD2は、 IＤ２＝K１β(VＧＳ11−VＴＨ)２ (43) と表される。また、 VＧＳ１0＝VＧＳ11＋R１IＤ１0 (44) なる関係がある。
【０１４２】(42)式から(44)式を解くと、ＭＯＳ永田カ
レントミラー回路の入力電流と出力電流の関係は、
レントミラー回路の入力電流と出力電流の関係は、
【０１４３】
【０１４４】と表される。
【０１４５】ＭＯＳ永田カレントミラー回路の特徴は、
入力電流（基準電流）に対し、出力電流（ミラー電流）
が単調に増加する領域と、ピーク点と、入力電流（基準
電流）に対し出力電流（ミラー電流）が単調に減少する
領域とがある。
入力電流（基準電流）に対し、出力電流（ミラー電流）
が単調に増加する領域と、ピーク点と、入力電流（基準
電流）に対し出力電流（ミラー電流）が単調に減少する
領域とがある。
【０１４６】ＩD11のピーク点は、ＩD11をＩD10で微分
し、ＩD10＝１／（４Ｒ１２β）の時に、 ＩD11＝Ｋ1×ＩD10／４ となっている。
し、ＩD10＝１／（４Ｒ１２β）の時に、 ＩD11＝Ｋ1×ＩD10／４ となっている。
【０１４７】したがって、Ｋ1＝４の時に、ＩD11＝ＩD1
0となる。
0となる。
【０１４８】ここで、トランジスタＭ１５とトランジス
タＭ１４は、カレントミラー回路を構成しており、トラ
ンジスタＭ１０とトランジスタＭ１１はそれぞれトラン
ジスタＭ１５、Ｍ１４で駆動されているから、ＭＯＳ自
己バイアス永田基準電流回路となっており、 IＤ１0＝IＤ11 (46) となる。したがって、 ΔVＧＳ＝VＧＳ１0−VＧＳ11＝R１IＤ１0 (47) (37)式から(39)式を解くと、
タＭ１４は、カレントミラー回路を構成しており、トラ
ンジスタＭ１０とトランジスタＭ１１はそれぞれトラン
ジスタＭ１５、Ｍ１４で駆動されているから、ＭＯＳ自
己バイアス永田基準電流回路となっており、 IＤ１0＝IＤ11 (46) となる。したがって、 ΔVＧＳ＝VＧＳ１0−VＧＳ11＝R１IＤ１0 (47) (37)式から(39)式を解くと、
【０１４９】
【０１５０】と求まる。ここで、Ｋ１は温度特性を持た
ない定数である。一方、ＭＯＳトランジスタではモビリ
ティμが温度特性を持つから、トランスコンダクタンス
・パラメータβの温度依存性は次式で表される。
ない定数である。一方、ＭＯＳトランジスタではモビリ
ティμが温度特性を持つから、トランスコンダクタンス
・パラメータβの温度依存性は次式で表される。
【０１５１】
【０１５２】ただし、β０は常温（３００Ｋ）でのβの
値である。したがって、
値である。したがって、
【０１５３】
【０１５４】と求まる。１／βの温度特性は、常温で
は、５０００ｐｐｍ／℃となっている。これは、バイポ
ーラトランジスタの熱電圧ＶＴの温度特性３３３３ｐｐ
ｍ／℃の１.５倍に当たる。
は、５０００ｐｐｍ／℃となっている。これは、バイポ
ーラトランジスタの熱電圧ＶＴの温度特性３３３３ｐｐ
ｍ／℃の１.５倍に当たる。
【０１５５】また、トランジスタＭ１２はトランジスタ
Ｍ１３とカレントミラー回路を構成しているから、 IＤ1２＝IＤ1３ (51) である。
Ｍ１３とカレントミラー回路を構成しているから、 IＤ1２＝IＤ1３ (51) である。
【０１５６】すなわち、ＣＭＯＳ基準電流回路の出力電
流Ｉ0は、
流Ｉ0は、
【０１５７】
【０１５８】と求められる。ここで、Ｋ１は温度特性を
持たない定数であり、上述したように、１／βの温度特
性は、ほぼ温度に比例しており、常温では、５０００ｐ
ｐｍ／℃となっている。これは、バイポーラトランジス
タの熱電圧ＶＴの温度特性３３３３ｐｐｍ／℃の１.５
倍に当たる。
持たない定数であり、上述したように、１／βの温度特
性は、ほぼ温度に比例しており、常温では、５０００ｐ
ｐｍ／℃となっている。これは、バイポーラトランジス
タの熱電圧ＶＴの温度特性３３３３ｐｐｍ／℃の１.５
倍に当たる。
【０１５９】したがって、抵抗Ｒ１の温度特性が５００
０ｐｐｍ／℃以下で温度に対して１次特性であれば、ド
レイン電流ＩD10が正の温度特性を持ち、カレントミラ
ー回路を介して出力される基準電流回路の出力電流Ｉ0
は温度に比例することになり、ＰＴＡＴカレントソース
回路となることがわかる。
０ｐｐｍ／℃以下で温度に対して１次特性であれば、ド
レイン電流ＩD10が正の温度特性を持ち、カレントミラ
ー回路を介して出力される基準電流回路の出力電流Ｉ0
は温度に比例することになり、ＰＴＡＴカレントソース
回路となることがわかる。
【０１６０】自己バイアス回路を起動するためにはスタ
ートアップ回路が必要であるが、これまでの動作説明で
は説明を簡略化するために省いてある。例えば、簡単な
スタートアップ回路としては、本願と同一発明者による
特開平８−３１４５６１号公報（特許第２８００７２０
号）等が参照される。
ートアップ回路が必要であるが、これまでの動作説明で
は説明を簡略化するために省いてある。例えば、簡単な
スタートアップ回路としては、本願と同一発明者による
特開平８−３１４５６１号公報（特許第２８００７２０
号）等が参照される。
【０１６１】ＣＭＯＳ基準電流回路の出力電流は(52)式
で表され、その温度特性も明確になった。したがって、
(52)式を(40)式に代入すると、
で表され、その温度特性も明確になった。したがって、
(52)式を(40)式に代入すると、
【０１６２】
【０１６３】と求められる。ここで、Ｋjを含む各項は
温度特性を持たない定数であり、オフセット電圧ＶOS
は、ＣＭＯＳ基準電流回路の電流値を決める抵抗Ｒ1
と、１／βの温度特性、常温では５０００ｐｐｍ／℃で
決定され、抵抗Ｒ1の温度特性が５０００ｐｐｍ／℃に
比べて十分に小さいとすれば、オフセット電圧は常温で
は５０００ｐｐｍ／℃の温度特性を持つことになる。こ
れは、バイポーラトランジスタの熱電圧ＶＴの温度特性
３３３３ｐｐｍ／℃の１.５倍に当たる。したがって、
図７に示した基準電圧回路の出力電圧よりも低い基準電
圧が得られることになる。そのことを以下に説明する。
温度特性を持たない定数であり、オフセット電圧ＶOS
は、ＣＭＯＳ基準電流回路の電流値を決める抵抗Ｒ1
と、１／βの温度特性、常温では５０００ｐｐｍ／℃で
決定され、抵抗Ｒ1の温度特性が５０００ｐｐｍ／℃に
比べて十分に小さいとすれば、オフセット電圧は常温で
は５０００ｐｐｍ／℃の温度特性を持つことになる。こ
れは、バイポーラトランジスタの熱電圧ＶＴの温度特性
３３３３ｐｐｍ／℃の１.５倍に当たる。したがって、
図７に示した基準電圧回路の出力電圧よりも低い基準電
圧が得られることになる。そのことを以下に説明する。
【０１６４】図８において、基準電圧回路の出力電圧Ｖ
REFは、 ＶREF＝ＶBE1＋ＶOS (54) と表される。
REFは、 ＶREF＝ＶBE1＋ＶOS (54) と表される。
【０１６５】ここでトランジスタＱ１はおよそ５０００
ｐｐｍ／℃の温度特性を持つ定電流で駆動されている。
ｐｐｍ／℃の温度特性を持つ定電流で駆動されている。
【０１６６】したがって、図７で説明したバイポーラト
ランジスタのＶBEの温度特性−１．９ｍＶ／℃よりも多
少は緩和されて、−１．９ｍＶ／℃よりも若干小さくな
って、−１．８５ｍＶ／℃前後の温度特性になると仮定
すると、基準電圧回路の出力電圧ＶREFの温度特性は、
−１．８５ｍＶ／℃の負の温度特性を持つＶBE1と５０
００ｐｐｍ／℃の温度特性を持つＶOSの温度特性が互い
に相殺される場合に、
ランジスタのＶBEの温度特性−１．９ｍＶ／℃よりも多
少は緩和されて、−１．９ｍＶ／℃よりも若干小さくな
って、−１．８５ｍＶ／℃前後の温度特性になると仮定
すると、基準電圧回路の出力電圧ＶREFの温度特性は、
−１．８５ｍＶ／℃の負の温度特性を持つＶBE1と５０
００ｐｐｍ／℃の温度特性を持つＶOSの温度特性が互い
に相殺される場合に、
【０１６７】
【０１６８】となる。このときに、ＶBE1＝０．７Ｖと
すると、基準電圧回路の出力電圧ＶREFは、 ＶREF＝1.07V (56) となる。
すると、基準電圧回路の出力電圧ＶREFは、 ＶREF＝1.07V (56) となる。
【０１６９】また、ボルテージフォロア形のオペアンプ
の構成をとるから、オフセット電圧を減算することもで
きる。このときに、回路素子の接続は、図８に示した構
成のままとされ、トランジスタＭ１とＭ２のゲートＷ／
Ｌ比をＫ2：１に、トランジスタＭ３とＭ４のゲートＷ
／Ｌ比を１：Ｋ3に変更すれば良い。このときの基準電
圧回路の出力電圧ＶREFは ＶREF＝ＶBE1−ＶOS (57) と表される。
の構成をとるから、オフセット電圧を減算することもで
きる。このときに、回路素子の接続は、図８に示した構
成のままとされ、トランジスタＭ１とＭ２のゲートＷ／
Ｌ比をＫ2：１に、トランジスタＭ３とＭ４のゲートＷ
／Ｌ比を１：Ｋ3に変更すれば良い。このときの基準電
圧回路の出力電圧ＶREFは ＶREF＝ＶBE1−ＶOS (57) と表される。
【０１７０】したがって、(57)式で示されるオフセット
電圧を減算すると、ＶBE1＝０．７Ｖとしたときの、基
準電圧回路の出力電圧ＶREFは、 ＶREF＝0.33V (58) となる。ただし、この場合には、基準電圧回路の出力電
圧ＶREFの温度特性は、−３．７ｍＶ／℃の負の温度特
性を持つことになる。
電圧を減算すると、ＶBE1＝０．７Ｖとしたときの、基
準電圧回路の出力電圧ＶREFは、 ＶREF＝0.33V (58) となる。ただし、この場合には、基準電圧回路の出力電
圧ＶREFの温度特性は、−３．７ｍＶ／℃の負の温度特
性を持つことになる。
【０１７１】図９は、図８に示した実施例の変形を示す
図である。差動対のトランジスタM2のドレインとゲート
を接続し、該ドレインから出力電圧ＶREFを取り出して
いる。図９において、基準電圧回路の出力電圧ＶREF
は、(54)式と同様、ＶREF＝ＶBE＋ＶＯＳで与えられ、
ＶＯＳは(53)式で与えられる。すなわち、上記と同様、
温度に依存しない、基準電圧を出力する。この変形例
は、図８に示した構成のように、基準電圧出力端子から
電流を供給する能力はないが、基準電圧を与える場合に
有効である。
図である。差動対のトランジスタM2のドレインとゲート
を接続し、該ドレインから出力電圧ＶREFを取り出して
いる。図９において、基準電圧回路の出力電圧ＶREF
は、(54)式と同様、ＶREF＝ＶBE＋ＶＯＳで与えられ、
ＶＯＳは(53)式で与えられる。すなわち、上記と同様、
温度に依存しない、基準電圧を出力する。この変形例
は、図８に示した構成のように、基準電圧出力端子から
電流を供給する能力はないが、基準電圧を与える場合に
有効である。
【０１７２】上記各実施例において、ダイオード接続さ
れたバイポーラトランジスタＱ１、Ｑ２は、ダイオード
で置き換えてもよく、また、バイポーラトランジスタと
ＭＯＳトランジスタが同一基板上の構成されるＢｉ−Ｃ
ＭＯＳ回路で構成される。以上、本発明を上記実施例に
即して説明したが、本発明は、上記実施例の構成にのみ
限定されるものでなく、特許請求の範囲の各請求項の発
明の範囲内で、当業者であればなし得るであろう各種変
形、修正を含むことは勿論である。
れたバイポーラトランジスタＱ１、Ｑ２は、ダイオード
で置き換えてもよく、また、バイポーラトランジスタと
ＭＯＳトランジスタが同一基板上の構成されるＢｉ−Ｃ
ＭＯＳ回路で構成される。以上、本発明を上記実施例に
即して説明したが、本発明は、上記実施例の構成にのみ
限定されるものでなく、特許請求の範囲の各請求項の発
明の範囲内で、当業者であればなし得るであろう各種変
形、修正を含むことは勿論である。
【０１７３】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【０１７４】本発明の第１の効果は、温度特性を持たな
い１．２Ｖの出力電圧を持つ基準電圧回路をＣＭＯＳプ
ロセスで簡単に実現できるということである。
い１．２Ｖの出力電圧を持つ基準電圧回路をＣＭＯＳプ
ロセスで簡単に実現できるということである。
【０１７５】その理由は、本発明の基準電圧回路におい
ては、図１０に示した従来の回路構成のように、抵抗を
使用せずに、能動素子のみで回路を構成している、から
である。
ては、図１０に示した従来の回路構成のように、抵抗を
使用せずに、能動素子のみで回路を構成している、から
である。
【０１７６】本発明の第２の効果は、温度特性を持たな
い１．２Ｖより低い出力電圧を持つ基準電圧回路をＣＭ
ＯＳプロセスで実現できるということである。
い１．２Ｖより低い出力電圧を持つ基準電圧回路をＣＭ
ＯＳプロセスで実現できるということである。
【０１７７】その理由は、本発明の基準電圧回路におい
ては、正の温度特性を１／βの項から得られる５，００
０ｐｐｍ／℃の温度特性を利用して、バイポーラトラン
ジスタの負の温度特性：−１．９ｍＶ／℃を相殺してい
る、からである。
ては、正の温度特性を１／βの項から得られる５，００
０ｐｐｍ／℃の温度特性を利用して、バイポーラトラン
ジスタの負の温度特性：−１．９ｍＶ／℃を相殺してい
る、からである。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例の基準電圧回路の乗算動作を
説明するための図である。
説明するための図である。
【図３】本発明の一実施例の基準電圧回路の乗算動作を
説明するための図である。
説明するための図である。
【図４】本発明の一実施例の基準電圧回路の乗算動作を
説明するための図である。
説明するための図である。
【図５】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図６】本発明の第３の実施例の回路構成を示す図であ
る。
る。
【図７】本発明の第４の実施例の回路構成を示す図であ
る。
る。
【図８】本発明の第５の実施例の回路構成を示す図であ
る。
る。
【図９】本発明の第５の実施例の変形例を示す図であ
る。
る。
【図１０】従来のオペアンプを用いた基準電圧回路の構
成を示す図である。
成を示す図である。
１１、１２ オペレーショナルトランスコンダクタンス
アンプ １３ カレントミラー １４、１５、１６ 定電流源 ２０ オペアンプ
アンプ １３ カレントミラー １４、１５、１６ 定電流源 ２０ オペアンプ
Claims (26)
- 【請求項１】それぞれが接地されて電流比が一定の２つ
の定電流で駆動される、第１、第２のダイオード接続さ
れたトランジスタと、 前記第１又は第２のダイオード接続されたトランジスタ
からの出力電圧に、前記第１及び第２のダイオード接続
されたトランジスタの出力電圧の差電圧を、一定倍に増
幅し加算する手段と、 を有する基準電圧回路において、 前記増幅し加算する手段が、第１、及び第２のオペレー
ショナルトランスコンダクタンスアンプ（「ＯＴＡ」と
いう）と、 カレントミラー回路と、 を備え、 前記第１のＯＴＡは、前記差電圧を入力し、 前記第２のＯＴＡは、前記第１又は第２のダイオード接
続されたトランジスタからの出力電圧が正相入力端子に
印加され、逆相入力端子は出力端子に接続されて前記第
１のＯＴＡの出力電流に比例する電流で駆動され、 前記第２のＯＴＡの出力端子電圧を出力電圧とする、こ
とを特徴とするＣＭＯＳ基準電圧回路。 - 【請求項２】前記第１、及び第２のＯＴＡのトランスコ
ンダクタンスｇｍ１、ｇｍ２が互いに等しく（ｇｍ１＝
ｇｍ２）、 前記カレントミラー回路における入力電流と出力電流の
電流比を１：Ｋ２（ただし、Ｋ２＞１）とし、所望の増
幅度を得ている、ことを特徴とする請求項１記載のＣＭ
ＯＳ基準電圧回路。 - 【請求項３】前記カレントミラー回路における入力電流
と出力電流の電流比が等しく（１：１）、 前記第１、及び第２のＯＴＡのトランスコンダクタンス
ｇｍ１、ｇｍ２が、 ｇｍ１＝Ｋ２×ｇｍ２（ただし、Ｋ２＞１） とし、所望の増幅度を得ている、ことを特徴とする請求
項１記載のＣＭＯＳ基準電圧回路。 - 【請求項４】前記カレントミラー回路における入力電流
と出力電流の電流比を１：Ｋ２（ただし、Ｋ２＞１）と
し、 前記第１、及び第２のＯＴＡのトランスコンダクタンス
ｇｍ１、ｇｍ２が、 ｇｍ１＝Ｋ３×ｇｍ２（ただし、Ｋ３＞１） とされ、所望の増幅度を得ている、ことを特徴とする請
求項１記載ＣＭＯＳ基準電圧回路。 - 【請求項５】それぞれが接地されて電流比が一定の２つ
の定電流で駆動される第１、第２のダイオード接続され
たトランジスタと、 前記第１または第２のダイオード接続されたトランジス
タからの出力電圧に、前記第１のダイオード接続された
トランジスタと前記第２のダイオード接続されたトラン
ジスタの２つの出力電圧の差電圧を一定倍に増幅し加算
する手段と、 を有する基準電圧回路において、 前記増幅し加算する手段が、（Ｋ２＋１）個（ただし、
Ｋ２は１以上の整数）の差動対から構成され、 第１の差動対は前記差電圧を入力し、 第２の差動対は、前記第１または第２のダイオード接続
されたトランジスタからの出力電圧が、差動対トランジ
スタの一方に印加され、 前記差動対トランジスタの他方は、ダイオード接続され
て、前記第１の差動対の一方のトランジスタの出力電流
に比例する電流で駆動され、 第３から第（Ｋ２＋１）の差動対は、それぞれ前段の前
記第２から第Ｋ２の差動対のダイオード接続されたトラ
ンジスタからの出力電圧が、差動対トランジスタの一方
に印加され、前記差動対トランジスタの他方はダイオー
ド接続され、いずれも前記第１の差動対の一方の出力電
流に比例する電流で駆動され、 前記第１から第（Ｋ２＋１）の差動対は、それぞれ電流
比が一定の（Ｋ２＋１）個の定電流で駆動され、 前記第２から第（Ｋ２＋１）の差動対の差動入力電圧
が、全て加算されることで所望の増幅度を得ている、こ
とを特徴とするＣＭＯＳ基準電圧回路。 - 【請求項６】それぞれが接地されて電流比が一定の２つ
の定電流で駆動される第１、第２のダイオード接続され
たトランジスタと、 前記第１または第２のダイオード接続されたトランジス
タからの出力電圧に、前記第１のダイオード接続された
トランジスタと前記第２のダイオード接続されたトラン
ジスタの２つの出力電圧の差電圧を一定倍に増幅し加算
する手段、 を有する基準電圧回路において、 前記増幅し加算する手段が、（Ｋ２＋１）個の差動対か
ら構成され、 第１の差動対は前記差電圧を入力し、 第２の差動対は、前記第１または第２のダイオード接続
されたトランジスタからの出力電圧が差動トランジスタ
の一方に印加され、差動トランジスタの他方はダイオー
ド接続され、 第３から第Ｋ２の差動対の差動トランジスタはいずれも
ダイオード接続され、それぞれ前段のダイオード接続さ
れた差動トランジスタと後段のダイオード接続された差
動トランジスタとが電流比が一定のＫ２の定電流で駆動
され、 第（Ｋ２＋１）の差動対の差動トランジスタはいずれも
ダイオード接続され、一方のダイオード接続された差動
トランジスタは、前段のダイオード接続された差動トラ
ンジスタとで定電流で駆動され、ダイオード接続された
他方の差動トランジスタは、前記第１の差動対の一方の
出力電流に比例する電流で駆動され、 前記第１から第（Ｋ２＋１）の差動対は、それぞれ電流
比が一定の（Ｋ２＋１）の定電流で駆動され、 前記第２から第（Ｋ２＋１）の差動対の差動入力電圧が
全て加算されることで所望の増幅度を得ている、ことを
特徴とするＣＭＯＳ基準電圧回路。 - 【請求項７】それぞれが接地されて電流比が一定の２つ
の定電流で駆動される第１、第２のダイオード接続され
たトランジスタと、 前記第１または第２のダイオード接続されたトランジス
タ（あるいはダイオード）からの出力電圧に、前記第１
のダイオード接続されたトランジスタと前記第２のダイ
オード接続されたトランジスタの２つの出力電圧の差電
圧を一定倍に増幅し加算する手段と、 を有する基準電圧回路において、 前記増幅し加算する手段が、 ２つの差動対から構成され、第１の差動対は前記差電圧
を入力し、 第２の差動対は、前記第１または第２のダイオード接続
されたトランジスタからの出力電圧が、差動トランジス
タの一方に印加され、差動トランジスタの他方はダイオ
ード接続されて前記第１の差動対の一方の出力電流に比
例する電流で駆動され、 前記第１の差動対と前記第２の差動対は、それぞれ電流
比が一定の２つの定電流で駆動され、 前記第２の差動対の動作入力電圧範囲を、前記第１の差
動対の動作入力電圧範囲に対して、一定倍とすること
で、所望の増幅度を得ている、ことを特徴とするＣＭＯ
Ｓ基準電圧回路。 - 【請求項８】請求項７記載のＣＭＯＳ基準電圧回路にお
いて、前記第１のダイオード接続されたトランジスタと
前記第２のダイオード接続されたトランジスタとのエミ
ッタ面積が等しく、２つの定電流の比が１と異なる、こ
とを特徴とするＣＭＯＳ基準電圧回路。 - 【請求項９】請求項７記載のＣＭＯＳ基準電圧回路にお
いて、前記第１のダイオード接続されたトランジスタの
サイズが前記第２のダイオード接続されたトランジスタ
のサイズのＫ１倍であり、駆動電流の比が１と異なる、
ことを特徴とするＣＭＯＳ基準電圧回路。 - 【請求項１０】請求項７記載のＣＭＯＳ基準電圧回路に
おいて、前記第１のダイオード接続されたトランジスタ
のサイズと前記第２のダイオード接続されたトランジス
タのサイズが異なり、駆動電流の比が１であることを特
徴とするＣＭＯＳ基準電圧回路。 - 【請求項１１】請求項７から請求項１０のいずれか一に
記載のＣＭＯＳ基準電圧回路において、前記第１の差動
対を構成するトランジスタのゲートＷ／Ｌ（Ｗはゲート
幅、Ｌはゲート長）比が、前記第２の差動対を構成する
トランジスタのゲートＷ／Ｌ比のＫ２倍であり、 前記第２の差動対の駆動電流が前記第１の差動対の駆動
電流のＫ３倍であり、前記第１の差動対の出力電流がＫ
３倍されて前記第２の差動対のダイオード接続されたト
ランジスタを駆動することで所望の増幅度を得ている、
ことを特徴とするＣＭＯＳ基準電圧回路。 - 【請求項１２】エミッタ接地されて定電流で駆動される
ダイオード接続されたトランジスタと、 前記ダイオード接続されたトランジスタからの出力電圧
を受けるボルテージフォロワ形のオフセットを有するオ
ペアンプと、を備え、 前記オペアンプの出力から基準電圧が出力される、こと
を特徴とするＣＭＯＳ基準電圧回路。 - 【請求項１３】請求項１２記載のＣＭＯＳ基準電圧回路
において、 前記オペアンプは、定電流駆動され、 入力差動対を構成する２つのトランジスタがゲートＷ／
Ｌ比が１：Ｋ２であり、 前記２つのトランジスタの負荷となるアクティブロード
を構成する２つのトランジスタのゲートＷ／Ｌ比がＫ
３：１であり、 オフセットが加算される、ことを特徴とするＣＭＯＳ基
準電圧回路。 - 【請求項１４】請求項１２記載のＣＭＯＳ基準電圧回路
において、 前記オペアンプは、定電流駆動され、 入力差動対を構成する２つのトランジスタが、ゲートＷ
／Ｌ比がＫ２：１であり、 前記２つのトランジスタの負荷となるアクティブロード
を構成する２つのトランジスタのゲートＷ／Ｌ比が１：
Ｋ３であり、 オフセットが減算される、ことを特徴とするＣＭＯＳ基
準電圧回路。 - 【請求項１５】前記ダイオード接続されたトランジスタ
のかわりに、ダイオードを用いたことを特徴とする請求
項１乃至１３のいずれか一に記載のＣＭＯＳ基準電圧回
路。 - 【請求項１６】それぞれが、エミッタ接地され、ベース
とコレクタが接続されており、コレクタにはそれぞれ定
電流が供給される第１、及び第２のバイポーラトランジ
スタと、 それぞれが、少なくとも第１、及び第２の入力端と出力
端を備え、前記第１、及び第２の入力端の差電圧に対応
した電流を前記出力端からそれぞれ出力する第１、及び
第２のオペレーショナルトランスコンダクタンスアンプ
（「ＯＴＡ」という）と、 少なくとも一つの入力端と一つの出力端とを有し、前記
入力端に入力される電流と前記出力端から出力される電
流の電流値の比が所定値とされているカレントミラー回
路と、 を備え、 前記第１のＯＴＡの前記第１、及び第２の入力端には、
前記第１、及び第２のバイポーラトランジスタのコレク
タがそれぞれ接続されており、 前記第１のＯＴＡの前記出力端は前記カレントミラー回
路の前記入力端に接続されており、 前記第２のＯＴＡの前記第１、及び第２の入力端には、
前記第２のＯＴＡの前記出力端、及び前記第２のバイポ
ーラトランジスタの前記コレクタがそれぞれ接続されて
おり、 さらに、前記第２のＯＴＡの前記第１の入力端と前記出
力端の接続点は、前記カレントミラー回路の前記出力端
に接続され、前記第２のＯＴＡの前記出力端から基準電
圧が出力される構成とされてなる、ことを特徴とする基
準電圧回路。 - 【請求項１７】前記第１のバイポーラトランジスタのエ
ミッタ面積と第２のバイポーラトランジスタのエミッタ
面積の比が１と異なる値とされ、それぞれのコレクタに
等しい定電流値が供給されるか、 あるいは、前記第１のバイポーラトランジスタのエミッ
タ面積と第２のバイポーラトランジスタのエミッタ面積
の比が１と等しく、前記第１のバイポーラトランジスタ
と前記第２のバイポーラトランジスタをそれぞれ駆動す
る定電流の電流値の比が１と異なる値とされるか、 あるいは、前記第１のバイポーラトランジスタのエミッ
タ面積と第２のバイポーラトランジスタのエミッタ面積
の比を１と異なる値とし、前記第１のバイポーラトラン
ジスタと前記第２のバイポーラトランジスタをそれぞれ
駆動する定電流の電流値の比が１と異なる値として、 前記第１、第２のバイポーラトランジスタのベース・エ
ミッタ間電圧の差電圧ΔＶBEは、正の温度特性を有する
ＶT（ただし、ＶTは熱電圧）に比例する値とされ、 前記カレントミラー回路の電流比をＫ２とし、 前記第１、第２のＯＴＡのトランスコンダクタンスをそ
れぞれｇｍ１、ｇｍ２とし、 前記第２のＯＴＡの前記出力端から出力される基準電圧
ＶREFが、前記第２のバイポーラトランジスタのベース
・エミッタ間電圧をＶBE２として、ＶBE２＋｛Ｋ２×Δ
ＶBE×ｇｍ１｝／ｇｍ２で与えられる、ことを特徴とす
る請求項１６記載の基準電圧回路。 - 【請求項１８】それぞれが、エミッタ接地され、ベース
とコレクタが接続されており、コレクタにはそれぞれ定
電流が供給される第１、及び第２のバイポーラトランジ
スタと、 ソースが共通接続されて定電流で駆動され、前記第１、
及び第２のバイポーラトランジスタのベース・エミッタ
間電圧をゲートに差動入力するＭＯＳトランジスタ対よ
りなる第１の差動対と、 入力端と、Ｋ２個の出力端を有し、前記入力端から前記
第１の差動対の出力電流を入力とし、前記Ｋ２個の出力
端から前記入力電流に比例した出力電流をそれぞれ出力
するカレントミラー回路と、 ソースが共通接続されて定電流で駆動されるＭＯＳトラ
ンジスタ対よりなり、一方のＭＯＳトランジスタのゲー
トには、前記第２のバイポーラトランジスタのベース・
エミッタ間電圧が入力され、他方のＭＯＳトランジスタ
はドレインとゲートが接続されて、前記カレントミラー
回路の第１の出力端に接続されている第２の差動対と、 それぞれが、ソースが共通接続されて定電流で駆動され
るＭＯＳトランジスタ対よりなり、一方のＭＯＳトラン
ジスタのゲートには、前段の差動対の、ドレインとゲー
トが接続されたＭＯＳトランジスタのゲートが接続さ
れ、他方のＭＯＳトランジスタはドレインとゲートが接
続されて、前記カレントミラー回路の対応する出力端に
それぞれ接続されている第３乃至第（Ｋ２＋１）の差動
対と、を備え、 前記第（Ｋ２＋１）の差動対のうちドレインとゲートが
接続されているＭＯＳトランジスタのドレインを出力端
子として基準電圧が取り出される構成とされてなる、こ
とを特徴とする基準電圧回路。 - 【請求項１９】それぞれが、エミッタ接地され、ベース
とコレクタが接続されており、コレクタにはそれぞれ定
電流が供給される第１、及び第２のバイポーラトランジ
スタと、 ソースが共通接続されて定電流で駆動され、前記第１、
及び第２のバイポーラトランジスタのベース・エミッタ
間電圧をゲートに差動入力するＭＯＳトランジスタ対よ
りなる第１の差動対と、 一の入力端と、一の出力端を有し、前記入力端から前記
第１の差動対の出力電流を入力とし、前記出力端から該
入力した電流に比例した出力電流をそれぞれ出力する第
１のカレントミラー回路と、 一の入力端と、Ｋ２個の出力端を有し、前記入力端より
定電流源からの定電流を入力とし、前記Ｋ２個の出力端
から該入力した定電流に比例した出力電流をそれぞれ出
力する第２のカレントミラー回路と、 ソースが共通接続されて定電流で駆動される２つのＭＯ
Ｓトランジスタよりなり、一方のＭＯＳトランジスタの
ゲートには、前記第２のバイポーラトランジスタのベー
ス・エミッタ間電圧が入力され、他方のＭＯＳトランジ
スタはドレインとゲートが接続されて、前記第２のカレ
ントミラー回路の第１の出力端に接続されている第２の
差動対と、 それぞれが、ソースが共通接続されて定電流で駆動され
る２つのＭＯＳトランジスタよりなり、前記各ＭＯＳト
ランジスタのとドレインとゲートは接続されており、一
方のＭＯＳトランジスタのドレインは、前段の差動対の
ドレインとゲートが接続された他方のＭＯＳトランジス
タのドレインと共通接続されて、前記第２のカレントミ
ラー回路の対応する出力端にそれぞれ接続されており、
他方のＭＯＳトランジスタのドレインは、後段の差動対
のドレインとゲートが接続されている一方のＭＯＳトラ
ンジスタのドレインと共通接続されて、前記第２のカレ
ントミラー回路の対応する出力端に接続されている第３
乃至第（Ｋ２）の差動対と、 ソースが共通接続されて定電流で駆動される２つのＭＯ
Ｓトランジスタよりなり、前記各ＭＯＳトランジスタの
とドレインとゲートは接続されており、一方のＭＯＳト
ランジスタのドレインは、第Ｋ２の差動対のドレインと
ゲートが接続された他方のＭＯＳトランジスタのドレイ
ンと共通接続されて、前記第１のカレントミラー回路の
前記出力端に接続されており、他方のＭＯＳトランジス
タのドレインを出力端子として基準電圧が取り出される
第（Ｋ２＋１）の差動対と、 を備えたことを特徴とする基準電圧回路。 - 【請求項２０】前記第１のバイポーラトランジスタのエ
ミッタ面積と第２のバイポーラトランジスタのエミッタ
面積の比が１と異なる値とされ、それぞれのコレクタに
等しい定電流値が供給されるか、 あるいは、前記第１のバイポーラトランジスタのエミッ
タ面積と第２のバイポーラトランジスタのエミッタ面積
の比が１と等しく、前記第１のバイポーラトランジスタ
と前記第２のバイポーラトランジスタをそれぞれ駆動す
る定電流の電流値の比が１と異なる値とされるか、 あるいは、前記第１のバイポーラトランジスタのエミッ
タ面積と第２のバイポーラトランジスタのエミッタ面積
の比を１と異なる値とし、前記第１のバイポーラトラン
ジスタと前記第２のバイポーラトランジスタをそれぞれ
駆動する定電流の電流値の比が１と異なる値として、 前記第１、第２のバイポーラトランジスタのベース・エ
ミッタ間電圧の差電圧ΔＶBEは、正の温度特性を有する
ＶT（ただし、ＶTは熱電圧）に比例する値とされ、 前記第Ｋ２の差動対から出力される前記基準電圧が、Ｖ
BE２＋Ｋ２×ΔＶBEで与えられる、ことを特徴とする請
求項１８又は１９記載の基準電圧回路。 - 【請求項２１】それぞれが、エミッタ接地され、ベース
とコレクタが接続されており、コレクタにはそれぞれ定
電流が供給される第１、及び第２のバイポーラトランジ
スタと、 ソースが共通接続されて定電流で駆動され、前記第１、
及び第２のバイポーラトランジスタのベース・エミッタ
間電圧をそれぞれゲートに差動入力とするＭＯＳトラン
ジスタ対よりなる第１の差動対と、 一の入力端と、一の出力端を有し、前記入力端から前記
第１の差動対の出力電流を入力とし、前記出力端から該
入力した電流の所定比の出力電流を出力するカレントミ
ラー回路と、 ソースが共通接続されて定電流で駆動されるＭＯＳトラ
ンジスタ対よりなり、一方のＭＯＳトランジスタのゲー
トには、前記第２のバイポーラトランジスタのベース・
エミッタ間電圧が入力され、他方のＭＯＳトランジスタ
はドレインとゲートが接続されて、前記カレントミラー
回路の前記出力端に接続されている第２の差動対と、を
備え、 前記第２の差動対の他方のＭＯＳトランジスタのドレイ
ンを出力端子として基準電圧が取り出される構成とされ
てなる、ことを特徴とする基準電圧回路。 - 【請求項２２】ソースが共通接続されて定電流で駆動さ
れる第１、第２のＭＯＳトランジスタよりなる差動対
と、 前記差動対の第１、及び第２のＭＯＳトランジスタのド
レインに接続され、能動負荷をなす第３、第４のＭＯＳ
トランジスタよりなる第１のカレントミラー回路と、 を含む差動増幅回路を備え、 前記第１、第２のＭＯＳトランジスタのゲートＷ／Ｌ比
が１：Ｋ２（ただし、Ｋ２は１より大の整数）であり、
前記第３、第４のＭＯＳトランジスタのゲートＷ／Ｌ比
がＫ３：１（ただし、Ｋ３は１より大の整数）とされる
か、 前記第１、第２のＭＯＳトランジスタのゲートＷ／Ｌ比
がＫ２：１であり、前記第３、第４のＭＯＳトランジス
タのゲートＷ／Ｌ比が１：Ｋ３とされ、 エミッタ接地され、ベースとコレクタが接続されてお
り、コレクタに定電流が供給されるバイポーラトランジ
スタを備え、 前記第１のＭＯＳトランジスタのゲートに前記バイポー
ラトランジスタのコレクタが接続されており、前記第２
のＭＯＳトランジスタのドレインとゲートが接続され、
前記第２のＭＯＳトランジスタのドレインを出力端子と
して基準電圧が取り出される構成とされてなる、ことを
特徴とする基準電圧回路。 - 【請求項２３】ソースが接地され、ドレインが抵抗の一
端に接続され、ゲートが前記抵抗の他端と接続された第
５のＭＯＳトランジスタと、 ソースが接地されゲートが前記第５のＭＯＳトランジス
タのドレインに接続された第６のＭＯＳトランジスタ
と、 一の入力端と、複数の出力端を有し、前記第６のＭＯＳ
トランジスタのドレインに前記入力端が接続され、前記
第４のＭＯＳトランジスタのドレイン、前記差動対の第
１、第２のＭＯＳトランジスタの共通ソース、前記バイ
ポーラトランジスタのコレクタにそれぞれ前記出力端が
接続されている第２のカレントミラー回路と、 を備えている、ことを特徴とする請求項２２記載の基準
電圧回路。 - 【請求項２４】ソースが共通接続されて定電流で駆動さ
れる第１、第２のＭＯＳトランジスタよりなる差動対
と、 前記差動対の第１、及び第２のＭＯＳトランジスタのド
レインに接続され、能動負荷をなす第３、第４のＭＯＳ
トランジスタよりなる第１のカレントミラー回路と、 前記第２のＭＯＳトランジスタのドレインにゲートが接
続され定電流で駆動されるソースフォロワ構成の第５の
ＭＯＳトランジスタと、 を含む差動増幅回路を備え、 前記第１、第２のＭＯＳトランジスタのゲートＷ／Ｌ比
が１：Ｋ２（ただし、Ｋ２は１より大の整数）であり、
前記第３、第４のＭＯＳトランジスタのゲートＷ／Ｌ比
がＫ３：１（ただし、Ｋ３は１より大の整数）とされる
か、 前記第１、第２のＭＯＳトランジスタのゲートＷ／Ｌ比
がＫ２：１であり、前記第３、第４のＭＯＳトランジス
タのゲートＷ／Ｌ比が１：Ｋ３とされ、 前記第５のＭＯＳトランジスタのソースを出力端子と
し、 前記出力端子が、前記差動対の前期第２のＭＯＳトラン
ジスタのゲートに接続されて、ボルテージフォロワを構
成し、 エミッタ接地され、ベースとコレクタが接続されてお
り、コレクタに定電流が供給されるバイポーラトランジ
スタを備え、 前記差動対の前記第１のＭＯＳトランジスタのゲートに
は前記バイポーラトランジスタのコレクタが接続されて
おり、 前記出力端子より基準電圧が取り出される構成とされて
なる、ことを特徴とする基準電圧回路。 - 【請求項２５】ソースが接地され、ドレインが抵抗の一
端に接続され、ゲートが前記抵抗の他端と接続された第
６のＭＯＳトランジスタと、 ソースが接地されゲートが前記第６のＭＯＳトランジス
タのドレインに接続された第７のＭＯＳトランジスタ
と、 一の入力端と、複数の出力端を有し、前記第７のＭＯＳ
トランジスタのドレインに入力端が接続され、前記第６
のＭＯＳトランジスタのドレイン、前記第５のＭＯＳト
ランジスタのソース、前記差動対の第１、第２のＭＯＳ
トランジスタ共通ソース、前記バイポーラトランジスタ
のコレクタにそれぞれ出力端が接続されている第２のカ
レントミラー回路と、 を備えている、ことを特徴とする請求項２４記載の基準
電圧回路。 - 【請求項２６】前記エミッタが接地されベースとコレク
タとが接続されたバイポーラトランジスタの代わりに、
カソードが接地されたダイオードを備えている、ことを
特徴とする請求項１６乃至２４のいずれか一に記載の基
準電圧回路。
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2005
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