CN114167929B - 电压产生电路及电子装置 - Google Patents

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Abstract

本申请公开了一种电压产生电路及采用该电压产生电路的电子装置。本申请电压产生电路通过阻值调节单元及旁路路径的合理设计以产生更精细档位的输出电压；该输出电压不容易受温度和工艺的影响，当参考电压保持一致时，该输出电压也可以保持很好的一致性；而且本申请电压产生电路通过使用相同类型、版图、电气特性的晶体管，有助于版图矩阵排列和匹配，进而能够更有效地节省电路版图的面积。本申请所述电子装置亦是如此。

Description

电压产生电路及电子装置
技术领域
本申请涉及电子技术领域，尤其涉及一种电压产生电路及采用该电路的电子装置。
背景技术
对于目前的存储器(memory)电路设计而言，通常需要产生较高的电压以读取存储器的内容。例如，Nor型快闪存储器(flash memory)的读取电压VRD(或称操作电压)为一设定范围内的电压值，例如该范围为5V～6V，以保证正确地读取存储器内容。为了能够高速地读取存储器的内容，通常使用电荷泵(pump)和电阻分压(leaker)及比较器(comparator)以维持读取电压VRD处于待机状态。
在已有的一种用于产生操作电压的电路***中，电阻串R1、R2、R3…Rn组成电阻分压leaker，并且与比较器(comparator)构成一调制***，以及利用一电荷泵(pump)产生整数倍于参考电压Vref的输出电压，并输出该输出电压至负载。当通过调节电阻分压中的一个电阻单元(例如，Rn)的阻值时，可以实现精细调整输出电压的电压档位于整数倍于参考电压之间。假设，参考电压Vref为1V，输出电压为5V～6V。因此通过改变电阻分压中的一个电阻单元例如Rn，可以产生例如5.1V、5.2V、5.3V等的输出电压。但是为了保证低功耗，且保证操作电压为一定的电压值，于是需要流经电阻分压leaker的电流必须比较小，如此会造成电阻分压的总电阻比较大。例如，流经电阻分压的电流为250nA，而产生的输出电压约为5V，因此所需电阻的阻值为20MΩ，以至于产生电阻分压的面积成本比较高的问题。
有研究者采用MOS管替代电阻的方式以解决面积成本较高的问题。具体地，参阅图1所示，其为使用MOS管实现的电阻分压的电流示意图。其中，M1、M2、M3…Mn组成电阻分压120，并且与比较器130构成一调制***，以及利用一电荷泵110产生整数倍于参考电压Vref的输出电压，并且输出该输出电压Vout至负载C。M1、M2、M3…Mn为具有完全相同的类型、版图及电气特性的NMOS管。采用图1所示的电路可以产生整数倍于参考电压的输出电压，并且电阻分压的面积比较小。但是，该电路存在的缺陷在于，无法精细调整输出电压的电压档位，仅可以实现所输出的输出电压为整数倍于参考电压。若要产生更细小输出电压的电压档位，且保持输出电压不受温度和工艺影响，则在实务操作中不太容易实施。虽然可以通过在该电路中串联接入一些电阻或低于阈值电压Vth的NMOS管以产生较小范围的精细档位的输出电压，但是由于使用不同器件类型，因此会造成整个电路容易受到工艺偏差的影响。
有鉴于此，如何实现能够产生更精细档位的输出电压，且同时可以节省电路版图面积的效果成为了相关研究者或开发人员的重要研究项目。
发明内容
本申请的目的在于，针对现有技术所存在的问题，提供了一种电压产生电路及采用该电路的电子装置，其不仅能够产生更精细档位的输出电压，而且也可以节省电路的版图面积。
根据本申请的第一方面，本申请提供了一种电压产生电路，其包括：供压模块，所述供压模块通过输出端提供一输出电压；反馈模块，提供与所述输出电压相关联的反馈电压；以及比较器，所述比较器比较所述反馈电压和参考电压，并向所述供压模块提供一反馈信号；其中，所述反馈模块包括多个分压晶体管和至少一个阻值调节单元，所述多个分压晶体管和所述至少一个阻值调节单元串联在所述供压模块的输出端和地之间，所述多个分压晶体管以二极管连接方式设置，所述阻值调节单元包括一基底晶体管和至少一个累加晶体管，所述基底晶体管和至少一个累加晶体管串联，所述基底晶体管的栅极和所述至少一个累加晶体管的栅极电性连接；所述阻值调节单元还包括旁路路径，所述旁路路径基于选择信号旁路所述至少一个累加晶体管以改变阻值调节单元的电阻。
在基于上述技术方案的基础上，还可以做进一步的改进。
可选地，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的源极，每一个所述开关的第二端连接对应累加晶体管的漏极。
可选地，所述多个分压晶体管、所述基底晶体管和所述至少一个累加晶体管为NMOS管。
可选地，所述基底晶体管的栅极和所述至少一个累加晶体管的栅极共同电性连接至与所述阻值调节单元相邻的分压晶体管的源极。
可选地，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至所述基底晶体管的源极。
可选地，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至比所述基底晶体管的源极更低的电位。
可选地，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的漏极，每一个所述开关的第二端连接所述基底晶体管的漏极。
可选地，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的源极，每一个所述开关的第二端连接与所述阻值调节单元相邻的分压晶体管的源极。
可选地，所述多个分压晶体管、所述基底晶体管和所述至少一个累加晶体管为PMOS管。
可选地，所述基底晶体管的栅极和所述至少一个累加晶体管的栅极共同电性连接至与所述阻值调节单元相邻的分压晶体管的源极。
可选地，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至所述基底晶体管的源极。
可选地，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至比所述基底晶体管的源极更高的电位。
可选地，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的源极，每一个所述开关的第二端连接与所述阻值调节单元相邻的分压晶体管的源极。
可选地，所述开关是MOS开关。
可选地，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底电性连接。
可选地，所述基底晶体管和所述累加晶体管的版图相同。
可选地，所述供压模块包括一电荷泵。
根据本申请的第二方面，本申请提供一种电子装置，所述电子装置包括上述的电压产生电路。
可选地，所述电子装置是非易失性存储器。
本申请电压产生电路通过阻值调节单元及其旁路路径的合理设计可以产生更精细档位的输出电压；该输出电压不容易受到温度和工艺的影响，当参考电压保持一致时，该输出电压也可以保持很好的一致性；而且本申请电压产生电路通过使用相同类型、版图、电气特性的晶体管，有助于版图矩阵排列和匹配，进而能够更有效地节省电路版图的面积。本申请所述电子装置亦是如此。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为一种常规的用于产生输出电压的电路***的示意图。
图2为本申请一实施例中的一种电压产生电路的架构示意图。
图3为本申请一实施例中的所述电压产生电路的电路连接示意图，其中晶体管为NMOS管。
图4为本申请另一实施例中的所述电压产生电路的电路连接示意图，其中晶体管为NMOS管。
图5为本申请又一实施例中的所述电压产生电路的电路连接示意图，其中晶体管为NMOS管。
图6为本申请又一实施例中的所述电压产生电路的电路连接示意图，其中晶体管为PMOS管。
图7为本申请又一实施例中的所述电压产生电路的电路连接示意图。
图8为本申请一实施例中的一种电子装置的架构示意图。
图9为本申请一实施例中的所述电子装置的电路连接示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本申请提供一种电压产生电路。该电路包括供压模块、反馈模块以及比较器。所述供压模块通过其输出端提供一输出电压。所述反馈模块提供与所述输出电压相关联的反馈电压。所述比较器比较所述反馈电压和参考电压，并向所述供压模块提供一反馈信号。所述反馈模块包括多个分压晶体管和至少一个阻值调节单元，所述多个分压晶体管和所述至少一个阻值调节单元串联在所述供压模块的输出端和地之间。所述分压晶体管以二极管连接(diode-connected)方式设置。所述二极管连接(diode-connected)方式是指晶体管的栅极和漏极连接。所述阻值调节单元包括一基底晶体管和至少一个累加晶体管，所述基底晶体管和至少一个累加晶体管串联，所述基底晶体管的栅极和所述至少一个累加晶体管的栅极电性连接。所述阻值调节单元还包括旁路路径，所述旁路路径基于选择信号旁路所述累加晶体管中的一个或多个以改变阻值调节单元的电阻。在一些实施例中，通过基底晶体管、累加晶体管及旁路路径的配合使用，可以改变阻值调节单元及反馈模块的阻值，进而相应地改变反馈模块的反馈电压；比较器比较该反馈电压与预设的参考电压，并且根据比较结果相应地提供反馈信号至供压模块；供压模块根据反馈信号通过输出端相应地提出输出电压，以满足负载执行各种操作所需的各种电压(例如读电压、编程电压、擦除电压、验证电压的至少其中一项)。因此，通过阻值调节单元及其旁路路径的合理设计可以产生更精细档位的输出电压；该输出电压不易受到温度和工艺的影响，当参考电压保持一致时，该输出电压可以保持很好的一致性；而且本申请电压产生电路通过使用相同类型、版图、电气特性的晶体管，有助于版图矩阵排列和匹配，进而能够更有效地节省电路版图的面积。
参阅图2，图2为本申请一实施例中的一种电压产生电路的架构示意图。本申请一实施例中的一种电压产生电路200包括一供压模块210、一反馈模块220以及一比较器230。其中，所述供压模块210通过其输出端提供一输出电压Vout。该输出电压在本实施例中可以作为读取电压VRD，但在其他部分实施例中可以作为其他操作所需的电压。所述反馈模块220提供与所述输出电压Vout相关联的反馈电压Vfb。所述比较器230比较所述反馈电压Vfb和参考电压Vref，并向所述供压模块210提供一反馈信号。所述反馈模块220包括多个分压晶体管Td(如图3-7所示)和至少一个阻值调节单元300，所述多个分压晶体管Td和所述至少一个阻值调节单元300串联在所述供压模块210的输出端B和地GND之间(如图2所示)。所述多个分压晶体管Td以二极管连接方式设置。所述阻值调节单元300包括一基底晶体管Tb和至少一个累加晶体管T1～Tk(如图3至图6所示)。所述基底晶体管Tb和至少一个累加晶体管T1～Tk串联，所述基底晶体管Tb的栅极和所述至少一个累加晶体管T1～Tk的栅极电性连接(如图3至图6所示)。所述阻值调节单元300还包括旁路路径320(如图3至图6所示)，所述旁路路径320基于选择信号旁路所述累加晶体管T1～Tk中的一个或多个，以改变阻值调节单元300所对应的电阻(或称等效电阻)。
具体地，所述供压模块210的输出端B用于提供一输出电压Vout(或称目标电压)，该电压可以满足负载240执行各种操作。在本实施例中，该输出电压Vout的电压值范围为5V～6V。当然，在其他部分实施例中，该输出电压Vout的电压值范围不限于此，只需根据负载240执行各种操作的不同电压而确定的。在本实施例中，该负载240可以为一电容C，但不限于此，也可以为其他电子元器件。进一步，在本实施中，所述供压模块210包括一电荷泵211和与电荷泵211电性连接的振荡器(oscillator)212。其中，振荡器212可以根据接收到一使能信号(enable signal)以产生一时钟信号(clock signal)，并且将时钟信号传送至电荷泵211。电荷泵211可以根据所接收到时钟信号而执行驱动操作。具体地，在本实施中，电荷泵211可以输出一定电荷量至电容负载。在其他部分实施例中，电荷泵211也可以输出一定电荷量至直流负载。此外，振荡器212也可以接收到一禁止信号(disable signal)时，停止产生时钟信号。于是，电荷泵211停止执行驱动操作，亦即，停止提供电荷量至电容负载。
继续参阅图2，所述比较器230的第一输入端(例如负极输入端)用于接收一反馈电压Vfb，所述比较器230的第二输入端(例如正极输入端)用于输入一参考电压Vref。所述比较器230可以比较反馈电压Vfb与参考电压Vref，并且根据比较结果以通过所述比较器230的输出端提供反馈信号至供压模块210。此处，反馈信号输出至供压模块210的振荡器212。所述比较器230所获得的比较结果可以为1或0。因此，所述比较器230所输出的反馈信号可以为使能信号或与使能信号相反的禁止信号。
继续参阅图2，所述反馈模块220可以提供与所述供压模块210所提供的输出电压Vout相关联的反馈电压Vfb，并且将反馈电压Vfb输出至所述比较器230。具体地，所述反馈模块220可以包括多个分压晶体管Td和至少一个阻值调节单元300。所述多个分压晶体管Td和所述至少一个阻值调节单元300串联在供压模块210的输出端和地之间。进一步，结合参阅图3至图6所示，在本实施例中，所述阻值调节单元300可以设置在反馈节点A和供压模块210的输出端B之间。具体地，所述阻值调节单元300可以设置在两个分压晶体管Td之间，或者分压晶体管Td与供压模块210的输出端B之间，或者分压晶体管Td与供压模块210的反馈节点A之间，或者两个或多个阻值调节单元300串联在两个分压晶体管Td之间。或结合参阅图7所示，在其他部分实施例中，所述阻值调节单元300可以设置在反馈节点A和地GND之间。以下将以设置在两个分压晶体管Td之间的阻值调节单元300为例进行说明。
所述阻值调节单元300包括一基底晶体管Tb和累加晶体管(如图3至图6所示的标号T1～Tk)，所述基底晶体管Tb和累加晶体管T1～Tk串联。所述基底晶体管Tb的栅极和累加晶体管T1～Tk的栅极电性连接。具体地，所述基底晶体管Tb和累加晶体管T1～Tk以源漏相互连接的方式串联在分压晶体管Td的源极(图3所示的节点D2)和另一个分压晶体管Td的漏极(图3所示的节点D1)之间。
参阅图2和图3所示，在本申请一实施例中，所述基底晶体管Tb和所述至少一个累加晶体管T1～Tk可以为NMOS管。进一步，所述多个分压晶体管Td也为NMOS管。基底晶体管Tb、累加晶体管T1～Tk、以及分压晶体管Td均包括靠近供压模块210的输出端B的漏极以及靠近地GND的源极。每一个所述分压晶体管Td的栅极和漏极电性连接。所述基底晶体管Tb的栅极和所述至少一个累加晶体管T1～Tk的栅极共同电性连接至与所述阻值调节单元300相邻的分压晶体管Td的源极(图3所示的节点D2)。具体地，所述基底晶体管Tb的栅极和所述至少一个累加晶体管T1～Tk的栅极共同电性连接邻近供压模块210的输出端B的相邻分压晶体管Td的源极(图3所示的节点D2)。此外，所述基底晶体管Tb的衬底和所述至少一个累加晶体管T1～Tk的衬底电性连接。进一步，所述基底晶体管Tb的衬底和所述至少一个累加晶体管T1～Tk的衬底可以共同电性连接所述基底晶体管Tb的源极。当然，所述基底晶体管Tb的衬底和所述至少一个累加晶体管T1～Tk的衬底也可以共同电性连接至比所述基底晶体管Tb的源极更低的电位。如此设计，可以改变基底晶体管Tb和累加晶体管T1～Tk的等效电阻的阻值。亦即，当所述基底晶体管Tb的衬底和所述至少一个累加晶体管T1～Tk的衬底共同电性连接至比所述基底晶体管Tb的源极更低的电位时，基底晶体管Tb和累加晶体管T1～Tk的阈值电压均变得更大，进而所述阻值调节单元300所对应的等效电阻的阻值变得更大。
继续参阅图2、图3至图5所示，所述阻值调节单元300还可以包括旁路路径320。所述旁路路径320基于选择信号旁路所述累加晶体管T1～Tk中的一个或多个以改变阻值调节单元300所对应的电阻(或称等效电阻)。进一步，在一些实施例中，所述旁路路径320包括受所述选择信号控制的开关(例如如图3至图5所示的标号S1～Sk)。
在图3所示的实施例中，所述阻值调节单元300包括基底晶体管Tb，累加晶体管T1～Tk，以及旁路路径320。旁路路径320包括开关S1～Sk。分压晶体管Td、基底晶体管Tb，累加晶体管T1～Tk的每一个都具有靠近节点B的漏极和靠近地的源极。累加晶体管Tk的漏极连接所述阻值调节单元300的相邻分压晶体管Td的源极(图3所示的节点D2)。累加晶体管T1的源极连接基底晶体管Tb的漏极。基底晶体管Tb的源极连接所述阻值调节单元300的另一相邻分压晶体管Td的漏极(图3所示的节点D1)。每一个开关S1～Sk的第一端连接对应累加晶体管的源极，每一个开关S1～Sk的第二端连接与所述阻值调节单元300相邻的分压晶体管Td的源极(图3所示的节点D2)。基底晶体管Tb的衬底以及累加晶体管T1～Tk的衬底连接到公共节点，该公共节点连接基底晶体管Tb的源极，或者比基底晶体管Tb的源极更低的电位。基底晶体管Tb的栅极以及累加晶体管T1～Tk的栅极共同连接所述阻值调节单元300的相邻分压晶体管Td的源极(图3所示的节点D2)。
在图4所示实施例中，所述阻值调节单元300包括基底晶体管Tb，累加晶体管T1～Tk，以及旁路路径320。旁路路径320包括开关S1～Sk。累加晶体管Tk的漏极连接所述阻值调节单元300的相邻分压晶体管Td的源极(图4所示的节点D2)。累加晶体管T1的源极连接所述基底晶体管Tb的漏极。基底晶体管Tb的源极连接所述阻值调节单元300的另一相邻分压晶体管Td的漏极(图4所示的节点D1)。每一个开关S1～Sk的第一端连接对应累加晶体管的漏极，每一个开关S1～Sk的第二端连接基底晶体管Tb的漏极。基底晶体管Tb的衬底以及累加晶体管T1～Tk的衬底连接到公共节点，该公共节点连接基底晶体管Tb的源极，或者比基底晶体管Tb的源极更低的电位。基底晶体管Tb的栅极以及累加晶体管T1～Tk的栅极共同连接所述阻值调节单元300的相邻分压晶体管Td的源极(图3所示的节点D2)。
在图5所示实施例中，所述阻值调节单元300包括基底晶体管Tb，累加晶体管T1～Tk，以及旁路路径320。旁路路径320包括开关S1～Sk。累加晶体管Tk的漏极连接与所述阻值调节单元300的相邻分压晶体管Td的源极(图5所示的节点D2)。累加晶体管T1的源极连接所述基底晶体管Tb的漏极。基底晶体管Tb的源极连接所述阻值调节单元300的另一相邻分压晶体管Td的漏极(图5所示的节点D1)。每一个开关S1～Sk的第一端连接对应累加晶体管的漏极，每一个开关S1～Sk的第二端连接对应累加晶体管的源极。基底晶体管Tb的衬底以及累加晶体管T1～Tk的衬底连接到公共节点，该公共节点连接基底晶体管Tb的源极，或者比基底晶体管Tb的源极更低的电位。基底晶体管Tb的栅极以及累加晶体管T1～Tk的栅极共同连接所述阻值调节单元300的相邻分压晶体管Td的源极(图3所示的节点D2)。
在一些实施例中，所述基底晶体管Tb和所述至少一个累加晶体管T1～Tk可以为PMOS管。进一步，所述多个分压晶体管Td也为PMOS管。在图6所示实施例中，所述阻值调节单元300包括基底晶体管Tb，累加晶体管T1～Tk，以及旁路路径320。分压晶体管Td、基底晶体管Tb，累加晶体管T1～Tk的每一个都具有靠近节点B的源极和靠近地的漏极。累加晶体管Tk的漏极连接所述阻值调节单元300的相邻分压晶体管Td的源极(图6所示的节点D1)。累加晶体管T1的源极连接所述基底晶体管Tb的漏极。基底晶体管Tb的源极连接所述阻值调节单元300的另一相邻分压晶体管Td的漏极(图6所示的节点D2)。基底晶体管Tb的栅极以及累加晶体管T1～Tk的栅极均连接至所述阻值调节单元300的相邻分压晶体管Td的源极(图6所示的节点D1)。旁路路径320包括开关S1～Sk。每一个开关S1～Sk的第一端连接对应累加晶体管的源极，每一个开关S1～Sk的第二端连接对应累加晶体管的漏极连接所述阻值调节单元300的相邻分压晶体管Td的源极(图6所示的节点D1)。基底晶体管Tb的衬底以及累加晶体管T1～Tk的衬底连接到公共节点，该公共节点连接基底晶体管Tb的源极，或者比基底晶体管Tb的源极更高的电位。
进一步而言，在图5中，每一个开关S1～Sk的第一端连接对应累加晶体管的源极，每一个开关的第二端连接对应累加晶体管的漏极。每一个开关S1～Sk与每一个累加晶体管T1～Tk各自对应。亦即，开关S1对应累加晶体管T1，开关Sk-1对应累加晶体管Tk-1，开关Sk对应累加晶体管Tk。当开关闭合时，相对应的累加晶体管被旁路，相对应的累加晶体管对所述阻值调节单元300的电阻没有贡献。而当开关打开时，开关所在的旁路处于截止状态，相对应的累加晶体管对所述阻值调节单元300的电阻有贡献。
在一些实施例中，如图4所示，每个累加晶体管的漏极通过对应的开关连接对应基底晶体管的漏极。在一些实施例中，如图3和6所示，每个累加晶体管的源极通过对应的开关连接所述阻值调节单元300的相邻分压晶体管Td的源极。
需说明的是，在图3至图6所示的实施例中，所述开关可以采用MOS管开关，其等效电阻的阻值对于阻值调节单元300所对应的等效电阻的阻值几乎无影响。当然，在其他部分实施例中，所述开关也可以采用阻值极低的其他开关，以避免影响阻值调节单元300所对应的等效电阻的阻值。
如图3所示，在阻值调节单元300中，当旁路路径320中的一个开关接收到选择信号而处于闭合状态，而旁路路径320中的其他开关未接收到选择信号而处于打开状态时，该开关的第一端所对应的累加晶体管的源极电性连接至该开关的第二端所对应的累加晶体管的漏极。例如，当开关Sk闭合且其他开关断开时，节点D2与节点D1之间的电阻阻值等于基底晶体管Tb的阻值与第一个累加晶体管T1至第K-1个累加晶体管Tk-1的阻值之和。又例如，当开关S1闭合且其他开关断开时，节点D2与节点D1之间的电阻阻值等于基底晶体管Tb的阻值。又例如，当闭合第4个开关S4且打开其他开关时，节点D2与节点D1之间的电阻阻值等于基底晶体管Tb的阻值与第一个累加晶体管T1至第三个累加晶体管T3的阻值之和。以此类推，当闭合第M个开关且打开其他开关时，节点D2与节点D1之间的电阻阻值等于基底晶体管Tb的阻值与第一个累加晶体管T1至第M-1个累加晶体管TM-1的阻值之和，其中，1≤M＜K，且M为正整数。因此，在本实施例中，可以通过选择旁路路径320中的其中一个开关且仅该个开关为闭合状态，相对应的累加晶体管被旁路，从而改变阻值调节单元300的等效电阻的阻值。当然，在其他部分实施例中，也可以通过选择旁路路径320中的其中多个开关且仅该些开关为闭合状态，相对应的累加晶体管被旁路，从而相应地改变阻值调节单元300所对应的等效电阻的阻值。当阻值调节单元300所对应的等效电阻的阻值发生改变时，反馈模块220所对应的阻值也发生改变，从而反馈模块220的反馈电压Vfb也相应地改变。
参阅图2和图6所示，所述阻值调节单元300还包括旁路路径320。所述旁路路径320基于选择信号旁路所述累加晶体管T1～Tk中的一个或多个以改变阻值调节单元300所对应的电阻(或称等效电阻)。进一步，在一些实施例中，所述旁路路径320包括至少一个受所述选择信号控制的开关(例如如图6所示的标号S1～Sk)。每一个所述开关的第一端连接对应累加晶体管的源极，每一个所述开关的第二端连接与所述阻值调节单元300相邻的分压晶体管Td的源极。当开关闭合时，开关所在的旁路处于导通状态，于是该开关将对应的累加晶体管旁路，该累加晶体管对阻值调节单元300的电阻无贡献。而当开关打开时，开关所在的旁路处于截止状态，该累加晶体管对阻值调节单元300的电阻有贡献。当然，图6所示的旁路路径320也可以采用图4和图5中旁路路径的配置方式。
需说明的是，在图6所示的实施例中，所述开关可以采用MOS管开关，其等效电阻的阻值对于阻值调节单元300所对应的等效电阻的阻值几乎无影响。当然，在其他部分实施例中，所述开关也可以采用阻值极低的其他开关，以避免影响阻值调节单元300所对应的等效电阻的阻值。
因此，本申请通过阻值调节单元300中的基底晶体管Tb、累加晶体管T1～Tk及旁路路径320的合理配合设计，可以将阻值调节单元300替代如背景技术中的多个分压晶体管Td中的一个或多个分压晶体管Td，从而能够产生更精细档位的输出电压Vout。
需说明的是，在如图3至图6所示的实施例中，可以将基底晶体管Tb、累加晶体管T1～Tk设置成与分压晶体管Td具有相同的类型、版图和电气特性。这样，当通过改变旁路路径320中的开关状态时，可以改变如图3所示的节点D2与节点D1之间所串接的累加晶体管的数量，亦即改变阻值调节单元300所对应的等效电阻的阻值以及反馈模块220的阻值。因此，通过更精细地调整反馈模块220的阻值可以实现精细调整供压模块210的输出电压Vout的电压档位。亦即，如图3至图6所示，通过调整设置在反馈节点A和所述供压模块210的输出端B之间的所述阻值调节单元300所对应的等效电阻的阻值，或者如图7所示，通过调整设置在反馈节点A和地之间的所述阻值调节单元300所对应的等效电阻的阻值，以相应地改变反馈模块220的阻值，从而可以实现精细调整供压模块210的输出电压Vout的电压档位。
继续参阅图2所示，假设负载240的操作电压的目标值为5V。当比较器230通过比较反馈电压Vfb和参考电压Vref而获得比较结果，例如比较结果为0，则表示负载240的操作电压(例如为5.05V)大于目标值5V。于是供压模块210的电荷泵211停止驱动，不提供电荷量至负载240。由于负载240的操作电压因受到负载电流和流经反馈模块220的电流的影响，因此，负载的操作电压会逐渐地降低，例如负载240的操作电压降低至4.95V，小于目标值5V。比较器230通过比较反馈电压Vfb和参考电压Vref而再次获得比较结果，此时比较结果为1。于是，供压模块210的电荷泵211再次执行驱动操作，重新提供电荷量至负载240，从而提高了负载240的操作电压，且大于目标值5V。如此这样，使得负载240的操作电压基于目标值而上下微量波动。
此外，结合图3至图6所示，所述基底晶体管Tb和所述累加晶体管T1～Tk的类型、版图和电气特征相同。因此，产生的输出电压Vout不容易受温度和工艺的影响。当参考电压Vref保持一致时，则输出电压Vout也可以保持很好的一致性。
参阅图8，图8为本申请一实施例中的一种电子装置的架构示意图。所述电子装置800可以包括一电压产生电路200，其中该电压产生电路200的具体设计如上文所述，在此不再赘述。因此，该电子装置800也可以产生更精细档位的输出电压。且，该电子装置800中的电压产生电路200通过使用相同类型、版图、电气特性的晶体管，有助于版图矩阵排列和匹配，进而能够更有效地节省电路版图的面积。
在一些实施例中，所述电子装置800为非易失性存储器。非易失性存储器是指断电后仍能保持数据，即断电之后所存储的数据不会丢失的一种存储器。闪存(Flash Memory)是代表性的非易失性存储器。根据存储器单元阵列的配置，闪存被分为NOR闪存(NOR flashmemory)和NAND闪存(NAND flash memory)。在NOR闪存中，每个存储器单元独立地连接到位线和字线，因此NOR闪存具有优异的随机存取时间。在NAND闪存中，由于存储器单元串联连接，一个单元串(string)与位线只有一个接触点，因此NAND闪存具有优异的集成特性。
参阅图9，图9为本申请一实施例中的所述电子装置800的电路连接示意图。
所述电子装置800包括控制器810、电压产生电路200、存储单元阵列840、行解码电路820和列解码电路830。其中，控制器810分别与外部的主机(图中未示)、电压产生电路200、行解码电路820和列解码电路830相连。控制器810用于接收主机的指令，并据此发送一操作电压产生指令至电压产生电路200，与此同时还分别发送操作指令至行解码电路820和列解码电路830。在本实施例中，电压产生电路200的具体电路设计如上文所述，在此不再赘述。电压产生电路200通过阻值调节单元300及其旁路路径320的合理设计可以产生更精细档位的输出电压Vout。与此同时，提供用于负载(此处为存储单元)执行各种操作(例如，读取操作，擦除操作，编程操作)所需的电压。行解码电路820和列解码电路830均连接至存储单元阵列840以及控制器810。例如，当行解码电路820和列解码电路830从控制器810所接收到的操作指令为读指令时，行解码电路820和列解码电路830选中存储单元阵列840中相对应的位字线，并在电压产生电路800的作用下施加所选中位字线的读取电压，以执行对存储单元阵列840的读取操作。又例如，当行解码电路820和列解码电路830从控制器810所接收到的操作指令为编程指令时，行解码电路820和列解码电路830选中存储单元阵列840中相对应的位字线，并在电压产生电路200的作用下施加所选中位字线的编程电压，以执行对存储单元阵列840的编程操作。又例如，当行解码电路820和列解码电路830从控制器810所接收到的操作指令为擦除指令时，行解码电路820和列解码电路830选中存储单元阵列840中相对应的位字线，并在电压产生电路200的作用下施加所选中位字线的擦除电压，以执行对存储单元阵列840的擦除操作。又例如，当行解码电路820和列解码电路830从控制器810所接收到的操作指令为验证指令时，行解码电路820和列解码电路830选中存储单元阵列840中相对应的位字线，并在电压产生电路200的作用下施加所选中位字线的验证电压，以执行对存储单元阵列840的验证操作。因此，行解码电路820和列解码电路830可以在电压产生电路200的作用下完成对存储单元阵列840的不同操作。由于电压产生电路200中的输出电压Vout不易受到温度和工艺的影响，当参考电压Vref保持一致时，该输出电压Vout可以保持很好的一致性，从而能够保证行解码电路820和列解码电路830对存储单元阵列840操作时的可靠性。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种电压产生电路200及采用该电路的电子装置800进行了详细介绍，本文中应用了具体实施例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (19)

1.一种电压产生电路，其特征在于，包括：
供压模块，所述供压模块通过输出端提供一输出电压；
反馈模块，提供与所述输出电压相关联的反馈电压；以及
比较器，所述比较器比较所述反馈电压和参考电压，并向所述供压模块提供一反馈信号；
其中，所述反馈模块包括多个分压晶体管和至少一个阻值调节单元，所述多个分压晶体管和所述至少一个阻值调节单元串联在所述供压模块的输出端和地之间，所述多个分压晶体管以二极管连接方式设置，所述阻值调节单元包括一基底晶体管和至少一个累加晶体管，所述基底晶体管和至少一个累加晶体管串联，所述基底晶体管的栅极和所述至少一个累加晶体管的栅极电性连接；
所述阻值调节单元还包括旁路路径，所述旁路路径基于选择信号旁路所述至少一个累加晶体管以改变阻值调节单元的电阻。
2.根据权利要求1所述的电压产生电路，其特征在于，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的源极，每一个所述开关的第二端连接对应累加晶体管的漏极。
3.根据权利要求1所述的电压产生电路，其特征在于，所述多个分压晶体管、所述基底晶体管和所述至少一个累加晶体管为NMOS管。
4.根据权利要求3所述的电压产生电路，其特征在于，所述基底晶体管的栅极和所述至少一个累加晶体管的栅极共同电性连接至与所述阻值调节单元相邻的分压晶体管的源极。
5.根据权利要求3所述的电压产生电路，其特征在于，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至所述基底晶体管的源极。
6.根据权利要求3所述的电压产生电路，其特征在于，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至比所述基底晶体管的源极更低的电位。
7.根据权利要求3所述的电压产生电路，其特征在于，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的漏极，每一个所述开关的第二端连接所述基底晶体管的漏极。
8.根据权利要求3所述的电压产生电路，其特征在于，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的源极，每一个所述开关的第二端连接与所述阻值调节单元相邻的分压晶体管的源极。
9.根据权利要求1所述的电压产生电路，其特征在于，所述多个分压晶体管、所述基底晶体管和所述至少一个累加晶体管为PMOS管。
10.根据权利要求9所述的电压产生电路，其特征在于，所述基底晶体管的栅极和所述至少一个累加晶体管的栅极共同电性连接至与所述阻值调节单元相邻的分压晶体管的源极。
11.根据权利要求9所述的电压产生电路，其特征在于，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至所述基底晶体管的源极。
12.根据权利要求9所述的电压产生电路，其特征在于，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底共同电性连接至比所述基底晶体管的源极更高的电位。
13.根据权利要求9所述的电压产生电路，其特征在于，所述旁路路径包括至少一个受所述选择信号控制的开关，每一个所述开关的第一端连接对应累加晶体管的源极，每一个所述开关的第二端连接与所述阻值调节单元相邻的分压晶体管的源极。
14.根据权利要求2，7，8，13任一项所述的电压产生电路，其特征在于，所述开关是MOS开关。
15.根据权利要求1所述的电压产生电路，其特征在于，所述基底晶体管的衬底和所述至少一个累加晶体管的衬底电性连接。
16.根据权利要求1所述的电压产生电路，其特征在于，所述基底晶体管和所述累加晶体管的版图相同。
17.根据权利要求1所述的电压产生电路，其特征在于，所述供压模块包括一电荷泵。
18.一种电子装置，其特征在于，所述电子装置包括权利要求1至权利要求17任一所述的电压产生电路。
19.根据权利要求18所述的电子装置，其特征在于，所述电子装置是非易失性存储器。
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