JP2605626B2 - 定電圧回路 - Google Patents
定電圧回路Info
- Publication number
- JP2605626B2 JP2605626B2 JP6146895A JP14689594A JP2605626B2 JP 2605626 B2 JP2605626 B2 JP 2605626B2 JP 6146895 A JP6146895 A JP 6146895A JP 14689594 A JP14689594 A JP 14689594A JP 2605626 B2 JP2605626 B2 JP 2605626B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- diode
- voltage
- constant voltage
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
ロジック)回路、バイポーラとCMOSが混在するBi
CMOS回路のECL部バイアス回路に使用される定電
圧回路に係わり、特にバンドギャップ型定電圧回路に関
する。
ギャップ型定電圧回路を説明する図である。1はECL
回路部であり、NPNトランジスタQ6のコレクタと接
地電位GND間に負荷抵抗RC1を接続し、同様にNPN
トランジスタQ7と負荷抵抗RC2を接続し、Q6、Q7
のエミッタにNPNトランジスタQ5のコレクタを接続
し、Q5のエミッタと負電位電源線VEE間に抵抗RE
が直列に接続されて構成される。VinはECL部への入
力電圧、VR は参照電圧である。ECL部での出力電圧
振幅Veは、負荷抵抗RC1もしくはRC2の端子間に現れ
る電圧が用いられる。またVEEから測ったQ5のベー
スバイアス電圧は、バンドギャップ型定電圧回路2の出
力電圧であるVcsで与えられる。ここでQ5のベース
・エミッタ間電圧をVbe(Q5)とすれば、ECL部出
力電圧振幅Veは、 Ve=RC1/RE ・[Vcs−Vbe(Q5)] (1) で与えられる。従って、VcsがVEE変動に対し一定
で、かつVbe(Q5)と同一の温度特性を持てば、出力
振幅Veは使用環境変化、電源電圧変動に対し常に一定
となり、ECL回路部内の論理振幅を一定に保つことが
できる。
路2は、エミッタがVEEに接続されたNPNトランジ
スタQ1、Q1のベースとVEE間に接続された抵抗R
1 、Q1のベースにコレクタが接続されたNPNトラン
ジスタQ2、Q2のエミッタとVEE間に接続された抵
抗R3 、Q2のベースにコレクタ、ベースが接続された
NPNトランジスタQ3、Q2のベースとVcs間に接
続された抵抗R4 、VcsとQ1のベース間に接続され
た抵抗R2 、Vcsにエミッタが接続されそのコレクタ
がGNDに接続されたNPNトランジスタQ4、さらに
一端がGNDに接続され他端がQ4のベース、さらにQ
1のコレクタに接続された抵抗R5 から構成される。こ
こでR2 の両端の電位差をVoとし、Q1のベース・エ
ミッタ間電圧をV1 とすれば、Vcsは、 Vcs=Vo+V1 (2) で与えられる。トランジスタQ1とQ5のベース・エミ
ッタ間電圧の温度特性が同一だとすると、ECL部の抵
抗RE に印加される電圧は、抵抗R2 の両端に得られる
電圧Voと同一になる。従って、Voが温度変動に対し
一定であれば、ECL出力振幅も一定となる。Q2、Q
3のベース・エミッタ間電圧をそれぞれV2 、V3 とす
れば、Voは、 Vo=R2 ・[V1 /R1 +(V3 −V2 )/R3 ] (3) で与えられる。ここでV1 は負の温度係数を持つ。また
(V3 −V2 )はQ3とQ2のベース・エミッタ間電圧
の差であり正の温度係数を持つ。従ってR2 /R1 とR
2 /R3 を適当に設定し、両項を重み付け加算する事に
より、Voを温度に関わらず一定にすることができる。
以上より、従来のバンドギャップ型定電圧回路出力によ
り、ECL回路部出力振幅Veは温度変動によらず常に
一定とすることができる。
電圧)の変動に対しても、Voは常に一定であることが
望ましい。実際この従来回路においては、通常ECL回
路が用いられる電源電圧3V以上の領域においては、電
源電圧変動に対し実用上充分安定な出力電圧特性を有す
る。
圧3V以下の領域においては、Voは電源電圧に大きく
依存して変動し不安定である。この理由は以下の様に考
えられる。今、図3でVoはECLの仕様より0.5V
程度に設定されているとすれば、Vcs、従ってQ4の
エミッタ電位は、それにQ1のVbeが加わった1.4V
程度となる。Q4はバンドギャップ部、ECL部への電
流ソースとなるが、そのベース電位はさらにQ4のVbe
が加わった2.3V程度となる。これとGNDとの差が
R5 の両端に印加され、Q1のコレクタ動作電流を決定
するが、電源電圧3V以下では、この電流値の電源電圧
変動に対する依存性が非常に大きくなり、その結果もは
や安定動作しないと考えられる。本質的に、トランジス
タQ4がトランジスタQ1、Q2、Q3上に縦積みにな
っている従来例における構成が、この低電圧領域におけ
る安定動作を阻んでいると言い替えられる。
須の事項であり、ECL回路、BiCMOS回路におい
てもこのための技術開発が行われている。これらの回路
の低消費電力化のためには、その電源電圧を下げる必要
があるが、これまで述べた様に、そこで用いられる従来
のバンドギャップ型定電圧回路3は3V以下の低電圧領
域では安定動作を成し得ないという問題があった。
以下の領域においても安定動作する新たなバンドギャッ
プ型低電圧回路を提供することにある。
のダイオードのアノードに一端が接続された第1の抵抗
と、該第1のダイオードのカソードに、カソードが接続
された第2のダイオードと、該第2のダイオードのアノ
ードに一端が接続された第2の抵抗と、該第2の抵抗の
他端と該第2のダイオードのカソード間に接続された第
3の抵抗と、該第2、該第3の抵抗の接続点、および該
第1の抵抗における他の一端との間に接続された第4の
抵抗を具備するバンドギャップセル部と、該第1のダイ
オードのアノード接続点電位を一つの入力とし、該第
3、第4の抵抗の接続点電位を他の入力とし、両入力電
位の差を検出し、検出された電位差に応じ、該バンドギ
ャップセル部に帰還をかける演算増幅器を具備する定電
圧回路を提供する。
タで構成された定電圧回路を提供する。さらに、上記第
1、第2のダイオードにおいて、NPNバイポーラトラ
ンジスタの短絡されたベース、コレクタをアノードと
し、エミッタをカソードとすることによりダイオードを
構成した定電圧回路を提供する。さらに、上記第2のダ
イオード、第2の抵抗の接続関係以外を同一とする構成
において、第2のダイオードのアノードを第3、第4の
抵抗の接続点に接続し、第2のダイオードのカソードに
第2の抵抗の一端を接続し、該第2の抵抗の他の一端を
第1のダイオードのカソードに接続する定電圧回路を提
供する。
本発明の作用についても説明する。図1は本発明の3V
以下の低電圧領域においても動作可能なバンドギャップ
型定電圧回路であり、以下に説明される構成をとる。ダ
イオード接続されたNPNトランジスタQ1は負電位電
源線VEEにエミッタが接続され、短絡されたベース、
コレクタ節点1には抵抗R4 が直列接続される。ダイオ
ード接続されたNPNトランジスタQ2はVEEにエミ
ッタが接続され、短絡されたベース、コレクタには抵抗
R2 が直列に接続される。抵抗R2 のトランジスタQ2
への接続端子の反対側節点2とVEE間には、抵抗R1
が接続されており、さらに抵抗R3 は節点2に接続され
ている。抵抗R4 の節点1の他端、および抵抗R3 の節
点2の他端は、節点3において接続される。
は、Q2の短絡されたベース・コレクタが節点2に接続
され、Q2のエミッタ・VEE間にR2 が接続された構
成でもよく、図1の接続とこの接続は全く等価である。
えられている。演算増幅器は節点2からの反転入力、お
よび節点1からの非反転入力を有する。演算増幅器の出
力は節点3に接続されている。理想的に言えば、演算増
幅器にそれら入力には全く電流が流れずその間の電位差
が0になる。実際、節点1の電位はトランジスタQ1の
ベース・エミッタ間電圧Vbe1 の値に固定される。一方
節点2の電位が上昇した場合、演算増幅器の出力は節点
3の電位を減少させる方向に帰還をかけ、節点3とVE
Eの電位差が抵抗分割されてなる節点2の電位も減少す
る。従って節点1と節点2の電位は等しくなる。
sが、従来例を説明した図3に示すECLバイポーラQ
5 のベースに印加され、R3 の両端の電位差Voが、図
1のRE に印加される事になる。今、演算増幅器により
節点1と2が同電位に保たれているので、2の電位はQ
1のベース・エミッタ間電圧Vbe1 に等しい。従って、 Vcs=Vbe1 +Vo (4) トランジスタQ2のベース・エミッタ間電圧をVbe2 と
し、トランジスタQ1に流れるエミッタ電流をI1 、ト
ランジスタQ2に流れるエミッタ電流をI2 、抵抗R1
に流れる電流をI3 とすると、Voは、 Vo=R3 ・(I3 +I2 )=R3 ・[Vbe1 /R1 +(Vbe1 −Vbe2 )/ R2 ]=R3 ・[Vbe1 /R1 +ΔVbe/R2 ] (5) ここでVbe1 とVbe2 との差をΔVbeとする。
飽和電流密度をJS とするなら、 I1 =A1 ・JS ・exp(qVbe1 /kT) (7) I2 =A2 ・JS ・exp(qVbe2 /kT) (8) ∴ΔVbe=(kT/q)・In(I1 /I2 ・A2 /A1 ) (9) 従ってI1 、I2 、さらにA1 、A2 の値を適当に設定
し、(9)式の対数値に適当な値を持たせる事により、
ΔVbeは正の温度特性を持つ事が分かる。一方、Q1の
ベース・エミッタ間電圧Vbe1 は負の温度特性を持つ。
よって(5)式において、R1 、R2 を適当に選ぶ事に
より両者の温度特性を相殺する事ができる。さらにR3
を選ぶ事により、Voに温度変化に対し一定な所望の出
力電圧値をもたせる事ができる。また、Vcsはこれに
Vbe1 の温度特性を上乗せしたものとする事ができる。
従って図1トランジスタQ1と、図3に示したECL回
路部のトランジスタQ5のベース・エミッタ間電圧の温
度特性を同一にすることにより、従来例と同様にECL
回路部における出力振幅を温度変化に関わらず常に一定
にする事ができる。
部を含み、MOS型電界効果トランジスタで演算増幅器
を構成した本発明のさらに詳細な実施例を示す。以下、
演算増幅器部4の構成を説明する。
であり、それらのソースは負電源電位線VEEに接続さ
れ、両者のゲート同士が接続され、MN2のドレインと
ゲートが接続されている。MN2のドレインにはP型M
OSトランジスタMP2のドレインが接続され、そのゲ
ートはバンドギャップ部節点2に接続されその電位を検
出する。MN1のドレインにはP型MOSトランジスタ
MP1のドレインが接続され、そのゲートはバンドギャ
ップ部節点1に接続されその電位を検出する。さらにM
P1とMP2のソースは、P型トランジスタMP3のド
レインに接続され、MP3のソースは接地電位GNDに
接続される。
がVEEに接続され、ゲートはMN1のドレインに接続
される。P型MOSトランジスタMP4のソースはGN
Dに接続され、ドレインはMN3のドレインに接続され
る。またP型トランジスタMP5のソースはGNDに接
続され、その短絡されたゲート、ドレイン、およびVE
E間に抵抗R5 が接続される。P型トランジスタMP
3、MP4、MP5のゲートは共通に接続されカレント
ミラー回路が構成されている。MN1のドレインとMN
3のドレイン間、さらにMP4のドレインとGND間に
は発振防止用の容量C1、C2がそれぞれ接続されてい
る。
2、MP3、MN1、MN2を用い差動増幅器が構成さ
れており、節点1と2の電位差を検出する。MP4、M
N3によりインバータが構成されており、節点1と2の
電位差に応じMN3のゲート電圧を制御し、節点3に帰
還をかけることによりその差がなくなるような構成が取
られている。MP5とR5 によって演算増幅器の電流源
が構成されている。
ーラトランジスタQ1、Q2を用いバンドギャップ部を
構成しているが、Q1、Q2がダイオード接続されてな
ることから明らかな通り、バイポーラトランジスタを用
いることは本質的に必要なく、MOSトランジスタの製
造工程で容易に構成できるダイオードをそれらの替わり
に用いることも可能である。
プ型定電圧回路の動作原理から明らかな様に、本構成を
用いて、外部温度の変動に対し例えばVoは、0.5V
±0.4%と非常に小さな温度変動に抑えられ、実用上
充分な温度安定性が得られた。また、室温時における回
路出力の外部電源電圧依存性は、2.5V±0.5Vの
時、Vcs、Vo共に設計値に対しその変動は0.5%
以下と、非常に安定した結果を得た。
例における動作電源電圧の限界を考えた場合、その下限
は演算増幅器が節点1および2の電位差を無くす様、節
点3に帰還をかける能力を有する動作電圧の下限で規定
される。本実施例回路が動作する外部電源電圧の原理的
下限は、ECLの仕様から決定されるVcsに、MP4
が動作し得るソース・ドレイン間電圧VDSを加えた値で
与えられる。例えばECLの出力振幅を決めるVoを
0.2Vと低減した時、VcsはこれにバイポーラのV
be約0.9Vを加えた1.1Vとなり、MP4をVDS=
−0.2Vで用いるとすれば、外部電源電圧の下限は約
1.3Vとなる。従って、従来のバンドギャップ型定電
圧回路の動作電圧の下限約3Vに比べ、大幅な低電圧動
作化が可能となった。
の回路図である。
増幅器をMOS型トランジスタで具体化した場合を説明
するための回路図である。
る。
Claims (4)
- 【請求項1】第1のダイオードのアノードに一端が接続
された第1の抵抗と、該第1のダイオードのカソード
に、カソードが接続された第2のダイオードと、該第2
のダイオードのアノードに一端が接続された第2の抵抗
と、該第2の抵抗の他端と該第2のダイオードのカソー
ド間に接続された第3の抵抗と、該第2、該第3の抵抗
の接続点、および該第1の抵抗における他の一端との間
に接続された第4の抵抗を具備するバンドギャップセル
部と、 該第1のダイオードのアノード接続点電位を一つの入力
とし、該第3、第4の抵抗の接続点電位を他の入力と
し、両入力電位の差を検出し、検出された電位差に応
じ、該バンドギャップセル部に帰還をかける演算増幅器
を具備することを特徴とする定電圧回路。 - 【請求項2】演算増幅器がMOSトランジスタで構成さ
れたことを特徴とする請求項1の定電圧回路。 - 【請求項3】第1、第2のダイオードにおいて、NPN
バイポーラトランジスタの短絡されたベース、コレクタ
をアノードとし、エミッタをカソードとすることにより
ダイオードを構成したことを特徴とする請求項1または
2の定電圧回路。 - 【請求項4】第2のダイオード、第2の抵抗の接続関係
以外を同一とする構成において、第2のダイオードのア
ノードを第3、第4の抵抗の接続点に接続し、第2のダ
イオードのカソードに第2の抵抗の一端を接続し、該第
2の抵抗の他の一端を第1のダイオードのカソードに接
続することを特徴とする請求項1、2または3の定電圧
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6146895A JP2605626B2 (ja) | 1994-06-29 | 1994-06-29 | 定電圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6146895A JP2605626B2 (ja) | 1994-06-29 | 1994-06-29 | 定電圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0816267A JPH0816267A (ja) | 1996-01-19 |
JP2605626B2 true JP2605626B2 (ja) | 1997-04-30 |
Family
ID=15418008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6146895A Expired - Lifetime JP2605626B2 (ja) | 1994-06-29 | 1994-06-29 | 定電圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2605626B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4658838B2 (ja) * | 2006-03-17 | 2011-03-23 | Okiセミコンダクタ株式会社 | 基準電位発生回路 |
JP2008251055A (ja) * | 2008-07-14 | 2008-10-16 | Ricoh Co Ltd | 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置 |
JP6017593B2 (ja) * | 2015-01-13 | 2016-11-02 | 力晶科技股▲ふん▼有限公司 | 負基準電圧発生システムとその製造方法 |
-
1994
- 1994-06-29 JP JP6146895A patent/JP2605626B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0816267A (ja) | 1996-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920005257B1 (ko) | 정전류원 회로 | |
US6815941B2 (en) | Bandgap reference circuit | |
JP4714467B2 (ja) | 改善されたヘッドルームを有するcmos電圧バンドギャップ基準 | |
US5229711A (en) | Reference voltage generating circuit | |
US4626770A (en) | NPN band gap voltage reference | |
JPH04366492A (ja) | 内部電源電圧発生回路 | |
US5049806A (en) | Band-gap type voltage generating circuit for an ECL circuit | |
JPH05173659A (ja) | バンドギャップ参照回路装置 | |
US5488329A (en) | Stabilized voltage generator circuit of the band-gap type | |
JPS6155288B2 (ja) | ||
JP2605626B2 (ja) | 定電圧回路 | |
KR930003927B1 (ko) | 정 전압회로 | |
US4433283A (en) | Band gap regulator circuit | |
US6285245B1 (en) | Constant voltage generating circuit | |
US4928073A (en) | DC amplifier | |
JPH0450765B2 (ja) | ||
JPH0887339A (ja) | バンドギャップ基準電圧を供給するcmos回路 | |
US5155429A (en) | Threshold voltage generating circuit | |
US5017858A (en) | Constant-current regulated power circuit | |
JP2679644B2 (ja) | Ntl論理回路用電源回路 | |
JPH08139531A (ja) | 差動アンプ | |
JP4130856B2 (ja) | 電流源回路 | |
JP2830516B2 (ja) | 電流比較器 | |
JP3526484B2 (ja) | 高入力インピーダンス回路 | |
JP2545374B2 (ja) | 定電流源回路を有する差動増幅回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961203 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110213 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120213 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130213 Year of fee payment: 16 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140213 Year of fee payment: 17 |
|
EXPY | Cancellation because of completion of term |