JPH04245745A - サービス速度設定回路 - Google Patents
サービス速度設定回路Info
- Publication number
- JPH04245745A JPH04245745A JP3029383A JP2938391A JPH04245745A JP H04245745 A JPH04245745 A JP H04245745A JP 3029383 A JP3029383 A JP 3029383A JP 2938391 A JP2938391 A JP 2938391A JP H04245745 A JPH04245745 A JP H04245745A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- service speed
- clock
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 238000013075 data extraction Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送網にお
けるユーザと契約するサービス速度の設定手段に利用す
る。特に、ユーザサービス速度を細かく設定する場合に
有効な設定手段に関する。
けるユーザと契約するサービス速度の設定手段に利用す
る。特に、ユーザサービス速度を細かく設定する場合に
有効な設定手段に関する。
【０００２】
【従来の技術】ディジタル信号の伝送サービスでは、ユ
ーザ単位にサービスする伝送速度（以下、サービス速度
という。）の設定を行っている。これは、サービス速度
に応じて課金が異なり、サービス速度以上のデータを伝
送しないようにするためである。すなわち、ユーザに対
し通信業者からはある一定速度のデータ伝送を行い、所
定のサービス速度に応じて通信業者側でデータ列にマス
クをかけている。
ーザ単位にサービスする伝送速度（以下、サービス速度
という。）の設定を行っている。これは、サービス速度
に応じて課金が異なり、サービス速度以上のデータを伝
送しないようにするためである。すなわち、ユーザに対
し通信業者からはある一定速度のデータ伝送を行い、所
定のサービス速度に応じて通信業者側でデータ列にマス
クをかけている。
【０００３】従来のサービス速度設定部の回路構成を図
２に示す。伝送されてくるデータ列の先頭にタイミング
をあわせたカウンタロード入力Ｌとデータ列に同期した
クロックＣＬＫＩ をアドレスカウンタ回路５に入力す
る。アドレスカウンタ回路５はカウンタロード入力Ｌに
従ってクロックＣＬＫＩ をカウントする。その結果は
Ｎビット（Ｎ：任意の正の整数）のパラレル信号として
出力される。このパラレル信号を記憶回路６のアドレス
入力に入力する。これより記憶回路６にあらかじめ書き
込んでおいたＨＬ信号がアドレスカウンタ回路５のアド
レス出力によって出力ポート別にシリアルのマスクパル
スとして出力される。記憶回路６から出力されたＭ本（
Ｍ：任意の正の整数）のシリアル信号であるマスクパル
ス信号は選択回路７に入力され、サービス速度設定部８
から出力された信号によりＭ本のマスクパルス信号の中
から適切なものが選択され、信号ＰＵＬＳＥとして出力
される。この信号ＰＵＬＳＥは伝送データとともにデー
タ抜取回路４に入力され、ここでサービス速度にあった
データだけが信号ＰＵＬＳＥにより抜取られて適正なサ
ービス速度の設定ができる。
２に示す。伝送されてくるデータ列の先頭にタイミング
をあわせたカウンタロード入力Ｌとデータ列に同期した
クロックＣＬＫＩ をアドレスカウンタ回路５に入力す
る。アドレスカウンタ回路５はカウンタロード入力Ｌに
従ってクロックＣＬＫＩ をカウントする。その結果は
Ｎビット（Ｎ：任意の正の整数）のパラレル信号として
出力される。このパラレル信号を記憶回路６のアドレス
入力に入力する。これより記憶回路６にあらかじめ書き
込んでおいたＨＬ信号がアドレスカウンタ回路５のアド
レス出力によって出力ポート別にシリアルのマスクパル
スとして出力される。記憶回路６から出力されたＭ本（
Ｍ：任意の正の整数）のシリアル信号であるマスクパル
ス信号は選択回路７に入力され、サービス速度設定部８
から出力された信号によりＭ本のマスクパルス信号の中
から適切なものが選択され、信号ＰＵＬＳＥとして出力
される。この信号ＰＵＬＳＥは伝送データとともにデー
タ抜取回路４に入力され、ここでサービス速度にあった
データだけが信号ＰＵＬＳＥにより抜取られて適正なサ
ービス速度の設定ができる。
【０００４】
【発明が解決しようとする課題】このような従来のサー
ビス速度設定回路では、サービス速度設定のためのマス
クパルスを必要なサービス速度の数だけ用意する必要が
あるので、サービス速度設定の数が多くなった場合に記
憶回路の数が単純に増え、選択回路の制御も複雑になる
欠点がある。
ビス速度設定回路では、サービス速度設定のためのマス
クパルスを必要なサービス速度の数だけ用意する必要が
あるので、サービス速度設定の数が多くなった場合に記
憶回路の数が単純に増え、選択回路の制御も複雑になる
欠点がある。
【０００５】本発明は、このような欠点を除去するもの
で、サービス速度設定が回路構成に影響を与えないサー
ビス速度設定回路を提供することを目的とする。
で、サービス速度設定が回路構成に影響を与えないサー
ビス速度設定回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、マスク信号を
適用してシリアルデータ入力にマスクを施すデータ抜取
回路を備えたサービス速度設定回路において、シリアル
データ入力の先頭で入力されるロード入力に応じてクロ
ック信号の計数を開始し、そのキャリ出力をマスク信号
として上記データ抜取回路に与えるカウンタ回路と、サ
ービス速度に応じて変更設定されるカウント値設定信号
をこのカウンタ回路に与えるサービス速度設定部と、上
記カウンタ回路のキャリ出力を基準として上記シリアル
データ入力が同期するクロック信号から抜取ったクロッ
ク信号を上記カウンタ回路のクロック信号として与える
新たなクロック抜取回路とを備えたことを特徴とする。
適用してシリアルデータ入力にマスクを施すデータ抜取
回路を備えたサービス速度設定回路において、シリアル
データ入力の先頭で入力されるロード入力に応じてクロ
ック信号の計数を開始し、そのキャリ出力をマスク信号
として上記データ抜取回路に与えるカウンタ回路と、サ
ービス速度に応じて変更設定されるカウント値設定信号
をこのカウンタ回路に与えるサービス速度設定部と、上
記カウンタ回路のキャリ出力を基準として上記シリアル
データ入力が同期するクロック信号から抜取ったクロッ
ク信号を上記カウンタ回路のクロック信号として与える
新たなクロック抜取回路とを備えたことを特徴とする。
【０００７】
【作用】クロックを計数する一般的なカウンタ回路のカ
ウント値をサービス速度に応じて変更設定しておく。こ
のカウンタ回路のキャリ出力はマスク信号としてデータ
抜取回路に与えられる。一方、このキャリ出力はクロッ
ク抜取回路に与えられて、カウンタ回路に与えるクロッ
クが固定される。
ウント値をサービス速度に応じて変更設定しておく。こ
のカウンタ回路のキャリ出力はマスク信号としてデータ
抜取回路に与えられる。一方、このキャリ出力はクロッ
ク抜取回路に与えられて、カウンタ回路に与えるクロッ
クが固定される。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１（Ａ） は本発明の一実施例の構成
を示すブロック構成図である。
して説明する。図１（Ａ） は本発明の一実施例の構成
を示すブロック構成図である。
【０００９】すなわち、この実施例は、図１（Ａ） に
示すように、マスク信号を適用してシリアルデータ入力
にマスクを施すデータ抜取回路４を備え、さらに、本発
明の特徴とする手段として、シリアルデータ入力の先頭
で入力されるロード入力に応じてクロック信号の計数を
開始し、そのキャリ出力をマスク信号としてデータ抜取
回路４に与えるカウンタ回路１と、サービス速度に応じ
て変更設定されるカウント値設定信号をこのカウンタ回
路１に与えるサービス速度設定部３と、カウンタ回路１
のキャリ出力を基準としてシリアルデータ入力が同期す
るクロック信号から抜取ったクロック信号をカウンタ回
路１のクロック信号として与える新たなクロック抜取回
路２とを備える。
示すように、マスク信号を適用してシリアルデータ入力
にマスクを施すデータ抜取回路４を備え、さらに、本発
明の特徴とする手段として、シリアルデータ入力の先頭
で入力されるロード入力に応じてクロック信号の計数を
開始し、そのキャリ出力をマスク信号としてデータ抜取
回路４に与えるカウンタ回路１と、サービス速度に応じ
て変更設定されるカウント値設定信号をこのカウンタ回
路１に与えるサービス速度設定部３と、カウンタ回路１
のキャリ出力を基準としてシリアルデータ入力が同期す
るクロック信号から抜取ったクロック信号をカウンタ回
路１のクロック信号として与える新たなクロック抜取回
路２とを備える。
【００１０】次にこの実施例の動作を説明する。図１（
Ｂ） はその動作タイミング図である。図１（Ｂ） に
示すように、シリアルデータ信号ＳＩ がクロックＣＬ
ＫＩ に同期して入力される。また、カウンタ回路１は
Ｎビット（Ｎ：任意の正の整数）のカウント値設定入力
を有し、クロック入力によりカウントを行い、カウンタ
ロード入力によりＮビットのカウント値設定入力にセッ
トされたデータを取り込み、カウントアップした時点で
ハイになるようなキャリ出力を持つ。データ信号ＳＩ
に対してデータを抜取る先頭のデータのタイミングにあ
ったカウンタロード入力Ｌをカウンタ回路１に入力する
。またカウンタ回路１のキャリ出力をクロックとともに
クロック抜取回路２に入力し、サービス速度設定に必要
なクロックだけをカウンタ回路１に入力する。これによ
りサービス速度設定部３によって設定された値をカウン
タ回路１のカウント値設定入力に入力し、クロック抜取
回路２のクロック出力とカウントロード入力Ｌとにより
カウンタ回路１はカウントを開始し、カウントアップし
た時点でキャリ出力がハイになる。またキャリ出力がハ
イになると、クロック抜取回路２の出力ＣＬＫ０ はハ
イに固定されてカウンタ回路１はカウントを行わず、キ
ャリ出力はハイに固定されたままとなる。このキャリ出
力の結果は、図１（Ｂ） の出力ＰＵＬＳＥとして示さ
れ、これがサービス速度設定のためのマスクパルスにな
る。出力ＰＵＬＳＥがローとなる幅はカウンタ回路１の
カウント値設定入力を変えることにより１クロック幅単
位に自由に設定することができる。次に、カウンタ回路
１の出力ＰＵＬＳＥはシリアルデータ信号ＳＩとともに
データ抜取回路４に入力され、出力ＰＵＬＳＥがローと
なるところだけデータが抜取られ、サービス速度設定に
応じたデータだけがＳ０ としてデータ抜取回路４から
出力される。
Ｂ） はその動作タイミング図である。図１（Ｂ） に
示すように、シリアルデータ信号ＳＩ がクロックＣＬ
ＫＩ に同期して入力される。また、カウンタ回路１は
Ｎビット（Ｎ：任意の正の整数）のカウント値設定入力
を有し、クロック入力によりカウントを行い、カウンタ
ロード入力によりＮビットのカウント値設定入力にセッ
トされたデータを取り込み、カウントアップした時点で
ハイになるようなキャリ出力を持つ。データ信号ＳＩ
に対してデータを抜取る先頭のデータのタイミングにあ
ったカウンタロード入力Ｌをカウンタ回路１に入力する
。またカウンタ回路１のキャリ出力をクロックとともに
クロック抜取回路２に入力し、サービス速度設定に必要
なクロックだけをカウンタ回路１に入力する。これによ
りサービス速度設定部３によって設定された値をカウン
タ回路１のカウント値設定入力に入力し、クロック抜取
回路２のクロック出力とカウントロード入力Ｌとにより
カウンタ回路１はカウントを開始し、カウントアップし
た時点でキャリ出力がハイになる。またキャリ出力がハ
イになると、クロック抜取回路２の出力ＣＬＫ０ はハ
イに固定されてカウンタ回路１はカウントを行わず、キ
ャリ出力はハイに固定されたままとなる。このキャリ出
力の結果は、図１（Ｂ） の出力ＰＵＬＳＥとして示さ
れ、これがサービス速度設定のためのマスクパルスにな
る。出力ＰＵＬＳＥがローとなる幅はカウンタ回路１の
カウント値設定入力を変えることにより１クロック幅単
位に自由に設定することができる。次に、カウンタ回路
１の出力ＰＵＬＳＥはシリアルデータ信号ＳＩとともに
データ抜取回路４に入力され、出力ＰＵＬＳＥがローと
なるところだけデータが抜取られ、サービス速度設定に
応じたデータだけがＳ０ としてデータ抜取回路４から
出力される。
【００１１】
【発明の効果】本発明は、以上説明したように、カウン
ト値設定入力とキャリ出力を有した一般的なカウンタを
使用し、カウント値の設定を変えることにより少ない回
路構成でクロック単位に自由にデータ抜取りのためのマ
スクパルスを出力することができ、またデータ抜取り部
分が長い場合にはカウンタ回路をカスケードに複数段接
続することにより実現することができる効果がある。ま
たクロックを分周してカウンタ回路１に入力することに
より、データの抜取りを複数ビット単位に行うことが簡
単にできる効果がある。
ト値設定入力とキャリ出力を有した一般的なカウンタを
使用し、カウント値の設定を変えることにより少ない回
路構成でクロック単位に自由にデータ抜取りのためのマ
スクパルスを出力することができ、またデータ抜取り部
分が長い場合にはカウンタ回路をカスケードに複数段接
続することにより実現することができる効果がある。ま
たクロックを分周してカウンタ回路１に入力することに
より、データの抜取りを複数ビット単位に行うことが簡
単にできる効果がある。
【図１】 本発明実施例の構成を示すブロック構成図
（Ａ） およびその動作を示すタイミング図（Ｂ） 。
（Ａ） およびその動作を示すタイミング図（Ｂ） 。
【図２】 従来例の構成を示すブロック構成図。
１ カウンタ回路
２ クロック抜取回路
３ サービス速度設定部
４ データ抜取回路
５ アドレスカウンタ回路
６ 記憶回路
７ 選択回路
８ サービス速度設定部
Claims (1)
- 【請求項１】 マスク信号を適用してシリアルデータ
入力にマスクを施すデータ抜取回路を備えたサービス速
度設定回路において、シリアルデータ入力の先頭で入力
されるロード入力に応じてクロック信号の計数を開始し
、そのキャリ出力をマスク信号として上記データ抜取回
路に与えるカウンタ回路と、サービス速度に応じて変更
設定されるカウント値設定信号をこのカウンタ回路に与
えるサービス速度設定部と、上記カウンタ回路のキャリ
出力を基準として上記シリアルデータ入力が同期するク
ロック信号から抜取ったクロック信号を上記カウンタ回
路のクロック信号として与える新たなクロック抜取回路
とを備えたことを特徴とするサービス速度設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029383A JPH04245745A (ja) | 1991-01-30 | 1991-01-30 | サービス速度設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029383A JPH04245745A (ja) | 1991-01-30 | 1991-01-30 | サービス速度設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245745A true JPH04245745A (ja) | 1992-09-02 |
Family
ID=12274616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029383A Pending JPH04245745A (ja) | 1991-01-30 | 1991-01-30 | サービス速度設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7356666B2 (en) | 2003-06-27 | 2008-04-08 | Kabushiki Kaisha Toshiba | Local memory management system with plural processors |
-
1991
- 1991-01-30 JP JP3029383A patent/JPH04245745A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7356666B2 (en) | 2003-06-27 | 2008-04-08 | Kabushiki Kaisha Toshiba | Local memory management system with plural processors |
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