JPS63146540A

JPS63146540A - 調歩同期式信号伝送装置

Info

Publication number: JPS63146540A
Application number: JP61294314A
Authority: JP
Inventors: Yoshihiko Hasegawa; 長谷川　嘉彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-12-09
Filing date: 1986-12-09
Publication date: 1988-06-18
Also published as: JPH0511817B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ端末装置その他から到来するデータ信
号に調歩同期をとり、そのデータ信号を一時蓄積し回線
の同期にしたがって送信する装置゛として利用する。

〔概　要〕

本発明は、入力信号に調歩同期をとる回路において、入力信号のビット速度のＮ倍のタイミング信号をＮ分周
して同期信号として用い、このＮ分周のための分周位相
を調歩同期により設定することにより、調歩同期回路を簡単化するとともに、長いデータ信号に
対しても調歩同期による伝送を可能にするものである。

〔従来の技術〕

従来、調歩同期式データ伝送を行う場合に、キャラクタ
信号８ビツト毎に前方にスタート信号ビット「０」、後
方にストップ信号ビット「１」を付加し、キャラクタ信
号毎にスタート信号ビットで同期をとる装置が知られて
いる。

〔発明が解決しようとする問題点〕

しかし、従来のこの種の方式では、キャラクタ信号単位
で伝送するので、伝送すべきデータの実効伝送効率が低
下する欠点があった。すなわち、調歩式同期では、キャ
ラクタ信号単位より長いデータ信号は同期をとりなおさ
ないと伝送できなかった。

本発明はこれを解決するもので、簡単な調歩式同期回路
を用いて長いデータ信号に対しても正しい同期を確立で
きる調歩同期回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、入力信号を一時蓄積する書込バッファ回路と
、この書込バッファ回路の内容を転送して一時蓄積し、
出力信号の同期にしたがって読出される読出バッファ回
路と、上記書込バッファ回路の書込アドレスを発生する
書込アドレス回路と、入力信号に同期してこの書込アド
レス回路を制御する同期手段とを備えた調歩同期式信号
伝送装置において、上記同期手段は、上記入力信号のビ
ット速度のＮ倍（Ｎは２以上の整数）のタイミング信号
をＮ分周して上記書込アドレス回路の計数入力に与える
分周回路と、入力信号に同一の論理値が規定ビットにわ
たり連続したことを検出するストップ信号を検出するス
トップ信号検出回路と、上記ストップ信号につづく上記
論理値の反対論理値を検出する手段と、この検出する手
段の出力タイミングで上記分周回路の分周位相を制御す
る回路手段とを備えたことを特徴とする。

〔作　用〕

同一の論理値「１」または「０」の規定長以上の連続ビ
ットと次の反転１ビット信号とをスタート信号ビットと
して検出し、これにより分周位相を制御してビット同期
外れが発生しないようにする。したがってかなり長いデ
ータを１ブロツクのデータとして伝送することを可能と
する。

〔実施例〕

第１図は本発明実施例装置のブロック構成図である。

人力°端子１には調歩同期式の入力信号が到来する。こ
の入力信号を一時蓄積する書込バッファ回路７と、この
書込バッファ回路７の内容を転送して一時蓄積し、出力
側の同期にしたがって読出される読出バッファ回路９と
を備える。

上記書込バッファ回路７はその書込アドレスを発生する
書込アドレス回路６により制御され、この書込アドレス
回路６は入力信号に同期して制御される。このための同
期手段に本発明の特徴がある。

この同期手段は、上記入力信号のピント速度のＮ倍（Ｎ
は２以上の整数）のタイミング信号３をＮ分周して上記
書込アドレス回路の計数入力に与える分周回路１１と、
入力信号に同一の論理値が規定ビットにわたり連続した
ことを検出するストップ信号を検出するストップ信号検
出回路１０と、上記ストップ信号につづく上記論理値の
反対論理値を検出するオア回路１４と、このオア回路の
出力タイミングで上記分周回路の分周位相を制御する制
御回路手段とを含む。

この制御回路手段は、アンド回路１３、このアンド回路
１３の出力をＤ入力とし上記タイミング信号３をクロッ
ク入力とするＤ形フリップフロップ１５と、このフリッ
プフロップ１５の出力をクロック入力とし出力が上記ア
ンド回路１３の一つの入力に接続されたフリップフロッ
プ１２とを含む。

以下にこの動作を説明する。

ストップ信号ビット検出回路１０で入力データ信号中の
連続信号「１」をｘ　（ｘは設定された整数）ビットカ
ウントする。これにより検出信号ｒＯＪをオア回路１４
に出力してスタート信号ビット受信待ちとする。スター
ト信号ビット受信でオア回路１４の出力を「０」とし、
アンド回路１３の出力を「０」とし、入力端子１８から
の入力データ速度のＮ倍のタイミング信号３によりレジ
スタ回路１５の出力を「０」とする。それにより分周回
路１１をリセットする。入力端子１８からの入力データ
速度のＮ倍のタイミング信号３によりＮ／２回カウント
した時点で標本化信号２の立上りを出力する。調歩同期
式データの′規定長以上の連続信号「１」の次のビット
タイミングでオア回路１４の出力を「１」とし、入力端
子１８からの入力データ速度のＮ倍のタイミング信号３
により、レジスタ１５の出力を「１」に戻し、入力端子
１８からの人力データ速度のＮ倍のタイミング信号３に
より、自走動作する分周回路１１の出力である標本化信
号２により書込アドレスカウンタ６を動作させる。これ
により調歩同期式データである入力信号１を書込バッフ
ァ回路７でラッチする。書込子ドレスカウンタ６０カウ
ント値と一致しないように制御している読出アドレスカ
ウンタ８を入力端子１７から入力する同期式リタイミン
グ信号５で動作させ、読出バッファ回路９で同期式りタ
イミングデータ４を出力端子１９へ出力する。

第２図は本発明の一実施例を説明する調歩同期の伝送フ
ォーマットのタイムチャートである。この第２図におい
て、収容端末装置からの調歩同期式データ１のＸビット
以上の「１」の連続信号直後のスタート信号ビットによ
り、標本化信号２の位相が補正されることを示す。

第３図は標本化信号２の詳細なタイムチャートである。

第３図は本発明による調歩同期伝送におけるスタート信
号ビットによりリセフトされた標本化信号のタイムチャ
ートを示す。第３図において、伝送装置の発振回路に同
期している人力データ速度のＮ倍のタイミング信号３に
より、調歩同期式データ１のスタート信号ビットの初め
からカウントを開始し、Ｎ／２回カウントした時点で立
上りのエツジを有する標本化信号２が作成されることを
示す。

〔発明の効果〕

以上説明したように本発明によれば、簡単な回路により
、正しい同期が確立できる。したがってビット長の長い
データに関しても同期式伝送の場合とほとんどかわりな
（正しくランチすることができる。

【図面の簡単な説明】

第１図は本発明実施例伝送装置のブロック構成図。第２図は調歩同期式伝送におけるデータ伝送フォーマッ
トのタイムチャート。第３図は標本化信号の詳細なタイムチャート。１・・・入力信号、２・・・標本化信号、３・・・入力
データ速度のＮ倍のタイミング信号、４・・・同期式リ
タイミングデータ、５・・・同期式りタイミング信号、
６・・・書込アドレスカウンタ、７・・・書込バッファ
回路、８・・・読出アドレスカウンタ、９・・・読出バ
ッファ回路、ｌＯ・・・ストップ信号検出回路、１１・
・・分周回路、１２・・・レジスタ回路、１３・・・ア
ンド回路、１４・・・オア回路、１５・・・レジスタ回
路、１６．１７．１８・・・出力端子、１９・・・出力
端子。第１図（２〕第２図第３図

Claims

【特許請求の範囲】

（１）入力信号を一時蓄積する書込バッファ回路（７）
と、この書込バッファ回路の内容を転送して一時蓄積し、出
力信号の同期にしたがって読出される読出バッファ回路
（９）と、上記書込バッファ回路の書込アドレスを発生する書込ア
ドレス回路（６）と、入力信号に同期してこの書込アドレス回路を制御する同
期手段とを備えた調歩同期式信号伝送装置において、上記同期手
段は、上記入力信号のビット速度のＮ倍（Ｎは２以上の整数）
のタイミング信号をＮ分周して上記書込アドレス回路の
計数入力に与える分周回路（１１）と、入力信号に同一の論理値が規定ビットにわたり連続した
ことを検出するストップ信号を検出するストップ信号検
出回路（１０）と、上記ストップ信号につづく上記論理値の反対論理値を検
出する手段（１４）と、この検出する手段の出力タイミングで上記分周回路の分
周位相を制御する回路手段（１２、１３、１５）とを備えたことを特徴とする調歩同期式信号伝送装置。