JPS63146540A - 調歩同期式信号伝送装置 - Google Patents
調歩同期式信号伝送装置Info
- Publication number
- JPS63146540A JPS63146540A JP61294314A JP29431486A JPS63146540A JP S63146540 A JPS63146540 A JP S63146540A JP 61294314 A JP61294314 A JP 61294314A JP 29431486 A JP29431486 A JP 29431486A JP S63146540 A JPS63146540 A JP S63146540A
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- JP
- Japan
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- signal
- circuit
- bit
- frequency division
- stop
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- Granted
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- 230000008054 signal transmission Effects 0.000 title claims description 4
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 abstract description 10
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000005070 sampling Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ端末装置その他から到来するデータ信
号に調歩同期をとり、そのデータ信号を一時蓄積し回線
の同期にしたがって送信する装置゛として利用する。
号に調歩同期をとり、そのデータ信号を一時蓄積し回線
の同期にしたがって送信する装置゛として利用する。
本発明は、入力信号に調歩同期をとる回路において、
入力信号のビット速度のN倍のタイミング信号をN分周
して同期信号として用い、このN分周のための分周位相
を調歩同期により設定することにより、 調歩同期回路を簡単化するとともに、長いデータ信号に
対しても調歩同期による伝送を可能にするものである。
して同期信号として用い、このN分周のための分周位相
を調歩同期により設定することにより、 調歩同期回路を簡単化するとともに、長いデータ信号に
対しても調歩同期による伝送を可能にするものである。
従来、調歩同期式データ伝送を行う場合に、キャラクタ
信号8ビツト毎に前方にスタート信号ビット「0」、後
方にストップ信号ビット「1」を付加し、キャラクタ信
号毎にスタート信号ビットで同期をとる装置が知られて
いる。
信号8ビツト毎に前方にスタート信号ビット「0」、後
方にストップ信号ビット「1」を付加し、キャラクタ信
号毎にスタート信号ビットで同期をとる装置が知られて
いる。
しかし、従来のこの種の方式では、キャラクタ信号単位
で伝送するので、伝送すべきデータの実効伝送効率が低
下する欠点があった。すなわち、調歩式同期では、キャ
ラクタ信号単位より長いデータ信号は同期をとりなおさ
ないと伝送できなかった。
で伝送するので、伝送すべきデータの実効伝送効率が低
下する欠点があった。すなわち、調歩式同期では、キャ
ラクタ信号単位より長いデータ信号は同期をとりなおさ
ないと伝送できなかった。
本発明はこれを解決するもので、簡単な調歩式同期回路
を用いて長いデータ信号に対しても正しい同期を確立で
きる調歩同期回路を提供することを目的とする。
を用いて長いデータ信号に対しても正しい同期を確立で
きる調歩同期回路を提供することを目的とする。
本発明は、入力信号を一時蓄積する書込バッファ回路と
、この書込バッファ回路の内容を転送して一時蓄積し、
出力信号の同期にしたがって読出される読出バッファ回
路と、上記書込バッファ回路の書込アドレスを発生する
書込アドレス回路と、入力信号に同期してこの書込アド
レス回路を制御する同期手段とを備えた調歩同期式信号
伝送装置において、上記同期手段は、上記入力信号のビ
ット速度のN倍(Nは2以上の整数)のタイミング信号
をN分周して上記書込アドレス回路の計数入力に与える
分周回路と、入力信号に同一の論理値が規定ビットにわ
たり連続したことを検出するストップ信号を検出するス
トップ信号検出回路と、上記ストップ信号につづく上記
論理値の反対論理値を検出する手段と、この検出する手
段の出力タイミングで上記分周回路の分周位相を制御す
る回路手段とを備えたことを特徴とする。
、この書込バッファ回路の内容を転送して一時蓄積し、
出力信号の同期にしたがって読出される読出バッファ回
路と、上記書込バッファ回路の書込アドレスを発生する
書込アドレス回路と、入力信号に同期してこの書込アド
レス回路を制御する同期手段とを備えた調歩同期式信号
伝送装置において、上記同期手段は、上記入力信号のビ
ット速度のN倍(Nは2以上の整数)のタイミング信号
をN分周して上記書込アドレス回路の計数入力に与える
分周回路と、入力信号に同一の論理値が規定ビットにわ
たり連続したことを検出するストップ信号を検出するス
トップ信号検出回路と、上記ストップ信号につづく上記
論理値の反対論理値を検出する手段と、この検出する手
段の出力タイミングで上記分周回路の分周位相を制御す
る回路手段とを備えたことを特徴とする。
同一の論理値「1」または「0」の規定長以上の連続ビ
ットと次の反転1ビット信号とをスタート信号ビットと
して検出し、これにより分周位相を制御してビット同期
外れが発生しないようにする。したがってかなり長いデ
ータを1ブロツクのデータとして伝送することを可能と
する。
ットと次の反転1ビット信号とをスタート信号ビットと
して検出し、これにより分周位相を制御してビット同期
外れが発生しないようにする。したがってかなり長いデ
ータを1ブロツクのデータとして伝送することを可能と
する。
第1図は本発明実施例装置のブロック構成図である。
人力°端子1には調歩同期式の入力信号が到来する。こ
の入力信号を一時蓄積する書込バッファ回路7と、この
書込バッファ回路7の内容を転送して一時蓄積し、出力
側の同期にしたがって読出される読出バッファ回路9と
を備える。
の入力信号を一時蓄積する書込バッファ回路7と、この
書込バッファ回路7の内容を転送して一時蓄積し、出力
側の同期にしたがって読出される読出バッファ回路9と
を備える。
上記書込バッファ回路7はその書込アドレスを発生する
書込アドレス回路6により制御され、この書込アドレス
回路6は入力信号に同期して制御される。このための同
期手段に本発明の特徴がある。
書込アドレス回路6により制御され、この書込アドレス
回路6は入力信号に同期して制御される。このための同
期手段に本発明の特徴がある。
この同期手段は、上記入力信号のピント速度のN倍(N
は2以上の整数)のタイミング信号3をN分周して上記
書込アドレス回路の計数入力に与える分周回路11と、
入力信号に同一の論理値が規定ビットにわたり連続した
ことを検出するストップ信号を検出するストップ信号検
出回路10と、上記ストップ信号につづく上記論理値の
反対論理値を検出するオア回路14と、このオア回路の
出力タイミングで上記分周回路の分周位相を制御する制
御回路手段とを含む。
は2以上の整数)のタイミング信号3をN分周して上記
書込アドレス回路の計数入力に与える分周回路11と、
入力信号に同一の論理値が規定ビットにわたり連続した
ことを検出するストップ信号を検出するストップ信号検
出回路10と、上記ストップ信号につづく上記論理値の
反対論理値を検出するオア回路14と、このオア回路の
出力タイミングで上記分周回路の分周位相を制御する制
御回路手段とを含む。
この制御回路手段は、アンド回路13、このアンド回路
13の出力をD入力とし上記タイミング信号3をクロッ
ク入力とするD形フリップフロップ15と、このフリッ
プフロップ15の出力をクロック入力とし出力が上記ア
ンド回路13の一つの入力に接続されたフリップフロッ
プ12とを含む。
13の出力をD入力とし上記タイミング信号3をクロッ
ク入力とするD形フリップフロップ15と、このフリッ
プフロップ15の出力をクロック入力とし出力が上記ア
ンド回路13の一つの入力に接続されたフリップフロッ
プ12とを含む。
以下にこの動作を説明する。
ストップ信号ビット検出回路10で入力データ信号中の
連続信号「1」をx (xは設定された整数)ビットカ
ウントする。これにより検出信号rOJをオア回路14
に出力してスタート信号ビット受信待ちとする。スター
ト信号ビット受信でオア回路14の出力を「0」とし、
アンド回路13の出力を「0」とし、入力端子18から
の入力データ速度のN倍のタイミング信号3によりレジ
スタ回路15の出力を「0」とする。それにより分周回
路11をリセットする。入力端子18からの入力データ
速度のN倍のタイミング信号3によりN/2回カウント
した時点で標本化信号2の立上りを出力する。調歩同期
式データの′規定長以上の連続信号「1」の次のビット
タイミングでオア回路14の出力を「1」とし、入力端
子18からの入力データ速度のN倍のタイミング信号3
により、レジスタ15の出力を「1」に戻し、入力端子
18からの人力データ速度のN倍のタイミング信号3に
より、自走動作する分周回路11の出力である標本化信
号2により書込アドレスカウンタ6を動作させる。これ
により調歩同期式データである入力信号1を書込バッフ
ァ回路7でラッチする。書込子ドレスカウンタ60カウ
ント値と一致しないように制御している読出アドレスカ
ウンタ8を入力端子17から入力する同期式リタイミン
グ信号5で動作させ、読出バッファ回路9で同期式りタ
イミングデータ4を出力端子19へ出力する。
連続信号「1」をx (xは設定された整数)ビットカ
ウントする。これにより検出信号rOJをオア回路14
に出力してスタート信号ビット受信待ちとする。スター
ト信号ビット受信でオア回路14の出力を「0」とし、
アンド回路13の出力を「0」とし、入力端子18から
の入力データ速度のN倍のタイミング信号3によりレジ
スタ回路15の出力を「0」とする。それにより分周回
路11をリセットする。入力端子18からの入力データ
速度のN倍のタイミング信号3によりN/2回カウント
した時点で標本化信号2の立上りを出力する。調歩同期
式データの′規定長以上の連続信号「1」の次のビット
タイミングでオア回路14の出力を「1」とし、入力端
子18からの入力データ速度のN倍のタイミング信号3
により、レジスタ15の出力を「1」に戻し、入力端子
18からの人力データ速度のN倍のタイミング信号3に
より、自走動作する分周回路11の出力である標本化信
号2により書込アドレスカウンタ6を動作させる。これ
により調歩同期式データである入力信号1を書込バッフ
ァ回路7でラッチする。書込子ドレスカウンタ60カウ
ント値と一致しないように制御している読出アドレスカ
ウンタ8を入力端子17から入力する同期式リタイミン
グ信号5で動作させ、読出バッファ回路9で同期式りタ
イミングデータ4を出力端子19へ出力する。
第2図は本発明の一実施例を説明する調歩同期の伝送フ
ォーマットのタイムチャートである。この第2図におい
て、収容端末装置からの調歩同期式データ1のXビット
以上の「1」の連続信号直後のスタート信号ビットによ
り、標本化信号2の位相が補正されることを示す。
ォーマットのタイムチャートである。この第2図におい
て、収容端末装置からの調歩同期式データ1のXビット
以上の「1」の連続信号直後のスタート信号ビットによ
り、標本化信号2の位相が補正されることを示す。
第3図は標本化信号2の詳細なタイムチャートである。
第3図は本発明による調歩同期伝送におけるスタート信
号ビットによりリセフトされた標本化信号のタイムチャ
ートを示す。第3図において、伝送装置の発振回路に同
期している人力データ速度のN倍のタイミング信号3に
より、調歩同期式データ1のスタート信号ビットの初め
からカウントを開始し、N/2回カウントした時点で立
上りのエツジを有する標本化信号2が作成されることを
示す。
号ビットによりリセフトされた標本化信号のタイムチャ
ートを示す。第3図において、伝送装置の発振回路に同
期している人力データ速度のN倍のタイミング信号3に
より、調歩同期式データ1のスタート信号ビットの初め
からカウントを開始し、N/2回カウントした時点で立
上りのエツジを有する標本化信号2が作成されることを
示す。
以上説明したように本発明によれば、簡単な回路により
、正しい同期が確立できる。したがってビット長の長い
データに関しても同期式伝送の場合とほとんどかわりな
(正しくランチすることができる。
、正しい同期が確立できる。したがってビット長の長い
データに関しても同期式伝送の場合とほとんどかわりな
(正しくランチすることができる。
第1図は本発明実施例伝送装置のブロック構成図。
第2図は調歩同期式伝送におけるデータ伝送フォーマッ
トのタイムチャート。 第3図は標本化信号の詳細なタイムチャート。 1・・・入力信号、2・・・標本化信号、3・・・入力
データ速度のN倍のタイミング信号、4・・・同期式リ
タイミングデータ、5・・・同期式りタイミング信号、
6・・・書込アドレスカウンタ、7・・・書込バッファ
回路、8・・・読出アドレスカウンタ、9・・・読出バ
ッファ回路、lO・・・ストップ信号検出回路、11・
・・分周回路、12・・・レジスタ回路、13・・・ア
ンド回路、14・・・オア回路、15・・・レジスタ回
路、16.17.18・・・出力端子、19・・・出力
端子。 第1図 (2〕 第2図 第3図
トのタイムチャート。 第3図は標本化信号の詳細なタイムチャート。 1・・・入力信号、2・・・標本化信号、3・・・入力
データ速度のN倍のタイミング信号、4・・・同期式リ
タイミングデータ、5・・・同期式りタイミング信号、
6・・・書込アドレスカウンタ、7・・・書込バッファ
回路、8・・・読出アドレスカウンタ、9・・・読出バ
ッファ回路、lO・・・ストップ信号検出回路、11・
・・分周回路、12・・・レジスタ回路、13・・・ア
ンド回路、14・・・オア回路、15・・・レジスタ回
路、16.17.18・・・出力端子、19・・・出力
端子。 第1図 (2〕 第2図 第3図
Claims (1)
- (1)入力信号を一時蓄積する書込バッファ回路(7)
と、 この書込バッファ回路の内容を転送して一時蓄積し、出
力信号の同期にしたがって読出される読出バッファ回路
(9)と、 上記書込バッファ回路の書込アドレスを発生する書込ア
ドレス回路(6)と、 入力信号に同期してこの書込アドレス回路を制御する同
期手段と を備えた調歩同期式信号伝送装置において、上記同期手
段は、 上記入力信号のビット速度のN倍(Nは2以上の整数)
のタイミング信号をN分周して上記書込アドレス回路の
計数入力に与える分周回路(11)と、 入力信号に同一の論理値が規定ビットにわたり連続した
ことを検出するストップ信号を検出するストップ信号検
出回路(10)と、 上記ストップ信号につづく上記論理値の反対論理値を検
出する手段(14)と、 この検出する手段の出力タイミングで上記分周回路の分
周位相を制御する回路手段(12、13、15)と を備えたことを特徴とする調歩同期式信号伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61294314A JPS63146540A (ja) | 1986-12-09 | 1986-12-09 | 調歩同期式信号伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61294314A JPS63146540A (ja) | 1986-12-09 | 1986-12-09 | 調歩同期式信号伝送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63146540A true JPS63146540A (ja) | 1988-06-18 |
JPH0511817B2 JPH0511817B2 (ja) | 1993-02-16 |
Family
ID=17806089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61294314A Granted JPS63146540A (ja) | 1986-12-09 | 1986-12-09 | 調歩同期式信号伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63146540A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0272735A (ja) * | 1988-09-07 | 1990-03-13 | Yagi Antenna Co Ltd | データ復調器 |
-
1986
- 1986-12-09 JP JP61294314A patent/JPS63146540A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0272735A (ja) * | 1988-09-07 | 1990-03-13 | Yagi Antenna Co Ltd | データ復調器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0511817B2 (ja) | 1993-02-16 |
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