SU856021A1 - Устройство контрол характеристик цифровых каналов св зи - Google Patents
Устройство контрол характеристик цифровых каналов св зи Download PDFInfo
- Publication number
- SU856021A1 SU856021A1 SU782701871A SU2701871A SU856021A1 SU 856021 A1 SU856021 A1 SU 856021A1 SU 782701871 A SU782701871 A SU 782701871A SU 2701871 A SU2701871 A SU 2701871A SU 856021 A1 SU856021 A1 SU 856021A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- generator
- shift register
- communication channels
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Description
(54) УСТРОЙСТВО КОНТРОЛЯ ХАРАКТЕРИСТИК ЦИФРОВЫХ КАНАЛОВ СВЯЗИ
1
Изобретение относитс к электросв зи и может использоватьс в аппаратуре многоканальных цифровых линий передачи и синхронных цифровых сетей.
Известно устройство контрол характеристик цифровых каналов св зи, содержащее генератор эталонной последовательности , блок сравнени , выход которого подключен к информационному входу регистра сдвига, счетчик, выход которого через блок фазировани подключен к первому входу генератора эталонной последовательности, и элемент ИЛИ 1 .
Однако точность контрол данным устройством недостаточна.
Цель изобретени - повышение точности контрол характеристик цифровых каналов св зи.
Цель достигаетс тем, что в устройство контрол характеристик цифровых каналов св зи, содержащее генератор этсшонной последовательности, блок сравнени , выход которого подключен к информационному входу регистра сдвига, счетчик, выход которого через блок фазировани подключен к первому входу генератора эталонной последовательности, и элемент ИЛИ, введены два сумматора по модулю два,
три элемента И, два дополнительных счетчика и три элемента ИЛИ, при этом первый выход генератора эталонной последовательности через первый сумматор по модулю два подключен к первому входу первого элемента И, второй выход генератора эталонной последовательности подключен ко входу блока сравнени , к другому входу
10 первого сумматора по модулю два и ко входу второго сумматора по модулю два, другой вход которого соединен с третьим выходом генератора эталонной последовательности, выход
15 второго сумматора по модулю два подключен к первому входу второго элемента И, выход блока сравнени подключен ко вторым входам первого и второго элемента И, к другому входу блока
20 фазировани , к первому входу третьего элемента И, к первому входу элемента ИЛИ и к установочному входу счетчика, выход первого элемента И через первый дополнительный счетчик
25 подключен к первому входу первого элемента ИЛИ, к первому входу второго элемента ИЛИ и к третьему входу генератора этгшонной последовательности , выход второго элемента И че30 рез второй дополнительный счетчик
1о,1К11юч н КО второму входу второго э.темсита ИЛИ, к первому входу треть« го .элемента КЛИ, вторые входы перво го и третьего элементов ИЛИ соединены с выходом счетчика, со вторым входом третьего элемента И и со вторым входом элемента ИЛИ, выход первого элемента ИЛИ подключен к установочному входу второго дополнительного счетчика, выход третьего элемента ИЛИ подключен к установочному входу первого дополнительного счетчика , выход второго элемента ИЛИ подключен к установочному входу регистра сдвига, тактовый вход которого соединен с выходом элемента ИЛИ, При этом генератор эталонной последовательности выполнен в виде регистра сдвига, первый и второй выходы которого подключены соответственно к первому к второму входам сумматора по модулю два, выход которого подключен к первому входу регистра сдвига, третий выход регистра сдвига вл етс вторым выходом генератора эталонной последовательности, четвертый выход регистра сдвига вл етс первым выходом генератора эталонной последовательности, второй выход регистра сдвига вл етс третьим выходом генератора эталонной последовательности, все выходы регистра сдвига подключены к соответствующим входам элемента ИЛИ, выход которого подключен к первому входу элемента И, второй вход которого вл етс первым входЬм генератора эталонной последовательности, третий вход элемента И вл етс вторым входом генератора эташонной последовательности , выход элемента И подключен к первому входу дополнительного элемента ИЛИ, второй вход которого вл етс третьим входом генератора эталонной последовательности, выход дополнительного элемента ИЛИ подключен к тактовому входу регистра сдвига .
На чертеже приведена структурна электрическа схема предлагаемого устройства контрол характеристик 1ШФРОВЫХ кансшов св зи.
Устройство содержит генератор 1 эталонной последовательности, в состав которого вход т регистр 2 сдвига, сумматор 3 по модулю два, элемент ИЛИ 4, элемент И 5 и дополнительный элемент ИЛИ 6, блок 7 сравнени , элемент 8 ИЛИ, регистр 9 сдвига , счетЧик 10, блок 11 фазировани первый и второй сумматоры 12 и 13 по модулю два, первый, второй и третий элементы 14 - 16 И, первый и второй дополнительные счетчики 17 и 18, первый, второй и третий дополнительные элементы ИЛИ 19 - 21.
Устройство работает следуюсдим образом .
Блок 7 сравнени осуществл ет посимвольное сравнение принимаемого сигнала с этгшонной последовательностью . Счетчик 10 подсчитывает импульсы совпадений, поступающие на ег счетный вход, через третий элемент И 16, а при несовпадении обнул етс импульсом на установочном входе. При отсутствии синхронизма блок 11 фазировани через элемент И 5 и элемент ИЛИ б подает импульсы на тактовый вход регистра 2 сдвига генератора 1 эталонной последовательности. Таким образом при несовпадении символов регистр 2 сдвига остаетс в прежнем состо нии. За счет таких остановок эталонный сигнал подстраиваетс под принимаемую последовательность. После окончани подстройки при отсутствии сбоев выходные импульсы счетчика 10 выключают блок 11 фазирований и редкие сбои принимаемого сигнала не вли ют на работу генератора 1 эталонной последовательности .
Импульсы, соответствующие сбо м, поступают на информационный вход регистра 9 сдвига и вписываютс тактовыми импульсами с элемента 8 ИЛИ. При отсутствии фаэового сдвига эти сбои сравнительно редки, поэтому счетчик 10 быстро вновь фиксирует наличие синхронизма и блокируетс во включенном состо нии третьим элементом 16 И. При этом с выхода счетчика 10 через элемент 8 ИЛИ на тактовый вход регистра 9 сдвига поступают импульсы, продвигающие на выход регистра 9 сдвига сигналы, соответствующие сбо м.
Claims (1)
1. Авторское свидетельство СССР 429543, кл. Н 03 В 3/46, 1974.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782701871A SU856021A1 (ru) | 1978-12-22 | 1978-12-22 | Устройство контрол характеристик цифровых каналов св зи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782701871A SU856021A1 (ru) | 1978-12-22 | 1978-12-22 | Устройство контрол характеристик цифровых каналов св зи |
Publications (1)
Publication Number | Publication Date |
---|---|
SU856021A1 true SU856021A1 (ru) | 1981-08-15 |
Family
ID=20800695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782701871A SU856021A1 (ru) | 1978-12-22 | 1978-12-22 | Устройство контрол характеристик цифровых каналов св зи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU856021A1 (ru) |
-
1978
- 1978-12-22 SU SU782701871A patent/SU856021A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3182127A (en) | Measuring reference distortion of telegraph symbols in start-stop telegraph operation | |
SU856021A1 (ru) | Устройство контрол характеристик цифровых каналов св зи | |
US4887261A (en) | Method and arrangement for transmitting a digital signal with a low bit rate in a time section, provided for higher bit rates, of a time division multiplexed signal | |
NO150620B (no) | Koblingsanordning for overvaakning av en pulskodemodulert dataoverfoering | |
SU565408A1 (ru) | Приемник сигналов относительной фазовой манипул ции | |
US4322686A (en) | Frequency comparator circuit | |
JPS6021503B2 (ja) | Ais信号受信回路 | |
SU930687A1 (ru) | Мажоритарно-резервированный делитель частоты следовани импульсов | |
SU512591A1 (ru) | Устройство выделени рекуррентного синхросигнала с исправлением ошибок | |
SU1040617A1 (ru) | Устройство дл измерени коэффициента ошибок в цифровых трактах передачи информации | |
SU801289A1 (ru) | Устройство фазировани по цик-лАМ | |
SU1356240A2 (ru) | Устройство дл контрол достоверности передачи информации квазитроичным кодом | |
SU1283980A1 (ru) | Преобразователь последовательного кода в параллельный | |
SU422116A1 (ru) | ||
SU605220A1 (ru) | Устройство дл моделировани дискретных каналов | |
SU1105884A1 (ru) | Устройство дл сопр жени абонентов с цифровой вычислительной машиной | |
SU1596492A1 (ru) | Обнаружитель комбинаций двоичных сигналов | |
SU1467782A1 (ru) | Устройство передачи двоичных сигналов | |
SU1420670A1 (ru) | Система дл асинхронного сопр жени импульсных потоков | |
SU1177920A1 (ru) | Устройство дл измерени коэффициента ошибок в цифровых системах передачи | |
SU1522420A1 (ru) | Устройство синхронизации с М-последовательностью | |
JP2616622B2 (ja) | フレーム相関装置 | |
RU1807578C (ru) | Устройство тактовой синхронизации | |
SU960820A2 (ru) | Многоканальное устройство дл приоритетной селекции импульсов | |
SU798785A1 (ru) | Устройство дл вывода информации |