JPH0897793A - データ多重化装置 - Google Patents
データ多重化装置Info
- Publication number
- JPH0897793A JPH0897793A JP23175394A JP23175394A JPH0897793A JP H0897793 A JPH0897793 A JP H0897793A JP 23175394 A JP23175394 A JP 23175394A JP 23175394 A JP23175394 A JP 23175394A JP H0897793 A JPH0897793 A JP H0897793A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- high speed
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 高速のデータを多重して分配する光ファイバ
データ伝送系に用いられ、特に、画像分配や情報サービ
スといった大容量の信号の中で必要なデータだけを多重
する方式の1つの方法として、より簡単な方法を提供す
る。 【構成】 N個の時分割多重された高速信号伝送系にお
いて、高速伝送信号入力端子12から高速信号が入力さ
れ、低速挿入信号入力端子11から低速信号が入力さ
れ、クロック入力端子13から入力されたクロックを分
周回路15、16及びアンド回路17により、低速信号
と同周期で高速信号と同じパルス幅を持つパルスを発生
させ、そのパルスにより選択回路において高速伝送信号
の一部を低速入力信号に書き換えることが可能となる。
データ伝送系に用いられ、特に、画像分配や情報サービ
スといった大容量の信号の中で必要なデータだけを多重
する方式の1つの方法として、より簡単な方法を提供す
る。 【構成】 N個の時分割多重された高速信号伝送系にお
いて、高速伝送信号入力端子12から高速信号が入力さ
れ、低速挿入信号入力端子11から低速信号が入力さ
れ、クロック入力端子13から入力されたクロックを分
周回路15、16及びアンド回路17により、低速信号
と同周期で高速信号と同じパルス幅を持つパルスを発生
させ、そのパルスにより選択回路において高速伝送信号
の一部を低速入力信号に書き換えることが可能となる。
Description
【0001】
【産業上の利用分野】本発明は高速のデータを多重して
分配する光ファイバ伝送系に用いられるものである。特
に、画像分配や情報サービスといった大容量の信号の中
で必要なデータだけを多重する方式に用いられるもので
ある。
分配する光ファイバ伝送系に用いられるものである。特
に、画像分配や情報サービスといった大容量の信号の中
で必要なデータだけを多重する方式に用いられるもので
ある。
【0002】
【従来の技術】従来、N種類のデータを時分割多重し伝
送を行う高速データ通信系における通信端末において、
必要な信号を多重化する為には一度信号を分離し、分離
した信号の一部を必要な信号と交換し、その後信号を時
分割多重する方法を用いている。時分割多重回路として
は文献ソリッドステートサーキット28巻3号339頁
(“10−Gb/s Silicon Bipolar
8:1 Multiplexer and 1:8
Demultiplexer”Solid State
Circuits,Vol.28,No.3,p.3
39,1993)にあるような回路形式が知られてい
る。
送を行う高速データ通信系における通信端末において、
必要な信号を多重化する為には一度信号を分離し、分離
した信号の一部を必要な信号と交換し、その後信号を時
分割多重する方法を用いている。時分割多重回路として
は文献ソリッドステートサーキット28巻3号339頁
(“10−Gb/s Silicon Bipolar
8:1 Multiplexer and 1:8
Demultiplexer”Solid State
Circuits,Vol.28,No.3,p.3
39,1993)にあるような回路形式が知られてい
る。
【0003】図6に従来の技術を説明するブロック図を
示す。信号入力端子41、42、43、44、45、4
6、47、48に時分割ビット多重する為の低速信号を
入力し、クロック入力端子55から出力する高速信号と
同速度のクロックを入力し、内部の1/2分周回路5
2、53、54を直列に接続することでそれぞれ1/
2、1/4、1/8の分周したクロックを出力する。
4:1選択回路49、50では入力端子41、42、4
3、44、及び45、46、47、48より入力された
低速信号を分周回路53、54から出力された1/4と
1/8クロックを用いて、それぞれ4時分割多重された
信号を出力する。ここで出力された2つの信号は2:1
選択回路51により分周回路52から出力された1/2
クロック信号で時分割多重し出力をする。上記の方法で
低速信号の時分割多重ビット多重を実現している。
示す。信号入力端子41、42、43、44、45、4
6、47、48に時分割ビット多重する為の低速信号を
入力し、クロック入力端子55から出力する高速信号と
同速度のクロックを入力し、内部の1/2分周回路5
2、53、54を直列に接続することでそれぞれ1/
2、1/4、1/8の分周したクロックを出力する。
4:1選択回路49、50では入力端子41、42、4
3、44、及び45、46、47、48より入力された
低速信号を分周回路53、54から出力された1/4と
1/8クロックを用いて、それぞれ4時分割多重された
信号を出力する。ここで出力された2つの信号は2:1
選択回路51により分周回路52から出力された1/2
クロック信号で時分割多重し出力をする。上記の方法で
低速信号の時分割多重ビット多重を実現している。
【0004】
【発明が解決しようとする課題】上記の方法では、通信
ネットワーク上の多種類のデータの多重の場合は従来方
法が適しているが、信号の一部だけを多重して送る場
合、従来方法では一度データを分離し、更に必要な情報
を選択し多重する過程を経るため、装置規模・消費電力
が大きくなり、又、制御が複雑になってしまうという問
題点を持つ。
ネットワーク上の多種類のデータの多重の場合は従来方
法が適しているが、信号の一部だけを多重して送る場
合、従来方法では一度データを分離し、更に必要な情報
を選択し多重する過程を経るため、装置規模・消費電力
が大きくなり、又、制御が複雑になってしまうという問
題点を持つ。
【0005】本発明は、装置規模の小さいネットワーク
を構築し、かつ消費電力を大幅に削減することが可能な
データ選択多重装置を提供するものである。
を構築し、かつ消費電力を大幅に削減することが可能な
データ選択多重装置を提供するものである。
【0006】
【課題を解決するための手段】本発明は、N個の信号を
時分割ビット多重するデータ多重化装置において、入力
信号と、該入力信号に応じたクロック信号と、該入力信
号の1/Nの伝送速度を持つ挿入信号が入力され、該ク
ロック信号を1/N分周する分周回路と、該分周回路の
出力信号から該入力信号と同じパルス幅を持ちかつクロ
ック信号の1/Nの周期を持つ同期信号を生成する同期
信号発生回路と、該入力信号と該挿入信号と該同期信号
が入力され該同期信号に応じて該入力信号中にNビット
おきに該挿入信号が挿入された信号列を出力する選択回
路、とからなることを特徴とするデータ多重化装置に関
するものである。
時分割ビット多重するデータ多重化装置において、入力
信号と、該入力信号に応じたクロック信号と、該入力信
号の1/Nの伝送速度を持つ挿入信号が入力され、該ク
ロック信号を1/N分周する分周回路と、該分周回路の
出力信号から該入力信号と同じパルス幅を持ちかつクロ
ック信号の1/Nの周期を持つ同期信号を生成する同期
信号発生回路と、該入力信号と該挿入信号と該同期信号
が入力され該同期信号に応じて該入力信号中にNビット
おきに該挿入信号が挿入された信号列を出力する選択回
路、とからなることを特徴とするデータ多重化装置に関
するものである。
【0007】
【作用】本発明におけるデータ多重化装置においては、
2種類のデータを入力したパルスのHレベル、Lレベル
に応じて選択する選択回路により、入力したNビットづ
つ多重された高速信号の内の1つの信号系列を入力した
クロックを用いて、入力した低速信号に書き換える。
2種類のデータを入力したパルスのHレベル、Lレベル
に応じて選択する選択回路により、入力したNビットづ
つ多重された高速信号の内の1つの信号系列を入力した
クロックを用いて、入力した低速信号に書き換える。
【0008】図1の本発明の構成を示す図および図2の
本発明の作用を説明するタイムチャート図を用いて詳し
く動作を説明する。図1の高速入力端子Aに図2のAに
示すような高速信号が入力され、図1の低速入力信号B
に図2のBに示すような信号が入力される。この時、同
時に図2のCに示すような高速信号と動作速度のクロッ
クが入力され、1/N分周回路により分周される。ここ
で、該分周回路から出力されたクロックをもとに図2の
Dに示すような高速信号と同じパルス幅を持ちかつ低速
信号と同じ周期を持つ同期信号を図1の同期信号発生回
路において発生させる。これにより、図1の選択回路か
ら図2のEに示すようなデータの一部を書き換えた信号
を出力することができる。
本発明の作用を説明するタイムチャート図を用いて詳し
く動作を説明する。図1の高速入力端子Aに図2のAに
示すような高速信号が入力され、図1の低速入力信号B
に図2のBに示すような信号が入力される。この時、同
時に図2のCに示すような高速信号と動作速度のクロッ
クが入力され、1/N分周回路により分周される。ここ
で、該分周回路から出力されたクロックをもとに図2の
Dに示すような高速信号と同じパルス幅を持ちかつ低速
信号と同じ周期を持つ同期信号を図1の同期信号発生回
路において発生させる。これにより、図1の選択回路か
ら図2のEに示すようなデータの一部を書き換えた信号
を出力することができる。
【0009】
【実施例】本発明の第1の実施例を説明する図を図3に
示す。図4に第1の実施例を説明するタイムチャートを
示す。本実施例では4つの信号が多重された時の1チャ
ネルの書き換えをする場合を示す。
示す。図4に第1の実施例を説明するタイムチャートを
示す。本実施例では4つの信号が多重された時の1チャ
ネルの書き換えをする場合を示す。
【0010】データ入力端子12からの高速データはセ
レクタ回路18のデータ端子D2へ供給される。データ
入力端子11からはデータ入力端子12からのデータの
1/4の速度で書き換える為のデータを入力する。デー
タ入力端子12の高速データと同一速度のクロック信号
がクロック入力端子13へ供給され、クロック入力端子
13のクロック信号はトグル型フリップフロップ15の
クロック端子Tへ供給される。トグル型フリップフロッ
プ15の出力Qは2分岐され、トグル型フリップフロッ
プ16の入力端子T、及びアンド回路に供給され、トグ
ル型フリップフロップ16の出力Qはアンド回路17に
供給され、アンド回路17の出力はセレクタ回路18の
クロック端子Cに供給される。
レクタ回路18のデータ端子D2へ供給される。データ
入力端子11からはデータ入力端子12からのデータの
1/4の速度で書き換える為のデータを入力する。デー
タ入力端子12の高速データと同一速度のクロック信号
がクロック入力端子13へ供給され、クロック入力端子
13のクロック信号はトグル型フリップフロップ15の
クロック端子Tへ供給される。トグル型フリップフロッ
プ15の出力Qは2分岐され、トグル型フリップフロッ
プ16の入力端子T、及びアンド回路に供給され、トグ
ル型フリップフロップ16の出力Qはアンド回路17に
供給され、アンド回路17の出力はセレクタ回路18の
クロック端子Cに供給される。
【0011】クロック入力端子13には図4のAに示す
クロック信号が供給され、低速信号入力端子11には図
4のBに示す信号が供給され、高速信号入力端子12か
らは図4のCに示す信号が供給される。この時、アンド
回路の出力は図4のDに示すようなパルスを出力し、セ
レクタ回路においてこのパルスがLレベルにあるとき、
入力端子12からの高速信号を選択し、Hレベルにある
とき入力端子11からの低速信号を選択する。これによ
り高速信号の一部を低速信号に書き換えることが可能に
なる。ここで、トグル型フリップフロップ15、16の
セットまたはリセットを行う方法と、入力クロックの位
相を変化させることで任意のチャネルを選択することが
可能となる。
クロック信号が供給され、低速信号入力端子11には図
4のBに示す信号が供給され、高速信号入力端子12か
らは図4のCに示す信号が供給される。この時、アンド
回路の出力は図4のDに示すようなパルスを出力し、セ
レクタ回路においてこのパルスがLレベルにあるとき、
入力端子12からの高速信号を選択し、Hレベルにある
とき入力端子11からの低速信号を選択する。これによ
り高速信号の一部を低速信号に書き換えることが可能に
なる。ここで、トグル型フリップフロップ15、16の
セットまたはリセットを行う方法と、入力クロックの位
相を変化させることで任意のチャネルを選択することが
可能となる。
【0012】第2の実施例を説明する図を図5に示す。
第1の実施例では選択回路に入力するパルスとして分周
回路の出力をアンド回路に入力することで発生させてい
るが、パルス発生回路として可変分周回路27及びアン
ド回路26によっても同様の機能を満たすことが可能で
ある。
第1の実施例では選択回路に入力するパルスとして分周
回路の出力をアンド回路に入力することで発生させてい
るが、パルス発生回路として可変分周回路27及びアン
ド回路26によっても同様の機能を満たすことが可能で
ある。
【0013】この時、可変分周回路内のD−F/F2
1、及び22からは入力クロック13で入力されたクロ
ックに対し、2クロックの位相差で該クロックに対して
1/4分周されたクロックを出力する。この時、この出
力のアンドを取ることで、第1の実施例と同等のパルス
を得ることができる。ここで、可変分周回路の同期位相
制御端子に入力したパルスにより可変分周回路の分周比
を一時的に変えることで出力パルスの位相を変化させる
ことができ、これにより選択回路において任意の信号系
列を書き換えることができる。
1、及び22からは入力クロック13で入力されたクロ
ックに対し、2クロックの位相差で該クロックに対して
1/4分周されたクロックを出力する。この時、この出
力のアンドを取ることで、第1の実施例と同等のパルス
を得ることができる。ここで、可変分周回路の同期位相
制御端子に入力したパルスにより可変分周回路の分周比
を一時的に変えることで出力パルスの位相を変化させる
ことができ、これにより選択回路において任意の信号系
列を書き換えることができる。
【0014】上記の実施例はN=4に限らず、それ以外
の任意のNに対して成立することはいうまでもない。
又、パルス発生方法として実施例で示した方法以外で同
様のパルスを発生した場合でも伝送されてきた信号の一
部を低速信号に書き換えることが可能であることは言う
までもない。
の任意のNに対して成立することはいうまでもない。
又、パルス発生方法として実施例で示した方法以外で同
様のパルスを発生した場合でも伝送されてきた信号の一
部を低速信号に書き換えることが可能であることは言う
までもない。
【0015】
【発明の効果】本発明により、高速ディジタル多重信号
系において、必要な任意の信号を書き換えることが簡単
な構成で実現することが可能となる。
系において、必要な任意の信号を書き換えることが簡単
な構成で実現することが可能となる。
【図1】本発明を説明するブロック図。
【図2】本発明の作用を説明するタイムチャート図。
【図3】本発明の第1の実施例を示すブロック図。
【図4】本発明の第1の実施例を説明するタイムチャー
ト図。
ト図。
【図5】本発明の第2の実施例を示すブロック図。
【図6】従来の技術を示すブロック図。
11 低速挿入信号入力端子 12 高速伝送信号入力端子 13 クロック入力端子 14 多重化信号出力端子 15、16 トグル型フリップフロップ 17 アンド回路 18 選択回路 20 同期位相制御端子 21、22、23 D−F/F 24、25 オア回路 26 アンド回路 27 可変分周回路 41、42、43、44、45、46、47、48 低
速信号入力端子 49、50、51 選択回路 52、53、54 分周回路 55 クロック入力端子
速信号入力端子 49、50、51 選択回路 52、53、54 分周回路 55 クロック入力端子
Claims (1)
- 【請求項1】N個の信号を時分割ビット多重するデータ
多重化装置において、 入力信号と、該入力信号に応じたクロック信号と、該入
力信号の1/Nの伝送速度を持つ挿入信号が入力され、 該クロック信号を1/N分周する分周回路と、 該分周回路の出力信号から該入力信号と同じパルス幅を
持ちかつクロック信号の1/Nの周期を持つ同期信号を
生成する同期信号発生回路と、 該入力信号と該挿入信号と該同期信号が入力され該同期
信号に応じて該入力信号中にNビットおきに該挿入信号
が挿入された信号列を出力する選択回路、とからなるこ
とを特徴とするデータ多重化装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23175394A JPH0897793A (ja) | 1994-09-27 | 1994-09-27 | データ多重化装置 |
US08/523,223 US5757807A (en) | 1994-09-27 | 1995-09-05 | Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23175394A JPH0897793A (ja) | 1994-09-27 | 1994-09-27 | データ多重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0897793A true JPH0897793A (ja) | 1996-04-12 |
Family
ID=16928501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23175394A Pending JPH0897793A (ja) | 1994-09-27 | 1994-09-27 | データ多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0897793A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7320081B2 (en) | 2002-04-26 | 2008-01-15 | Fujitsu Limited | Clock-signal generation device, communication device, and semiconductor device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316532A (ja) * | 1987-06-19 | 1988-12-23 | Nec Corp | ドロップ・インサ−ト中継器方式 |
-
1994
- 1994-09-27 JP JP23175394A patent/JPH0897793A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316532A (ja) * | 1987-06-19 | 1988-12-23 | Nec Corp | ドロップ・インサ−ト中継器方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7320081B2 (en) | 2002-04-26 | 2008-01-15 | Fujitsu Limited | Clock-signal generation device, communication device, and semiconductor device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |