JPH1188284A

JPH1188284A - 分離装置及び選択装置

Info

Publication number: JPH1188284A
Application number: JP23756997A
Authority: JP
Inventors: Wataru Domon; 渉土門; Hiroshi Tezuka; 宏手塚
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-03
Filing date: 1997-09-03
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】分離する数が可変で、様々な多重度の高速信
号を分離可能な分離装置を提供する。【解決手段】分離回路１はシフトレジスタ２とＤ型フ
リップフロップ（以下、Ｄ−ＦＦとする）１１〜１５と
から構成され、シフトレジスタ内Ｄ−ＦＦ２１〜２５の
出力端子とＤ−ＦＦ１１〜１５の入力端子とが互いに接
続されている。シフトレジスタ２は入力される高速シリ
アル信号のビットレートに等しい周波数の第１のクロッ
クをクロック源とし、シフトレジスタ内Ｄ−ＦＦ２１〜
２５は第１のクロックのＮ分の１（Ｎは２以上の整数）
の周波数の第２のクロックをクロック源とする。分離回
路１はＮの値を高速シリアル信号に多重されている低速
信号の数と一致させることによって、任意の多重度に対
応可能な分離回路として動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は分離装置及び選択装
置に関し、特にディジタル通信システムあるいはディジ
タル放送システムにおける低速デジタル信号の分離ある
いは選択方法に関する。

【０００２】

【従来の技術】従来、この種のディジタル通信システム
においては、複数の低速ディジタル信号を時分割多重し
て高速シリアル信号を生成し、この高速シリアル信号を
伝送する方式が広く用いられている。

【０００３】また、ディジタル放送システムにおいて
も、ディジタル放送サービスが最近開始されたことによ
って、上記の時分割多重方式を用いた映像信号の分配が
検討されている。

【０００４】これらの通信システムあるいは放送システ
ムにおいては、高速シリアル信号から複数の低速ディジ
タル信号を分離する分離回路や、高速シリアル信号から
所望の低速ディジタル信号を選択的に出力する選択回路
が広く用いられている。

【０００５】すなわち、分離回路（ｄｅｍｕｌｔｉｐｌ
ｅｘｅｒ）としては、例えば「ＡＳｉＢｉｐｏｌａｒ
５−Ｇｂ／ｓ８：１Ｍｕｌｔｉｐｌｅｘｅｒａ
ｎｄ４．２−Ｇｂ／ｓ１：８Ｄｅｍｕｌｔｉｐｌ
ｅｘｅｒ」（Ｍ．Ｏｈｕｃｈｉ著、ＩＥＥＥＪｏｕｒ
ｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉ
ｔｓ，ｖｏｌ．２７，Ｎｏ．４，１９９２）で述べられ
ている構成を挙げることができる。この文献に開示され
た分離回路は、８ビットシフトレジスタと、１／８の分
周クロックを発生するカウンタと、８個のＤ型フリップ
フロップ（以下、Ｄ−ＦＦとする）とから構成されてい
る。

【０００６】シフトレジスタは入力される高速ディジタ
ル信号に対して位相が１ビットずつずれた８つの高速シ
リアル信号を出力する。これらの出力は各々異なるＤ−
ＦＦに出力される。全てのＤ−ＦＦはカウンタから出力
される１／８クロックをクロック源としており、これら
のＤ−ＦＦから８つの低速ディジタル信号が分離されて
出力される。

【０００７】

【発明が解決しようとする課題】上述した従来の分離回
路では、分離する数が固定である。したがって、多重さ
れている低速ディジタル信号の数が異なる高速シリアル
信号に対しては使用することが不可能である。

【０００８】すなわち、様々な多重度の高速信号が伝送
される伝送システムにおいては、従来の分離回路を使用
する場合、夫々の多重度に対応する分離回路を複数用意
する必要がある。

【０００９】そこで、本発明の目的は上記の問題点を解
消し、分離する数が可変で、様々な多重度の高速信号を
分離することが可能な分離装置及び選択装置を提供する
ことにある。

【００１０】

【課題を解決するための手段】本発明による第１の分離
装置は、Ｎ個（Ｎは２以上の整数）の低速信号が順次ビ
ット多重されて構成される高速シリアル信号とその高速
シリアル信号のビットレートに等しい周波数の第１のク
ロックとを少なくとも入力し、前記Ｎ個の低速信号各々
を少なくとも前記高速シリアル信号から分離して出力す
る分離装置であって、前記第１のクロックを用いて前記
高速シリアル信号を順次シフトするＫ段（ＫはＮ以上の
自然数）のシフトレジスタと、各々前記シフトレジスタ
の各段の出力信号を入力しかつその出力信号を前記第１
のクロックのＮ分の１の周波数の第２のクロックを用い
て前記低速信号として出力するＫ個の出力手段とを備え
ている。

【００１１】本発明による第２の分離装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号が順次ビット多重されて構
成される高速シリアル信号とその高速シリアル信号のビ
ットレートに等しい周波数の第１のクロックとを少なく
とも入力し、前記Ｎ個の低速信号各々を少なくとも前記
高速シリアル信号から分離して出力する分離装置であっ
て、前記高速シリアル信号をそのままＫ個（ＫはＮ以上
の自然数）の高速シリアル信号として出力する１：Ｋバ
ッファと、前記第１のクロックを用いて前記第１のクロ
ックのＮ分の１の周波数の第２のクロックを順次シフト
するＫ段のシフトレジスタと、前記シフトレジスタの各
段の出力信号を用いて前記１：Ｋバッファからの高速シ
リアル信号を前記低速信号として出力するＫ個の出力手
段とを備えている。

【００１２】本発明による第３の分離装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成されるＭ
ビット幅の高速パラレル信号と、前記高速パラレル信号
のビットレートのＭ分の１の周波数の第１のクロックと
を少なくとも入力し、前記Ｎ個の低速信号各々を少なく
とも前記高速パラレル信号から分離して出力する分離装
置であって、前記第１のクロックを用いて前記Ｍビット
幅の高速パラレル信号のうちの対応するビットの信号を
順次シフトするＫ段（ＫはＮ以上の自然数）のシフトレ
ジスタと、各々前記シフトレジスタの各段の出力信号を
入力しかつその出力信号を前記第１のクロックのＮ分の
１の周波数の第２のクロックを用いて前記低速信号とし
て出力するＫ個の出力手段とを含むＭ個の分離回路を備
えている。

【００１３】本発明による第４の分離装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成されるＭ
ビット幅の高速パラレル信号と、前記高速パラレル信号
のビットレートのＭ分の１の周波数の第１のクロックと
を少なくとも入力し、前記Ｎ個の低速信号各々を少なく
とも前記高速パラレル信号から分離して出力する分離装
置であって、前記Ｍビット幅の高速パラレル信号のうち
の対応するビットの信号をそのままＫ個（ＫはＮ以上の
自然数）の高速シリアル信号として出力する１：Ｋバッ
ファと、前記第１のクロックを用いて前記第１のクロッ
クのＮ分の１の周波数の第２のクロックを順次シフトす
るＫ段のシフトレジスタと、前記シフトレジスタの各段
の出力信号を用いて前記１：Ｋバッファからの高速シリ
アル信号を前記低速信号として出力するＫ個の出力手段
とを含むＭ個の分離回路を備えている。

【００１４】本発明による第５の分離装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成される高
速シリアル信号とその高速シリアル信号のビットレート
と等しい周波数の高速クロックとを少なくとも入力し、
前記Ｎ個の低速信号各々を少なくとも前記高速シリアル
信号から分離して出力する分離装置であって、前記高速
クロックを用いて前記高速シリアル信号をＭビット幅の
高速パラレル信号に変換する直並列変換回路と、前記高
速クロックのＭ分の１の周波数の第１のクロックを用い
て前記直並列変換回路からの前記Ｍビット幅の高速パラ
レル信号のうちの対応するビットの信号を順次シフトす
るＫ段（ＫはＮ以上の自然数）のシフトレジスタと、各
々前記シフトレジスタの各段の出力信号を入力しかつそ
の出力信号を前記第１のクロックのＮ分の１の周波数の
第２のクロックを用いて前記低速信号として出力するＫ
個の出力手段とを含むＭ個の分離回路とを備えている。

【００１５】本発明による第６の分離装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成される高
速シリアル信号とその高速シリアル信号のビットレート
に等しい周波数の高速クロックとを少なくとも入力し、
前記Ｎ個の低速信号各々を少なくとも前記高速シリアル
信号から分離して出力する分離装置であって、前記高速
クロックを用いて前記高速シリアル信号をＭビット幅の
高速パラレル信号に変換する直並列変換回路と、前記直
並列変換回路からの前記Ｍビット幅の高速パラレル信号
のうちの対応するビットの信号をそのままＫ個（ＫはＮ
以上の自然数）の高速シリアル信号として出力する１：
Ｋバッファと、前記高速クロックのＭ分の１の周波数の
第１のクロックを用いて前記第１のクロックのＮ分の１
の周波数の第２のクロックを順次シフトするＫ段のシフ
トレジスタと、前記シフトレジスタの各段の出力信号を
用いて前記１：Ｋバッファからの高速シリアル信号を前
記低速信号として出力するＫ個の出力手段とを含むＭ個
の分離回路とを備えている。

【００１６】本発明による第１の選択装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号が順次ビット多重されて構
成される高速シリアル信号とその高速シリアル信号のビ
ットレートに等しい周波数の第１のクロックとを少なく
とも入力し、前記Ｎ個の低速信号から１つの低速信号を
少なくとも選択して出力する選択装置であって、前記第
１のクロックを用いて前記高速シリアル信号を順次シフ
トするＫ段（ＫはＮ以上の自然数）のシフトレジスタ
と、各々前記シフトレジスタの各段の出力信号を入力し
かつその出力信号を前記第１のクロックのＮ分の１の周
波数の第２のクロックを用いて前記低速信号として出力
するＫ個の出力手段とを含む分離回路と、前記Ｋ個の出
力手段各々からの出力信号のうち１つの信号を選択して
出力する選択手段とを備えている。

【００１７】本発明による第２の選択装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号が順次ビット多重されて構
成される高速シリアル信号とその高速シリアル信号のビ
ットレートに等しい周波数の第１のクロックとを少なく
とも入力し、前記Ｎ個の低速信号から１つの低速信号を
少なくとも選択して出力する選択装置であって、前記高
速シリアル信号をそのままＫ個（ＫはＮ以上の自然数）
の高速シリアル信号として出力する１：Ｋバッファと、
前記第１のクロックを用いて前記第１のクロックのＮ分
の１の周波数の第２のクロックを順次シフトするＫ段の
シフトレジスタと、前記シフトレジスタの各段の出力信
号を用いて前記１：Ｋバッファからの高速シリアル信号
を前記低速信号として出力するＫ個の出力手段とを含む
分離回路と、前記Ｋ個の出力手段各々からの出力信号の
うちの１つの信号を選択して出力する選択手段とを備え
ている。

【００１８】本発明による第３の選択装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成されるＭ
ビット幅の高速パラレル信号とその高速パラレル信号の
ビットレートのＭ分の１の周波数の第１のクロックとを
少なくとも入力し、前記Ｎ個の低速信号から１つの低速
信号を少なくとも選択して出力する選択装置であって、
前記第１のクロックを用いて前記Ｍビット幅の高速パラ
レル信号のうちの対応するビットの信号を順次シフトす
るＫ段（ＫはＮ以上の自然数）のシフトレジスタと、各
々前記シフトレジスタの各段の出力信号を入力しかつそ
の出力信号を前記第１のクロックのＮ分の１の周波数の
第２のクロックを用いて前記低速信号として出力するＫ
個の出力手段とを含むＭ個の分離回路と、前記Ｍ個の分
離回路各々からの出力信号のうちの１つの信号を選択し
て出力する選択手段とを備えている。

【００１９】本発明による第４の選択装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成されるＭ
ビット幅の高速パラレル信号とその高速パラレル信号の
ビットレートのＭ分の１の周波数の第１のクロックとを
少なくとも入力し、前記Ｎ個の低速信号から１つの低速
信号を少なくとも選択して出力する選択装置であって、
前記Ｍビット幅の高速パラレル信号のうちの対応するビ
ットの信号をそのままＫ個（ＫはＮ以上の自然数）の高
速シリアル信号として出力する１：Ｋバッファと、前記
第１のクロックを用いて前記第１のクロックのＮ分の１
の周波数の第２のクロックを順次シフトするＫ段のシフ
トレジスタと、前記シフトレジスタの各段の出力信号を
用いて前記１：Ｋバッファからの高速シリアル信号を前
記低速信号として出力するＫ個の出力手段とを含むＭ個
の分離回路と、前記Ｍ個の分離回路各々からの出力信号
のうちの１つの信号を選択して出力する選択手段とを備
えている。

【００２０】本発明による第５の選択装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成される高
速シリアル信号とその高速シリアル信号のビットレート
に等しい周波数の高速クロックとを少なくとも入力し、
前記Ｎ個の低速信号から１つの低速信号を少なくとも選
択して出力する選択装置であって、前記高速クロックを
用いて前記高速シリアル信号をＭビット幅の高速パラレ
ル信号に変換する直並列変換回路と、前記高速クロック
のＭ分の１の周波数の第１のクロックを用いて前記直並
列変換回路からの前記Ｍビット幅の高速パラレル信号の
うちの対応するビットの信号を順次シフトするＫ段（Ｋ
はＮ以上の自然数）のシフトレジスタと、各々前記シフ
トレジスタの各段の出力信号を入力しかつその出力信号
を前記第１のクロックのＮ分の１の周波数の第２のクロ
ックを用いて前記低速信号として出力するＫ個の出力手
段とを含むＭ個の分離回路と、前記Ｍ個の分離回路各々
からの出力信号のうちの１つの信号を選択して出力する
選択手段とを備えている。

【００２１】本発明による第６の選択装置は、Ｎ個（Ｎ
は２以上の整数）の低速信号がＭビット（Ｍは２以上の
整数）を単位として順次時分割多重されて構成される高
速シリアル信号とその高速シリアル信号のビットレート
に等しい周波数の高速クロックとを少なくとも入力し、
前記Ｎ個の低速信号から１つの低速信号を少なくとも選
択して出力する選択装置であって、前記高速クロックを
用いて前記高速シリアル信号をＭビット幅の高速パラレ
ル信号に変換する直並列変換回路と、前記直並列変換回
路からの前記Ｍビット幅の高速パラレル信号のうちの対
応するビットの信号をそのままＫ個（ＫはＮ以上の自然
数）の高速シリアル信号として出力する１：Ｋバッファ
と、前記高速クロックのＭ分の１の周波数の第１のクロ
ックを用いて前記第１のクロックのＮ分の１の周波数の
第２のクロックを順次シフトするＫ段のシフトレジスタ
と、前記シフトレジスタの各段の出力信号を用いて前記
１：Ｋバッファからの高速シリアル信号を前記低速信号
として出力するＫ個の出力手段とを含むＭ個の分離回路
と、前記Ｍ個の分離回路各々からの出力信号のうちの１
つの信号を選択して出力する選択手段とを備えている。

【００２２】すなわち、本発明の第１の分離回路は、Ｎ
個（Ｎは２以上の整数）の低速信号が順次ビット多重さ
れて構成される高速シリアル信号と、該高速シリアル信
号のビットレートと等しい周波数の第１のクロックとを
少なくとも入力し、該Ｎ個の低速信号を少なくとも出力
する分離回路において、Ｋ個（ＫはＮ以上の自然数）の
Ｄ型フリップフロップ（以下、Ｄ−ＦＦとする）Ｆ１，
ｉ（ｉはＫ以下の自然数）が、Ｄ−ＦＦＦ１，ｉの出
力信号がＤ−ＦＦＦ１，ｉ＋１の入力信号となるよう
に直列に接続され、Ｄ−ＦＦＦ１，ｉから出力される
Ｋ個の信号を出力するシフトレジスタと、Ｋ個のＤ−Ｆ
ＦＦ２，ｊ（ｊはＫ以下の自然数）とを少なくとも備
え、該Ｄ−ＦＦＦ１，ｉの出力端子と該Ｄ−ＦＦＦ
２，ｉの入力端子とを互いに接続し、該シフトレジスタ
の入力信号並びにクロック源が各々該高速シリアル信号
並びに該第１のクロックであり、該Ｄ−ＦＦＦ２，ｊ
のクロック源が該第１のクロックのＮ分の１の周波数の
第２のクロックであり、該Ｄ−ＦＦＦ２，ｊのうちの
Ｎ個からの出力信号を該Ｎ個の低速信号として出力して
いる。

【００２３】これによって、低速信号が順次ビット多重
されて構成される高速シリアル信号を分離する分離回路
において、分周クロックの分周比に応じて分離する数を
変えることが可能となる。

【００２４】本発明の第２の分離回路は、Ｎ個（Ｎは２
以上の整数）の低速信号が順次ビット多重されて構成さ
れる高速シリアル信号と、該高速シリアル信号のビット
レートと等しい周波数の第１のクロックとを少なくとも
入力し、該Ｎ個の低速信号を少なくとも出力する分離回
路において、該高速シリアル信号を入力してＫ個（Ｋは
Ｎ以上の自然数）の該高速シリアル信号を出力するバッ
ファと、Ｋ個のＤ−ＦＦＦ１，ｉ（ｉはＫ以下の自然
数）を備えたシフトレジスタと、Ｋ個のＤ−ＦＦＦ
２，ｊ（ｊはＫ以下の自然数）とを少なくとも備え、該
シフトレジスタの入力信号が該第１のクロック信号のＮ
分のｌの周波数の第２のクロックであり、該シフトレジ
スタのクロック源が該第１のクロックであり、該Ｄ−Ｆ
ＦＦ２，ｊの入力信号が該バッファから出力される該
Ｋ個の高速シリアル信号であり、該Ｄ−ＦＦＦ２，ｊ
のクロック源が各々該Ｄ−ＦＦＦ１，ｉの出力信号で
あり、該Ｄ−ＦＦＦ２，ｊのうちのＮ個からの出力信
号を該Ｎ個の低速信号として出力している。

【００２５】これによって、低速信号が順次ビット多重
されて構成される高速シリアル信号を分離する分離回路
において、分周クロックの分周比に応じて分離する数を
変えることが可能となる。

【００２６】本発明の第３の分離回路は、Ｎ個（Ｎは２
以上の整数）の低速信号がＭビット（Ｍは２以上の整
数）を単位として順次時分割多重されて構成されるＭビ
ット幅の高速パラレル信号Ｄｌ（ｌはＭ以下の自然数）
と、該高速パラレル信号ＤｌのビットレートのＭ分の１
の周波数の第１のクロックとを少なくとも入力し、該Ｎ
個の低速信号を少なくとも出力する分離回路において、
Ｍ個の上記第１あるいは第２の分離回路であるＤＭＵＸ
１，ｐ（ｐはＭ以下の自然数）を少なくとも備え、該高
速パラレル信号Ｄｌを該ＤＭＵＸ１，ｌに各々入力して
いる。

【００２７】これによって、低速信号がＭビット（Ｍは
２以上の整数）を単位として時分割多重されているＭビ
ット幅の高速パラレル信号Ｄｌを分離する分離回路にお
いて、分周クロックの分周比に応じて分離する数を変え
ることが可能となる。

【００２８】本発明の第４の分離回路は、Ｎ個（Ｎは２
以上の整数）の低速信号がＭビット（Ｍは２以上の整
数）を単位として順次時分割多重されて構成される高速
シリアル信号と、該高速シリアル信号のビットレートと
等しい周波数の高速クロックとを少なくとも入力し、該
Ｎ個の低速信号を少なくとも出力する分離回路におい
て、入力される高速シリアル信号をＭビット幅の高速パ
ラレル信号に変換する直並列変換回路と、上記第３の分
離回路とを少なくとも備え、該直並列変換回路から出力
される該高速パラレル信号と該高速クロックのＭ分の１
の周波数の第１のクロックとを第３の分離回路に入力さ
せている。

【００２９】これによって、低速信号がＭビット（Ｍは
２以上の整数）を単位として時分割多重されているシリ
アル信号を分離する分離回路において、分周クロックの
分周比に応じて分離する数を変えることが可能となる。

【００３０】本発明の第５の分離回路は、上記第３ある
いは第４の分離回路において、Ｍの値を８としている。
これによって、低速信号がバイト多重、あるいはオクテ
ット多重されている高速信号を分離する分離回路におい
て、分周クロックの分周比に応じて分離する数を変える
ことが可能となる。

【００３１】本発明の第６の分離回路は、上述した第１
から第５の分離回路のうちのいずれかにおいて、外部か
ら入力される制御信号に従って分周比が変更可能な分周
器を少なくとも備え、該制御信号により該分周比がＮに
設定され、該分周器は第１のクロックを入力して第２の
クロックを出力するようにしている。これによって、こ
の分周器の分周比を外部から制御することで、分離する
数を変えることが可能となる。

【００３２】本発明の第１の選択回路は、Ｎ個（Ｎは２
以上の整数）の低速信号が順次ビット多重されて構成さ
れる高速シリアル信号と、該高速シリアル信号のビット
レートと等しい周波数の第１のクロックとを少なくとも
入力し、該Ｎ個の低速信号のうち選択された１つの低速
信号を少なくとも出力する選択回路において、上記第１
あるいは第２の分離回路と、Ｋ個の入力ポートに入力さ
れる信号のうち選択された１つの信号を出力するセレク
タとを備え、入力される該高速シリアル信号並びに該第
１のクロックが該第１あるいは第２の分離回路に入力さ
れ、該第１あるいは第２の分離回路から出力される該Ｎ
個の低速信号を該セレクタのＫ個の入力ポートのうちの
Ｎ個に夫々入力し、該セレクタの出力信号を該選択され
た１つの低速信号として出力している。

【００３３】これによって、低速信号が順次ビット多重
されて構成される高速シリアル信号から所望の低速信号
を選択して出力する選択回路において、分周クロックの
分周比を変えることによって様々な多重度の高速信号に
対応することが可能となる。

【００３４】本発明の第２の選択回路は、Ｎ個（Ｎは２
以上の整数）の低速信号がＭビット（Ｍは２以上の整
数）を単位として順次時分割多重されて構成されるＭビ
ット幅の高速パラレル信号Ｄｌ（ｌはＭ以下の自然数）
と、該高速パラレル信号ＤｌのビットレートのＭ分の１
の周波数の第１のクロックとを少なくとも入力し、該Ｎ
個の低速信号のうち選択された１つの低速信号を少なく
とも出力する選択回路において、上記第３の分離回路
と、Ｋ個の入力ポートに入力される信号のうち選択され
た１つの信号を出力するセレクタとを備え、入力される
該高速パラレル信号Ｄｌ並びに該第１のクロックを該第
３の分離回路に入力し、該第３の分離回路から出力され
る該Ｎ個の低速信号を該セレクタのＫ個の入力ポートの
うちのＮ個に夫々入力し、該セレクタ出力信号を該選択
された１つの低速信号として出力している。

【００３５】これによって、低速信号がＭビット（Ｍは
２以上の整数）を単位として時分割多重されているＭビ
ット幅のパラレル信号から所望の低速信号を選択して出
力する選択回路において、分周クロックの分周比を変え
ることによって様々な多重度の高速信号に対応すること
が可能となる。

【００３６】本発明の第３の選択回路は、Ｎ個（Ｎは２
以上の整数）の低速信号がＭビット（Ｍは２以上の整
数）を単位として順次時分割多重されて構成される高速
シリアル信号と、該高速シリアル信号のビットレートと
等しい周波数の高速クロックとを少なくとも入力し、該
Ｎ個の低速信号のうち選択された１つの低速信号を少な
くとも出力する選択回路において、上記第４の分離回路
と、Ｋ個の入力ポートに入力される信号のうち選択され
た１つの信号を出力するセレクタとを備え、入力される
該高速シリアル信号並びに該高速クロックを該第４の分
離回路に入力し、該第４の分離回路から出力される該Ｎ
個の低速信号を該セレクタのＫ個の入力ポートのうちの
Ｎ個に夫々入力し、該セレクタの出力信号を該選択され
た１つの低速信号として出力している。

【００３７】これによって、低速信号がＭビット（Ｍは
２以上の整数）を単位として時分割多重されているシリ
アル信号から所望の低速信号を選択して出力する選択回
路において、分周クロックの分周比を変えることによっ
て様々な多重度の高速信号に対応することが可能とな
る。

【００３８】本発明の第４の選択回路は、上記の第２あ
るいは第３の選択回路において、Ｍの値を８としてい
る。これによって、低速信号がバイト多重あるいはオク
テット多重されている高速信号から所望の低速信号を選
択して出力する選択回路において、分周クロックの分周
比を変えることによって様々な多重度の高速信号に対応
することが可能となる。

【００３９】本発明の第５の選択回路は、上述した第１
から第４の選択回路のうちのいずれかにおいて、外部か
ら入力される制御信号にしたがって分周比が変更可能な
分周器を少なくとも備え、該制御信号により該分周比を
Ｎに設定し、該分周器が第１のクロックを入力して第２
のクロックを出力するようにしている。これによって、
この分周回路の分周比を外部から制御することで、様々
な多重度の高速信号に対応することが可能となる。

【００４０】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の第１の実施例に
よる分離回路の構成を示すブロック図である。図におい
て、分離回路１は５つのシフトレジスタ内Ｄ型フリップ
フロップ（以下、Ｄ−ＦＦとする）２１〜２５を縦続接
続して構成するシフトレジスタ２と、５つのＤ−ＦＦ１
１〜１５とから構成されている。シフトレジスタ内Ｄ−
ＦＦ２１〜２５の出力ポートは各々Ｄ−ＦＦ１１〜１５
の入力ポートに接続されている。

【００４１】分離回路１は高速シリアル信号１０１と第
１のクロック１０２と第２のクロック１０３とを夫々入
力するの３つの入力ポートと、Ｄ−ＦＦ１１〜１５の出
力ポートが各々接続されかつ低速シリアル信号２０１〜
２０５を出力する５つの出力ポートとを備えている。ま
た、シフトレジスタ２のシフトレジスタ内Ｄ−ＦＦ２１
〜２５各々は第１のクロック１０２をクロック源とし、
Ｄ−ＦＦ１１〜１５各々は第２のクロック１０３をクロ
ック源としている。

【００４２】図２は図１の分離回路１において多重度が
３の場合の動作を示すタイミングチャートであり、図３
は図１の分離回路１において多重度が５の場合の動作を
示すタイミングチャートである。これら図１〜図３を用
いて分離回路１における動作について説明する。

【００４３】図２は３つの低速信号１−１〜１−５，２
−０〜２−４，３−０〜３−４が順次ビット多重されて
構成される高速シリアル信号１０１が分離回路１に入力
される場合の動作を表している。ここで、例えば低速信
号３−１は３番目の低速信号における１ビット目のデー
タであることを示している。

【００４４】図２に示すように、シフトレジスタ２から
は１ビットずつ位相がシフトした５つの信号１１１〜１
１５が出力される。これらの信号１１１〜１１５と、周
波数が第１のクロック１０２の１／３である第２のクロ
ック１０３とがＤ−ＦＦ１１〜１５に入力されると、低
速シリアル信号２０１〜２０５が５つの出力ポートから
出力される。これら低速シリアル信号２０１〜２０５の
うちの低速シリアル信号２０１〜２０３は高速シリアル
信号１０１から分離された低速信号である。

【００４５】続いて、図３は５つの低速信号１−１〜１
−５，２−１〜２−４，３−１〜３−４，４−１〜４−
４，５−１〜５−３が順次ビット多重されて構成される
高速シリアル信号１０１が分離回路１に入力される場合
の動作を表している。この場合、第２のクロック１０３
として、第１のクロック１０２の１／５の周波数のクロ
ックを入力することによって、高速シリアル信号１０１
から分離された５つの低速ディジタル信号が得られる。

【００４６】上述したように、分離回路１は第２のクロ
ック１０３の周波数を適当な値とすることによって、様
々な多重度の高速シリアル信号１０１を低速ディジタル
信号に分離することが可能となる。分離することが可能
な多重度はシフトレジスタ内Ｄ−ＦＦ２１〜２５及びＤ
−ＦＦ１１〜１５の個数以下であり、例えば図１に示す
分離回路１であれば、多重度５以下の高速シリアル信号
１０１を分離することができる。したがって、これらシ
フトレジスタ内Ｄ−ＦＦ２１〜２５及びＤ−ＦＦ１１〜
１５の個数を増やすことによって、より多重度の大きい
高速シリアル信号の分離が可能な分離回路を実現するこ
とができる。

【００４７】図４は本発明の第２の実施例による分離回
路の構成を示すブロック図である。図において、分離回
路３は５つのシフトレジスタ内Ｄ−ＦＦ４１〜４５を縦
続接続して構成するシフトレジスタ４と、５つのＤ−Ｆ
Ｆ３１〜３５と、１つの入力信号をその信号と同じ信号
を５つの出力ポートから出力する１：５バッファ３０と
から構成されている。

【００４８】１：５バッファ３０は高速シリアル信号３
０１を入力し、高速シリアル信号３１１〜３１５を出力
する。これら高速シリアル信号３１１〜３１５は夫々Ｄ
−ＦＦ３１〜３５に入力される。

【００４９】また、第２のクロック３０３並びに第１の
クロック３０２はシフトレジスタ４のデータ入力ポート
並びにクロック入力ポートに夫々入力される。さらに、
シフトレジスタ内Ｄ−ＦＦ４１〜４５各々からのクロッ
ク３２１〜３２５はＤ−ＦＦ３１〜３５のクロック入力
ポートに夫々入力される。

【００５０】図５は図４の分離回路３において多重度が
３の場合の動作を示すタイミングチャートである。これ
ら図４及び図５を用いて分離回路３における動作につい
て説明する。

【００５１】図５は３つの低速信号１−２〜１−５，２
−１〜２−４，３−１〜３−４が順次ビット多重されて
構成される高速シリアル信号３０１が分離回路３に入力
される場合の動作を表している。

【００５２】第１のクロック３０２の１／３の周波数の
第２のクロック３０３をシフトレジスタ４に入力するこ
とによって、立ち上がりのタイミングが高速シリアル信
号３０１の１ビット分ずつずれているクロック３２１〜
３２５がシフトレジスタ４のシフトレジスタ内Ｄ−ＦＦ
４１〜４５各々から出力される。

【００５３】これらのクロック３２１〜３２５をクロッ
ク源として、Ｄ−ＦＦ３１〜３５において高速シリアル
信号３１１〜３１５を夫々打ち抜くことによって、低速
シリアル信号４０１〜４０５が得られる。これら低速シ
リアル信号４０１〜４０５のうちの低速シリアル信号４
０１〜４０３は高速シリアル信号３０１から分離された
低速信号である。

【００５４】この分離回路３も図１に示す分離回路１と
同様に、第２のクロック３０３の周波数を適当な値とす
ることによって、シフトレジスタ内Ｄ−ＦＦ４１〜４５
及びＤ−ＦＦ３１〜３５の個数以下の任意の多重度の高
速シリアル信号３０１の分離が可能となる。

【００５５】図６は本発明の第３の実施例による分離装
置の構成を示すブロック図である。図においては、Ｄ３
〜Ｄ０で表される４ビット幅の高速パラレル信号３１０
に多重されている低速信号を分離する分離装置を示して
いる。

【００５６】高速パラレル信号３１０には低速信号が４
ビット単位で時分割多重されているため、４本の信号線
のうちの１本に着目すると、低速信号がビット多重され
ている。

【００５７】本実施例では上記の分離回路３を４つ使用
し、高速パラレル信号３１０のＤ３〜Ｄ０を分離回路３
−１〜３−４各々に入力している。また、分離回路３−
１〜３−４各々の同一番号の出力ポートｏ１〜ｏ５から
の出力信号を４つ併せてパラレル出力ポートとし、低速
信号４１１〜４１５を出力するための５つの出力ポート
を有している。尚、図示していないが、分離回路３−１
〜３−４各々は図４に示す分離回路３と同様の構成とな
っている。

【００５８】本実施例では４８Ｍｂｐｓのビットレート
の高速パラレル信号３１０を分離回路３−１〜３−４に
夫々入力している。この場合、信号線１本あたりの速度
は１２Ｍｂｐｓであるため、１２ＭＨｚの矩形波を第１
のクロック３０２として入力している。この条件におい
て、１６Ｍｂｐｓの低速信号４１１〜４１３が多重され
た高速パラレル信号３１０を入力し、かつ４ＭＨｚの第
２のクロック３０３を入力したところ、３つの出力ポー
トから低速信号４１１〜４１３が夫々出力することが確
認されている。

【００５９】さらに、１２Ｍｂｐｓの低速信号４１１〜
４１４が多重された高速パラレル信号３１０を入力し、
かつ３ＭＨｚの第２のクロック３０３を入力したとこ
ろ、４つの出力ポートから低速信号４１１〜４１４が夫
々出力することも併せて確認されている。

【００６０】図７は本発明の第４の実施例による分離装
置の構成を示すブロック図である。図において、本発明
の第４の実施例による分離装置は図６に示す本発明の第
３の実施例による分離装置の分離回路３−１〜３−４を
図１に示す分離回路１に置き換えた以外は図６に示す本
発明の第３の実施例による分離装置の構成と同様であ
る。

【００６１】すなわち、本実施例では上記の分離回路１
を４つ使用し、高速パラレル信号１１０のＤ３〜Ｄ０を
分離回路１−１〜１−４各々に入力している。また、分
離回路１−１〜１−４各々の同一番号の出力ポートｏ１
〜ｏ５からの出力信号を４つ併せてパラレル出力ポート
とし、低速信号２１１〜２１５を出力するための５つの
出力ポートを有している。尚、図示していないが、分離
回路１−１〜１−４各々は図１に示す分離回路１と同様
の構成となっている。

【００６２】したがって、上述した本発明の第３の実施
例による分離装置と同様に、１６Ｍｂｐｓの低速信号２
１１〜２１３が多重された高速パラレル信号１１０を入
力し、かつ４ＭＨｚの第２のクロック１０３を入力すれ
ば、３つの出力ポートから低速信号２１１〜２１３が夫
々出力されることとなる。

【００６３】また、１２Ｍｂｐｓの低速信号２１１〜２
１４が多重された高速パラレル信号１１０を入力し、か
つ３ＭＨｚの第２のクロック１０３を入力すれば、４つ
の出力ポートから低速信号２１１〜２１４が夫々出力さ
れることとなる。

【００６４】図８は本発明の第５の実施例による選択装
置の構成を示すブロック図である。図において、本発明
の第５の実施例による選択装置は分離回路１−５〜１−
８と、セレクタ５とから構成されている。尚、図示して
いないが、分離回路１−５〜１−８各々は図１に示す分
離回路１と同様の構成となっている。

【００６５】図においては、Ｄ３〜Ｄ０で表される４ビ
ット幅の高速パラレル信号１１０から所望の低速信号を
選択する選択装置を示している。この選択装置は分離回
路１−５〜１−８の出力部に５入力：１出力型のセレク
タ５を接続して構成されている。セレクタ５は分離回路
１−５〜１−８の出力信号を選択するための制御入力ポ
ートを有しており、この制御入力ポートに低速信号選択
制御信号２２１を入力することで、所望の低速パラレル
信号２２０を出力することが可能となる。

【００６６】図９は本発明の第６の実施例による分離装
置の構成を示すブロック図であり、図１０は本発明の第
６の実施例で用いられる高速シリアル信号のフレームフ
ォーマット例を示す図である。図９において、本発明の
第６の実施例による分離装置は複数の低速信号がバイト
多重された高速シリアル信号対応の分離回路で構成され
ている。

【００６７】この分離装置は８つの分離回路１−１１〜
１−１８と、直並列変換回路６と、分周回路７とから構
成されている。直並列変換回路６は１５５．５２Ｍｂｐ
ｓの高速シリアル信号１０１と１５５．５２ＭＨｚの高
速クロック１０４とを入力し、高速シリアル信号１０１
のフレーム同期をとった後、８ビット幅のパラレル信号
と１９．４４ＭＨｚのバイトクロックとを出力する。こ
のバイトクロックは分離回路１−１１〜１−１８各々に
第１のクロック１０６として入力される。尚、図示して
いないが、分離回路１−１１〜１−１８各々は図１に示
す分離回路１と同様の構成となっている。

【００６８】また、本実施例では、図１０に示すフレー
ムフォーマットの高速シリアル信号１０１に対してフレ
ーム同期をとる機能を有する直並列変換回路６を使用し
ている。図１０に示すフレームフォーマットは通信衛星
を利用したディジタル放送用の速度２９．１６２Ｍｂｐ
ｓのベースバンド信号を多重するためのものであり、放
送用搬送波信号５波分を収容することが可能である。

【００６９】このフレームフォーマットに関しては、
「ＧＴＴＨ（ＧｉｇａｂｉｔＴｏＴｈｅＨｏｍｅ）
におけるディジタル衛星放送信号の収容法の検討」（土
門等著、１９９７年電子情報通信学会総合大会Ｂ−８−
５８）に詳細に記述されている。

【００７０】一方、分周回路７は外部から与えられる分
周比制御信号１０５によって分周比を変える機能を有し
ており、第１のクロック１０６を入力して第２のクロッ
ク１０７を出力する。本実施例では、図１０に示すフレ
ームフォーマットに対応するため、分周比制御信号１０
５によって分周比が１／５に設定され、周波数３．８８
８ＭＨｚの第２のクロック１０７が出力される。

【００７１】直並列変換回路６から出力されるパラレル
信号及び１９．４４ＭＨｚの第１のクロック１０６と分
周回路７から出力される３．８８８ＭＨｚの第２のクロ
ック１０７とは分離回路１−１１〜１−１８に夫々入力
され、高速シリアル信号１０１から分離された低速パラ
レル信号２３１〜２３５が出力される。

【００７２】また、図１０に示すフレームフォーマット
と同一のフレーム同期パターンを持ち、４２．１９２Ｍ
ｂｐｓのディジタル放送用ペースバンド信号が３多重さ
れた高速シリアル信号１０１に対しても、分周回路７の
分周比を１／３に設定して６．４８ＭＨｚの第２のクロ
ック１０７を分離回路１−１１〜１−１８に与えること
によって、高速シリアル信号１０１から分離された３つ
の低速パラレル信号２３１〜２３３が出力されることが
確認されている。

【００７３】図１１は本発明の第７の実施例による選択
装置の構成を示すブロック図である。図において、本発
明の第７の実施例による選択装置は高速シリアル信号１
０１から所望のディジタル放送用ベースバンド信号を選
択して出力する選択回路を示している。

【００７４】本発明の第７の実施例による選択装置は図
９に示す分離装置の出力ポートにセレクタ８を接続した
ものであり、低速信号選択制御信号２４１を入力するこ
とによって所望のディジタル放送用ベースバンド信号を
選択して出力するようにしている。

【００７５】すなわち、本発明の第７の実施例による選
択装置は８つの分離回路１−１１〜１−１８と、直並列
変換回路６と、分周回路７と、セレクタ８とから構成さ
れている。尚、分離回路１−１１〜１−１８各々は図１
に示す分離回路１と同様の構成となっており、直並列変
換回路６及び分周回路７は上述した動作を行うよう構成
されている。

【００７６】このように、Ｎ個（Ｎは２以上の整数）の
低速信号が順次ビット多重されて構成される高速シリア
ル信号１０１とその高速シリアル信号１０１のビットレ
ートに等しい周波数の第１のクロック１０２とを少なく
とも入力し、Ｎ個の低速信号を少なくとも出力する分離
装置において、第１のクロック１０２を用いて高速シリ
アル信号１０１をＫ段（ＫはＮ以上の自然数）のシフト
レジスタ２で順次シフトし、このシフトレジスタ２の各
段の出力信号を入力しかつその出力信号を第１のクロッ
ク１０２のＮ分の１の周波数の第２のクロック１０３を
用いてＫ個のＤ−ＦＦ１１〜１５から低速信号として出
力することによって、分離する数が可変で、様々な多重
度の高速信号を分離することが可能となる。

【００７７】また、Ｎ個（Ｎは２以上の整数）の低速信
号が順次ビット多重されて構成される高速シリアル信号
３０１とその高速シリアル信号３０１のビットレートに
等しい周波数の第１のクロック３０２とを少なくとも入
力し、Ｎ個の低速信号を少なくとも出力する分離装置に
おいて、高速シリアル信号３０１を１：Ｋバッファ３０
からそのままＫ個（ＫはＮ以上の自然数）の高速シリア
ル信号３１１〜３１５として出力し、第１のクロック３
０２を用いて第１のクロック３０２のＮ分の１の周波数
の第２のクロック３０３をＫ段のシフトレジスタ４で順
次シフトし、シフトレジスタ４の各段の出力信号を用い
て１：Ｋバッファ３０からの高速シリアル信号３１１〜
３１５をＫ個のＤ−ＦＦ３１〜３５から低速信号として
出力することによって、分離する数が可変で、様々な多
重度の高速信号を分離することが可能となる。

【００７８】これによって、任意の多重度の高速信号に
対応する分離装置を実現することが可能となる。また、
上記の分離装置を用いることで、任意の多重度の高速信
号に対応する選択装置を実現することも可能となる。

【００７９】尚、請求項の記載に関連して本発明はさら
に次の態様をとりうる。

【００８０】（１）Ｎ個（Ｎは２以上の整数）の低速信
号が８ビットを単位として順次時分割多重されて構成さ
れる高速シリアル信号とその高速シリアル信号のビット
レートと等しい周波数の高速クロックとを少なくとも入
力し、前記Ｎ個の低速信号各々を少なくとも前記高速シ
リアル信号から分離して出力する分離装置であって、前
記高速クロックを用いて前記高速シリアル信号を８ビッ
ト幅の高速パラレル信号に変換する直並列変換回路と、
前記高速クロックの８分の１の周波数の第１のクロック
を用いて前記直並列変換回路からの前記８ビット幅の高
速パラレル信号のうちの対応するビットの信号を順次シ
フトするＫ段（ＫはＮ以上の自然数）のシフトレジスタ
と、各々前記シフトレジスタの各段の出力信号を入力し
かつその出力信号を前記第１のクロックのＮ分の１の周
波数の第２のクロックを用いて前記低速信号として出力
するＫ個の出力手段とを含む８個の分離回路とを有する
ことを特徴とする分離装置。

【００８１】（２）外部からの制御信号に応じて分周比
が可変されかつ前記第１のクロックを入力して前記第２
のクロックを出力する分周器を含むことを特徴とする
（１）記載の分離装置。

【００８２】（３）Ｎ個（Ｎは２以上の整数）の低速信
号が８ビットを単位として順次時分割多重されて構成さ
れる高速シリアル信号とその高速シリアル信号のビット
レートに等しい周波数の高速クロックとを少なくとも入
力し、前記Ｎ個の低速信号各々を少なくとも前記高速シ
リアル信号から分離して出力する分離装置であって、前
記高速クロックを用いて前記高速シリアル信号を８ビッ
ト幅の高速パラレル信号に変換する直並列変換回路と、
前記直並列変換回路からの前記８ビット幅の高速パラレ
ル信号のうちの対応するビットの信号をそのままＫ個
（ＫはＮ以上の自然数）の高速シリアル信号として出力
する１：Ｋバッファと、前記高速クロックのＭ分の１の
周波数の第１のクロックを用いて前記第１のクロックの
Ｎ分の１の周波数の第２のクロックを順次シフトするＫ
段のシフトレジスタと、前記シフトレジスタの各段の出
力信号を用いて前記１：Ｋバッファからの高速シリアル
信号を前記低速信号として出力するＫ個の出力手段とを
含む８個の分離回路とを有することを特徴とする分離装
置。

【００８３】（４）外部からの制御信号に応じて分周比
が可変されかつ前記第１のクロックを入力して前記第２
のクロックを出力する分周器を含むことを特徴とする
（３）記載の分離装置。

【００８４】（５）Ｎ個（Ｎは２以上の整数）の低速信
号が順次ビット多重されて構成される高速シリアル信号
とその高速シリアル信号のビットレートに等しい周波数
の第１のクロックとを少なくとも入力し、前記Ｎ個の低
速信号から１つの低速信号を少なくとも選択して出力す
る選択装置であって、前記第１のクロックを用いて前記
高速シリアル信号を順次シフトするＫ段（ＫはＮ以上の
自然数）のシフトレジスタと、各々前記シフトレジスタ
の各段の出力信号を入力しかつその出力信号を前記第１
のクロックのＮ分の１の周波数の第２のクロックを用い
て前記低速信号として出力するＫ個の出力手段とを含む
分離回路と、外部からの制御信号に応じて分周比が可変
されかつ前記第１のクロックを入力して前記第２のクロ
ックを出力する分周器と、前記Ｋ個の出力手段各々から
の出力信号のうち１つの信号を選択して出力する選択手
段とを有することを特徴とする選択装置。

【００８５】（６）Ｎ個（Ｎは２以上の整数）の低速信
号が順次ビット多重されて構成される高速シリアル信号
とその高速シリアル信号のビットレートに等しい周波数
の第１のクロックとを少なくとも入力し、前記Ｎ個の低
速信号から１つの低速信号を少なくとも選択して出力す
る選択装置であって、前記高速シリアル信号をそのまま
Ｋ個（ＫはＮ以上の自然数）の高速シリアル信号として
出力する１：Ｋバッファと、前記第１のクロックを用い
て前記第１のクロックのＮ分の１の周波数の第２のクロ
ックを順次シフトするＫ段のシフトレジスタと、前記シ
フトレジスタの各段の出力信号を用いて前記１：Ｋバッ
ファからの高速シリアル信号を前記低速信号として出力
するＫ個の出力手段とを含む分離回路と、外部からの制
御信号に応じて分周比が可変されかつ前記第１のクロッ
クを入力して前記第２のクロックを出力する分周器と、
前記Ｋ個の出力手段各々からの出力信号のうちの１つの
信号を選択して出力する選択手段とを有することを特徴
とする選択装置。

【００８６】（７）Ｎ個（Ｎは２以上の整数）の低速信
号が８ビットを単位として順次時分割多重されて構成さ
れる８ビット幅の高速パラレル信号とその高速パラレル
信号のビットレートの８分の１の周波数の第１のクロッ
クとを少なくとも入力し、前記Ｎ個の低速信号から１つ
の低速信号を少なくとも選択して出力する選択装置であ
って、前記第１のクロックを用いて前記８ビット幅の高
速パラレル信号のうちの対応するビットの信号を順次シ
フトするＫ段（ＫはＮ以上の自然数）のシフトレジスタ
と、各々前記シフトレジスタの各段の出力信号を入力し
かつその出力信号を前記第１のクロックのＮ分の１の周
波数の第２のクロックを用いて前記低速信号として出力
するＫ個の出力手段とを含む８個の分離回路と、前記８
個の分離回路各々からの出力信号のうちの１つの信号を
選択して出力する選択手段とを有することを特徴とする
選択装置。

【００８７】（８）外部からの制御信号に応じて分周比
が可変されかつ前記第１のクロックを入力して前記第２
のクロックを出力する分周器を含むことを特徴とする
（７）記載の選択装置。

【００８８】（９）Ｎ個（Ｎは２以上の整数）の低速信
号が８ビットを単位として順次時分割多重されて構成さ
れる８ビット幅の高速パラレル信号とその高速パラレル
信号のビットレートの８分の１の周波数の第１のクロッ
クとを少なくとも入力し、前記Ｎ個の低速信号から１つ
の低速信号を少なくとも選択して出力する選択装置であ
って、前記８ビット幅の高速パラレル信号のうちの対応
するビットの信号をそのままＫ個（ＫはＮ以上の自然
数）の高速シリアル信号として出力する１：Ｋバッファ
と、前記第１のクロックを用いて前記第１のクロックの
Ｎ分の１の周波数の第２のクロックを順次シフトするＫ
段のシフトレジスタと、前記シフトレジスタの各段の出
力信号を用いて前記１：Ｋバッファからの高速シリアル
信号を前記低速信号として出力するＫ個の出力手段とを
含む８個の分離回路と、前記８個の分離回路各々からの
出力信号のうちの１つの信号を選択して出力する選択手
段とを有することを特徴とする選択装置。

【００８９】（１０）外部からの制御信号に応じて分周
比が可変されかつ前記第１のクロックを入力して前記第
２のクロックを出力する分周器を含むことを特徴とする
（９）記載の選択装置。

【００９０】（１１）Ｎ個（Ｎは２以上の整数）の低速
信号が８ビットを単位として順次時分割多重されて構成
される高速シリアル信号とその高速シリアル信号のビッ
トレートに等しい周波数の高速クロックとを少なくとも
入力し、前記Ｎ個の低速信号から１つの低速信号を少な
くとも選択して出力する選択装置であって、前記高速ク
ロックを用いて前記高速シリアル信号を８ビット幅の高
速パラレル信号に変換する直並列変換回路と、前記高速
クロックの８分の１の周波数の第１のクロックを用いて
前記直並列変換回路からの前記８ビット幅の高速パラレ
ル信号のうちの対応するビットの信号を順次シフトする
Ｋ段（ＫはＮ以上の自然数）のシフトレジスタと、各々
前記シフトレジスタの各段の出力信号を入力しかつその
出力信号を前記第１のクロックのＮ分の１の周波数の第
２のクロックを用いて前記低速信号として出力するＫ個
の出力手段とを含む８個の分離回路と、前記８個の分離
回路各々からの出力信号のうちの１つの信号を選択して
出力する選択手段とを有することを特徴とする選択装
置。

【００９１】（１２）外部からの制御信号に応じて分周
比が可変されかつ前記第１のクロックを入力して前記第
２のクロックを出力する分周器を含むことを特徴とする
（１１）記載の選択装置。

【００９２】（１３）Ｎ個（Ｎは２以上の整数）の低速
信号が８ビットを単位として順次時分割多重されて構成
される高速シリアル信号とその高速シリアル信号のビッ
トレートに等しい周波数の高速クロックとを少なくとも
入力し、前記Ｎ個の低速信号から１つの低速信号を少な
くとも選択して出力する選択装置であって、前記高速ク
ロックを用いて前記高速シリアル信号を８ビット幅の高
速パラレル信号に変換する直並列変換回路と、前記直並
列変換回路からの前記８ビット幅の高速パラレル信号の
うちの対応するビットの信号をそのままＫ個（ＫはＮ以
上の自然数）の高速シリアル信号として出力する１：Ｋ
バッファと、前記高速クロックの８分の１の周波数の第
１のクロックを用いて前記第１のクロックのＮ分の１の
周波数の第２のクロックを順次シフトするＫ段のシフト
レジスタと、前記シフトレジスタの各段の出力信号を用
いて前記１：Ｋバッファからの高速シリアル信号を前記
低速信号として出力するＫ個の出力手段とを含む８個の
分離回路と、前記８個の分離回路各々からの出力信号の
うちの１つの信号を選択して出力する選択手段とを有す
ることを特徴とする選択装置。

【００９３】（１４）外部からの制御信号に応じて分周
比が可変されかつ前記第１のクロックを入力して前記第
２のクロックを出力する分周器を含むことを特徴とする
（１３）記載の選択装置。

【００９４】

【発明の効果】以上説明したように本発明の分離装置に
よれば、Ｎ個（Ｎは２以上の整数）の低速信号が順次ビ
ット多重されて構成される高速シリアル信号とその高速
シリアル信号のビットレートに等しい周波数の第１のク
ロックとを少なくとも入力し、Ｎ個の低速信号を少なく
とも出力する分離装置において、第１のクロックを用い
て高速シリアル信号を順次シフトするＫ段（ＫはＮ以上
の自然数）のシフトレジスタと、各々シフトレジスタの
各段の出力信号を入力しかつその出力信号を第１のクロ
ックのＮ分の１の周波数の第２のクロックを用いて低速
信号として出力するＫ個の出力手段とを備えることによ
って、分離する数が可変で、様々な多重度の高速信号を
分離することが可能になるという効果がある。

【００９５】また、本発明の他の分離装置によれば、Ｎ
個（Ｎは２以上の整数）の低速信号が順次ビット多重さ
れて構成される高速シリアル信号とその高速シリアル信
号のビットレートに等しい周波数の第１のクロックとを
少なくとも入力し、Ｎ個の低速信号を少なくとも出力す
る分離装置において、高速シリアル信号をそのままＫ個
（ＫはＮ以上の自然数）の高速シリアル信号として出力
する１：Ｋバッファと、第１のクロックを用いて第１の
クロックのＮ分の１の周波数の第２のクロックを順次シ
フトするＫ段のシフトレジスタと、シフトレジスタの各
段の出力信号を用いて１：Ｋバッファからの高速シリア
ル信号を低速信号として出力するＫ個の出力手段とを備
えることによって、分離する数が可変で、様々な多重度
の高速信号を分離することが可能になるという効果があ
る。

【００９６】さらに、本発明の選択装置によれば、Ｎ個
（Ｎは２以上の整数）の低速信号が順次ビット多重され
て構成される高速シリアル信号とその高速シリアル信号
のビットレートに等しい周波数の第１のクロックとを少
なくとも入力し、Ｎ個の低速信号から１つの低速信号を
少なくとも選択して出力する選択装置において、第１の
クロックを用いて高速シリアル信号を順次シフトするＫ
段（ＫはＮ以上の自然数）のシフトレジスタと、各々シ
フトレジスタの各段の出力信号を入力しかつその出力信
号を第１のクロックのＮ分の１の周波数の第２のクロッ
クを用いて低速信号として出力するＫ個の出力手段とを
含む分離回路と、Ｋ個の出力手段各々からの出力信号の
うち１つの信号を選択して出力する選択手段とを備える
ことによって、分離する数が可変で、様々な多重度の高
速信号を分離することが可能になるという効果がある。

【００９７】さらにまた、本発明の他の選択装置によれ
ば、Ｎ個（Ｎは２以上の整数）の低速信号が順次ビット
多重されて構成される高速シリアル信号とその高速シリ
アル信号のビットレートに等しい周波数の第１のクロッ
クとを少なくとも入力し、Ｎ個の低速信号から１つの低
速信号を少なくとも選択して出力する選択装置におい
て、高速シリアル信号をそのままＫ個（ＫはＮ以上の自
然数）の高速シリアル信号として出力する１：Ｋバッフ
ァと、第１のクロックを用いて第１のクロックのＮ分の
１の周波数の第２のクロックを順次シフトするＫ段のシ
フトレジスタと、シフトレジスタの各段の出力信号を用
いて１：Ｋバッファからの高速シリアル信号を低速信号
として出力するＫ個の出力手段とを含む分離回路と、Ｋ
個の出力手段各々からの出力信号のうちの１つの信号を
選択して出力する選択手段とを備えることによって、分
離する数が可変で、様々な多重度の高速信号を分離する
ことが可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による分離回路の構成を
示すブロック図である。

【図２】図１の分離回路において多重度が３の場合の動
作を示すタイミングチャートである。

【図３】図１の分離回路において多重度が５の場合の動
作を示すタイミングチャートである。

【図４】本発明の第２の実施例による分離回路の構成を
示すブロック図である。

【図５】図４の分離回路において多重度が３の場合の動
作を示すタイミングチャートである。

【図６】本発明の第３の実施例による分離装置の構成を
示すブロック図である。

【図７】本発明の第４の実施例による分離装置の構成を
示すブロック図である。

【図８】本発明の第５の実施例による選択装置の構成を
示すブロック図である。

【図９】本発明の第６の実施例による分離装置の構成を
示すブロック図である。

【図１０】本発明の第６の実施例で用いられる高速シリ
アル信号のフレームフォーマット例を示す図である。

【図１１】本発明の第７の実施例による選択装置の構成
を示すブロック図である。

【符号の説明】

１，１−１〜１−８，１−１１〜１−１８，３，３−１〜３−４分離回路２，４シフトレジスタ５，８セレクタ６直並列変換回路７分周回路１１〜１５，３１〜３５Ｄ型フリップフロップ２１〜２５，４１〜４５シフトレジスタ内Ｄ型フリッ
プフロップ

Claims

【特許請求の範囲】

【請求項１】Ｎ個（Ｎは２以上の整数）の低速信号が
順次ビット多重されて構成される高速シリアル信号とそ
の高速シリアル信号のビットレートに等しい周波数の第
１のクロックとを少なくとも入力し、前記Ｎ個の低速信
号各々を少なくとも前記高速シリアル信号から分離して
出力する分離装置であって、前記第１のクロックを用い
て前記高速シリアル信号を順次シフトするＫ段（ＫはＮ
以上の自然数）のシフトレジスタと、各々前記シフトレ
ジスタの各段の出力信号を入力しかつその出力信号を前
記第１のクロックのＮ分の１の周波数の第２のクロック
を用いて前記低速信号として出力するＫ個の出力手段と
を有することを特徴とする分離装置。
【請求項２】外部からの制御信号に応じて分周比が可
変されかつ前記第１のクロックを入力して前記第２のク
ロックを出力する分周器を含むことを特徴とする請求項
１記載の分離装置。
【請求項３】Ｎ個（Ｎは２以上の整数）の低速信号が
順次ビット多重されて構成される高速シリアル信号とそ
の高速シリアル信号のビットレートに等しい周波数の第
１のクロックとを少なくとも入力し、前記Ｎ個の低速信
号各々を少なくとも前記高速シリアル信号から分離して
出力する分離装置であって、前記高速シリアル信号をそ
のままＫ個（ＫはＮ以上の自然数）の高速シリアル信号
として出力する１：Ｋバッファと、前記第１のクロック
を用いて前記第１のクロックのＮ分の１の周波数の第２
のクロックを順次シフトするＫ段のシフトレジスタと、
前記シフトレジスタの各段の出力信号を用いて前記１：
Ｋバッファからの高速シリアル信号を前記低速信号とし
て出力するＫ個の出力手段とを有することを特徴とする
分離装置。
【請求項４】外部からの制御信号に応じて分周比が可
変されかつ前記第１のクロックを入力して前記第２のク
ロックを出力する分周器を含むことを特徴とする請求項
３記載の分離装置。
【請求項５】Ｎ個（Ｎは２以上の整数）の低速信号が
Ｍビット（Ｍは２以上の整数）を単位として順次時分割
多重されて構成されるＭビット幅の高速パラレル信号
と、前記高速パラレル信号のビットレートのＭ分の１の
周波数の第１のクロックとを少なくとも入力し、前記Ｎ
個の低速信号各々を少なくとも前記高速パラレル信号か
ら分離して出力する分離装置であって、前記第１のクロックを用いて前記Ｍビット幅の高速パラ
レル信号のうちの対応するビットの信号を順次シフトす
るＫ段（ＫはＮ以上の自然数）のシフトレジスタと、各
々前記シフトレジスタの各段の出力信号を入力しかつそ
の出力信号を前記第１のクロックのＮ分の１の周波数の
第２のクロックを用いて前記低速信号として出力するＫ
個の出力手段とを含むＭ個の分離回路を有することを特
徴とする分離装置。
【請求項６】前記Ｍの値が８であることを特徴とする
請求項５記載の分離装置。
【請求項７】外部からの制御信号に応じて分周比が可
変されかつ前記第１のクロックを入力して前記第２のク
ロックを出力する分周器を含むことを特徴とする請求項
５または請求項６記載の分離装置。
【請求項８】Ｎ個（Ｎは２以上の整数）の低速信号が
Ｍビット（Ｍは２以上の整数）を単位として順次時分割
多重されて構成されるＭビット幅の高速パラレル信号
と、前記高速パラレル信号のビットレートのＭ分の１の
周波数の第１のクロックとを少なくとも入力し、前記Ｎ
個の低速信号各々を少なくとも前記高速パラレル信号か
ら分離して出力する分離装置であって、前記Ｍビット幅の高速パラレル信号のうちの対応するビ
ットの信号をそのままＫ個（ＫはＮ以上の自然数）の高
速シリアル信号として出力する１：Ｋバッファと、前記
第１のクロックを用いて前記第１のクロックのＮ分の１
の周波数の第２のクロックを順次シフトするＫ段のシフ
トレジスタと、前記シフトレジスタの各段の出力信号を
用いて前記１：Ｋバッファからの高速シリアル信号を前
記低速信号として出力するＫ個の出力手段とを含むＭ個
の分離回路を有することを特徴とする分離装置。
【請求項９】前記Ｍの値が８であることを特徴とする
請求項８記載の分離装置。
【請求項１０】外部からの制御信号に応じて分周比が
可変されかつ前記第１のクロックを入力して前記第２の
クロックを出力する分周器を含むことを特徴とする請求
項８または請求項９記載の分離装置。
【請求項１１】Ｎ個（Ｎは２以上の整数）の低速信号
がＭビット（Ｍは２以上の整数）を単位として順次時分
割多重されて構成される高速シリアル信号とその高速シ
リアル信号のビットレートと等しい周波数の高速クロッ
クとを少なくとも入力し、前記Ｎ個の低速信号各々を少
なくとも前記高速シリアル信号から分離して出力する分
離装置であって、前記高速クロックを用いて前記高速シリアル信号をＭビ
ット幅の高速パラレル信号に変換する直並列変換回路
と、前記高速クロックのＭ分の１の周波数の第１のクロック
を用いて前記直並列変換回路からの前記Ｍビット幅の高
速パラレル信号のうちの対応するビットの信号を順次シ
フトするＫ段（ＫはＮ以上の自然数）のシフトレジスタ
と、各々前記シフトレジスタの各段の出力信号を入力し
かつその出力信号を前記第１のクロックのＮ分の１の周
波数の第２のクロックを用いて前記低速信号として出力
するＫ個の出力手段とを含むＭ個の分離回路とを有する
ことを特徴とする分離装置。
【請求項１２】Ｎ個（Ｎは２以上の整数）の低速信号
がＭビット（Ｍは２以上の整数）を単位として順次時分
割多重されて構成される高速シリアル信号とその高速シ
リアル信号のビットレートに等しい周波数の高速クロッ
クとを少なくとも入力し、前記Ｎ個の低速信号各々を少
なくとも前記高速シリアル信号から分離して出力する分
離装置であって、前記高速クロックを用いて前記高速シリアル信号をＭビ
ット幅の高速パラレル信号に変換する直並列変換回路
と、前記直並列変換回路からの前記Ｍビット幅の高速パラレ
ル信号のうちの対応するビットの信号をそのままＫ個
（ＫはＮ以上の自然数）の高速シリアル信号として出力
する１：Ｋバッファと、前記高速クロックのＭ分の１の
周波数の第１のクロックを用いて前記第１のクロックの
Ｎ分の１の周波数の第２のクロックを順次シフトするＫ
段のシフトレジスタと、前記シフトレジスタの各段の出
力信号を用いて前記１：Ｋバッファからの高速シリアル
信号を前記低速信号として出力するＫ個の出力手段とを
含むＭ個の分離回路とを有することを特徴とする分離装
置。
【請求項１３】Ｎ個（Ｎは２以上の整数）の低速信号
が順次ビット多重されて構成される高速シリアル信号と
その高速シリアル信号のビットレートに等しい周波数の
第１のクロックとを少なくとも入力し、前記Ｎ個の低速
信号から１つの低速信号を少なくとも選択して出力する
選択装置であって、前記第１のクロックを用いて前記高速シリアル信号を順
次シフトするＫ段（ＫはＮ以上の自然数）のシフトレジ
スタと、各々前記シフトレジスタの各段の出力信号を入
力しかつその出力信号を前記第１のクロックのＮ分の１
の周波数の第２のクロックを用いて前記低速信号として
出力するＫ個の出力手段とを含む分離回路と、前記Ｋ個の出力手段各々からの出力信号のうち１つの信
号を選択して出力する選択手段とを有することを特徴と
する選択装置。
【請求項１４】Ｎ個（Ｎは２以上の整数）の低速信号
が順次ビット多重されて構成される高速シリアル信号と
その高速シリアル信号のビットレートに等しい周波数の
第１のクロックとを少なくとも入力し、前記Ｎ個の低速
信号から１つの低速信号を少なくとも選択して出力する
選択装置であって、前記高速シリアル信号をそのままＫ個（ＫはＮ以上の自
然数）の高速シリアル信号として出力する１：Ｋバッフ
ァと、前記第１のクロックを用いて前記第１のクロック
のＮ分の１の周波数の第２のクロックを順次シフトする
Ｋ段のシフトレジスタと、前記シフトレジスタの各段の
出力信号を用いて前記１：Ｋバッファからの高速シリア
ル信号を前記低速信号として出力するＫ個の出力手段と
を含む分離回路と、前記Ｋ個の出力手段各々からの出力信号のうちの１つの
信号を選択して出力する選択手段とを有することを特徴
とする選択装置。
【請求項１５】Ｎ個（Ｎは２以上の整数）の低速信号
がＭビット（Ｍは２以上の整数）を単位として順次時分
割多重されて構成されるＭビット幅の高速パラレル信号
とその高速パラレル信号のビットレートのＭ分の１の周
波数の第１のクロックとを少なくとも入力し、前記Ｎ個
の低速信号から１つの低速信号を少なくとも選択して出
力する選択装置であって、前記第１のクロックを用いて前記Ｍビット幅の高速パラ
レル信号のうちの対応するビットの信号を順次シフトす
るＫ段（ＫはＮ以上の自然数）のシフトレジスタと、各
々前記シフトレジスタの各段の出力信号を入力しかつそ
の出力信号を前記第１のクロックのＮ分の１の周波数の
第２のクロックを用いて前記低速信号として出力するＫ
個の出力手段とを含むＭ個の分離回路と、前記Ｍ個の分離回路各々からの出力信号のうちの１つの
信号を選択して出力する選択手段とを有することを特徴
とする選択装置。
【請求項１６】Ｎ個（Ｎは２以上の整数）の低速信号
がＭビット（Ｍは２以上の整数）を単位として順次時分
割多重されて構成されるＭビット幅の高速パラレル信号
とその高速パラレル信号のビットレートのＭ分の１の周
波数の第１のクロックとを少なくとも入力し、前記Ｎ個
の低速信号から１つの低速信号を少なくとも選択して出
力する選択装置であって、前記Ｍビット幅の高速パラレル信号のうちの対応するビ
ットの信号をそのままＫ個（ＫはＮ以上の自然数）の高
速シリアル信号として出力する１：Ｋバッファと、前記
第１のクロックを用いて前記第１のクロックのＮ分の１
の周波数の第２のクロックを順次シフトするＫ段のシフ
トレジスタと、前記シフトレジスタの各段の出力信号を
用いて前記１：Ｋバッファからの高速シリアル信号を前
記低速信号として出力するＫ個の出力手段とを含むＭ個
の分離回路と、前記Ｍ個の分離回路各々からの出力信号のうちの１つの
信号を選択して出力する選択手段とを有することを特徴
とする選択装置。
【請求項１７】Ｎ個（Ｎは２以上の整数）の低速信号
がＭビット（Ｍは２以上の整数）を単位として順次時分
割多重されて構成される高速シリアル信号とその高速シ
リアル信号のビットレートに等しい周波数の高速クロッ
クとを少なくとも入力し、前記Ｎ個の低速信号から１つ
の低速信号を少なくとも選択して出力する選択装置であ
って、前記高速クロックを用いて前記高速シリアル信号をＭビ
ット幅の高速パラレル信号に変換する直並列変換回路
と、前記高速クロックのＭ分の１の周波数の第１のクロック
を用いて前記直並列変換回路からの前記Ｍビット幅の高
速パラレル信号のうちの対応するビットの信号を順次シ
フトするＫ段（ＫはＮ以上の自然数）のシフトレジスタ
と、各々前記シフトレジスタの各段の出力信号を入力し
かつその出力信号を前記第１のクロックのＮ分の１の周
波数の第２のクロックを用いて前記低速信号として出力
するＫ個の出力手段とを含むＭ個の分離回路と、前記Ｍ個の分離回路各々からの出力信号のうちの１つの
信号を選択して出力する選択手段とを有することを特徴
とする選択装置。
【請求項１８】Ｎ個（Ｎは２以上の整数）の低速信号
がＭビット（Ｍは２以上の整数）を単位として順次時分
割多重されて構成される高速シリアル信号とその高速シ
リアル信号のビットレートに等しい周波数の高速クロッ
クとを少なくとも入力し、前記Ｎ個の低速信号から１つ
の低速信号を少なくとも選択して出力する選択装置であ
って、前記高速クロックを用いて前記高速シリアル信号をＭビ
ット幅の高速パラレル信号に変換する直並列変換回路
と、前記直並列変換回路からの前記Ｍビット幅の高速パラレ
ル信号のうちの対応するビットの信号をそのままＫ個
（ＫはＮ以上の自然数）の高速シリアル信号として出力
する１：Ｋバッファと、前記高速クロックのＭ分の１の
周波数の第１のクロックを用いて前記第１のクロックの
Ｎ分の１の周波数の第２のクロックを順次シフトするＫ
段のシフトレジスタと、前記シフトレジスタの各段の出
力信号を用いて前記１：Ｋバッファからの高速シリアル
信号を前記低速信号として出力するＫ個の出力手段とを
含むＭ個の分離回路と、前記Ｍ個の分離回路各々からの出力信号のうちの１つの
信号を選択して出力する選択手段とを有することを特徴
とする選択装置。