JPH1168555A - クロック分周切替回路 - Google Patents
クロック分周切替回路Info
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- JPH1168555A JPH1168555A JP23185597A JP23185597A JPH1168555A JP H1168555 A JPH1168555 A JP H1168555A JP 23185597 A JP23185597 A JP 23185597A JP 23185597 A JP23185597 A JP 23185597A JP H1168555 A JPH1168555 A JP H1168555A
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Abstract
路を提供する。 【解決手段】 マスタクロックをクロックとして入力す
るDフリップフロップ(以下、DF/Fと記す)31〜
37にて14進ジョンソンカウンタを構成し、DF/F
35と37からの出力である10分周出力と14分周出
力をDF/F37と31との間の接続したマルチプレク
サ39に入力し、マルチプレクサ39の出力をDF/F
31の入力とする。DF/F33からの出力をクロック
とするDF/F38に入力されるフレーム切替信号に基
づくDF/F38の出力を分周切替信号としマルチプレ
クサ39にて10分周出力および14分周出力を切替え
させる。そこで分周切替信号はDF/F35および37
からの出力が共に論理〃1〃のときに出力されて、伝送
フレームのクロック数を誤ることがなく、ジョンソンカ
ウンタ、マルチプレクサ、DF/F38にてクロック分
周切替回路が構成でき、規模が小さくてすむ。
Description
のように、フレーム毎にデータの伝送レートが異なるよ
うなデータ伝送システムに用いるクロック分周切替回路
に関する。
るようなデータ伝送システム、例えば図6(a)に示す
ように伝送フレーム1と伝送フレーム2との場合におい
て、図6(b)に示すように伝送データの伝送レートが
異なるようなデータ伝送システムを構築する場合、伝送
フレームの境界付近におけるデータの欠落を防ぐため
に、図6(c)に示すように受信側伝送クロックもデー
タに同期してフレーム毎に瞬時に切替える必要がある。
レームを受信した際に、その伝送レートに合わせて受信
クロックを切り替える従来のクロック分周切替回路は図
7に示すように構成されている。
現するためにマスタークロック発振器21から出力され
るマスタクロックMCKを例えば10分周する第1の分
周比の分周カウンタ22および例えば14分周する第2
の分周比の分周カウンタ23に供給して、マスタクロッ
クMCKを分周カウンタ22および23によってそれぞ
れ分周し、分周カウンタ22により分周された伝送クロ
ックと分周カウンタ23によって分周された伝送クロッ
クとを、切替制御回路24およびマルチプレクサ25に
供給し、フレーム切替信号を受けた切替制御制御回路2
4からの分周切替信号Sに基づいてマルチプレクサ25
によって2つの伝送クロックの一方を選択して、伝送ク
ロックとして送出していた。
イミング図は図8に示すごとくであって、図8(a)、
(b)、(c)、(d)、(e)、(f)、(g)は、
マスタクロックMCK、伝送フレーム1と伝送フレーム
2との切替タイミング、フレーム切替信号、マルチプレ
クサ25の分周切替信号S、分周カウンタ22から出力
される伝送クロック、分周カウンタ23から出力される
伝送クロック、マルチプレクサ25から出力される伝送
クロックをそれぞれ示している。
クロックMCKを分周カウンタ22と分周カウンタ23
に入力すると、伝送フレーム1の伝送クロックと伝送フ
レーム2の伝送クロックが個別に生成される。これらの
伝送クロックはマルチプレクサ25に入力され、伝送フ
レームのデータ伝送速度に従って選択されるが、この選
択制御は伝送フレームの切替時にそれぞれの伝送フレー
ムのクロック数を誤らないように、図8に示すように特
定の位相(例えば分周カウンタ22および23から出力
される両伝送クロックが共に低電位の状態)で行う必要
がある。
れる両伝送クロックの位相を基にフレーム切替信号をリ
タイミングしてマルチプレクサ25の分周切替信号Sを
出力している。
たような従来のクロック分周切替回路においては、分周
器が2つ必要であるため、分周比が大きくなると回路規
模が増大するという問題点があった。
いては、2種類の伝送クロックを個別に生成しているの
で、これらの位相が一致する点、すなわち切替のタイミ
ングは2種類のクロックの周波数比に依存するという問
題点があった。上記の例では、10:14=5:7とな
るので一方の伝送クロックが7クロック、他方の伝送ク
ロックが5クロック毎にしか位相が一致しないので、切
替もこのタイミングでしか行えないという問題点があっ
た。さらにまた、切替制御回路の構成が複雑となるとい
う問題点もあった。
替制御回路の構成が簡単ですむクロック分周切替回路を
提供することを目的とする。
分周切替回路は、LおよびM(L<M)をそれぞれ偶数
とし、マスタクロックをL分周した分周出力とM分周し
た分周出力とを切替えるクロック分周切替回路であっ
て、L分周出力およびM分周出力をそれぞれ出力するフ
リップフロップを含んで構成されたM進ジョンソンカウ
ンタと、M進ジョンソンカウンタ中のM分周出力を送出
するフリップフロップとM進ジョンソンカウンタ中の2
分周出力を送出するフリップフロップとの間に接続さ
れ、かつL分周出力とM分周出力とが入力されて分周切
替信号に基づき一方の入力分周出力を前記2分周出力を
送出するフリップフロップに入力として送出し分周出力
を切替えるマルチプレクサと、M進ジョンソンカウンタ
中の予め定めたフリップフロップからの出力をクロック
入力とし、切替指示信号を受けた直後におけるL分周出
力およびM分周出力が共に論理〃1〃のときに遷移する
分周切替信号をマルチプレクサに分周出力切替えのため
に送出するフリップフロップと、を備えたことを特徴と
する。
M進ジョンソンカウンタを構成するフリップフロップか
らのL分周出力およびM分周出力がマルチプレクサに供
給されて分周切替信号に基づき一方の入力分周出力がM
進ジョンソンカウンタ中の2分周出力を送出するフリッ
プフロップに入力として送出されて分周出力が切替られ
る。この分周切替は、切替指示信号を受けた分周切替信
号送出のためのフリップフロップによってL分周出力お
よびM分周出力が共に論理〃1〃のときに遷移する分周
切替信号がマルチプレクサに送出される。したがって、
本発明にかかるクロック分周切替回路によれば、M進ジ
ョンソンカウンタとマルチプレクサと分周切替信号を送
出するためのフリップフロップとで構成できて、回路規
模が簡単になる。
周切替回路を実施の形態によって説明する。図1は本発
明の実施の一形態にかかるクロック分周切替回路の構成
を示すブロック図であり、図2は本発明の実施の一形態
にかかるクロック分周切替回路のタイミング図である。
本発明の実施の一形態にかかるクロック分周切替回路で
は、従来の場合と同様に、マスタクロックを10分周と
14分周し、これを切替える場合を例示している。
周切替回路30は、マスタクロックを10分周した分周
出力と14分周した分周出力とを切替えるクロック分周
切替回路であって、Dフリップフロップ31〜38、マ
ルチプレクサ39およびマスタクロック発振器310を
備えている。
4、35、36および37にはマスタクロック発振器3
10から出力されるマスタクロックがクロック信号とし
て供給され、初期化信号がクリア信号として供給され、
かつDフリップフロップ31、32、33、34、3
5、36および37は前段のDフリップフロップのQ出
力を次段のDフリップフロップに供給する縦続接続され
て14進ジョンソンカウンタが構成され、Dフリップフ
ロップ37とDフリップフロップ31との間にマルチプ
レクサ39が設けられ、Dフリップフロップ35のQ出
力AとDフリップフロップ37のQ出力Bがマルチプレ
クサ39に供給されて後記する分周切替信号Sに基づい
てDフリップフロップ35のQ出力AとDフリップフロ
ップ37のQ出力Bとの一方が選択されて、反転のうえ
Dフリップフロップ31に入力するように構成されてい
る。
37は入力信号の周波数を2分周する2分周器であっ
て、Dフリップフロップ35からは10分周出力Aが送
出され、Dフリップフロップ37からは14分周出力B
が送出され、Dフリップフロップ31の分周出力を伝送
クロックとして送出される。
の反転信号をDフリップフロップ38にクロック信号と
して供給し、かつ初期化信号をクリア信号として供給し
て、Dフリップフロップ38に供給したフレーム切替信
号を受けて、Dフリップフロップ38のQ出力を分周切
替のための分周切替信号Sとしている。これは、マスタ
クロックを10分周した出力Aが論理〃1〃でかつマス
タクロックを14分周した出力Bが論理〃1〃の期間中
に分周切替信号Sが遷移するようにフレーム切替信号の
切替タイミングを設定するためである。
は、初期化信号により、動作開始時に全て論理〃0〃ま
たは全て論理〃1〃に初期化される。全て論理〃0〃に
初期化されたとすると分周切替信号Sは論理〃0〃とな
り、Dフリップフロップ35からのQ出力信号Aがマル
チプレクサ39により選択される。この時フレーム切替
信号は論理〃0〃であるとする。マルチプレクサ39の
出力は反転して反転出力(QINV)にしているので、
Dフリップフロップ31からDフリップフロップ35の
Q出力はそれぞれ5クロック長の論理〃0〃と5クロッ
ク長の論理〃1〃の繰り返しとなり、結果として伝送ク
ロック出力はMCKの10分周となる。これを図2
(c)の範囲(イ)に示す。ここで、図2(a)はマス
タクロックの波形を示し、図2(b)は出力される伝送
クロックの波形を示し、図2(d)はフレーム切替信号
の波形を示している。
替えて論理〃0〃から論理〃1〃とした場合を考える。
マルチプレクサ39の分周切替信号Sは、Dフリップフ
ロップ33のQ出力である図2(e)に示す分周出力R
の立ち下がりの直後に、図2(f)に示すごとく論理〃
0〃から論理〃1〃へと遷移する。この時マルチプレク
サ39の出力がDフリップフロップ35のQ出力A(図
2(g)に示す)の反転信号からDフリップフロップ3
7のQ出力B(図2(h)に示す)の反転信号へと切り
替わるが、このタイミングではDフリップフロップ35
のQ出力AもDフリップフロップ37のQ出力Bも共に
論理〃1〃である。
力(QINV)は図2(i)に示すように論理〃0〃の
まま変化しない。しかし、Dフリップフロップ37のQ
出力BはDフリップフロップ35のQ出力Aに対して2
クロック遅れているので、マルチプレクサ39の反転出
力(QINV)は2クロック長の期間余分に論理〃0〃
を出力する。その後はDフリップフロップ37のQ出力
Bが選択され続けるので、マルチプレクサ39の反転出
力(QINV)は7クロック長の論理〃0〃と7クロッ
ク長の論理〃1〃の繰り返しとなり、結果として伝送ク
ロック出力はマスタクロックの14分周となる。これを
図2(b)の範囲(ロ)に示す。
論理〃0〃にすると、分周切替信号Sは、Dフリップフ
ロップ33のQ出力Rの立ち下がりの直後に論理〃1〃
から論理〃0〃に遷移する。この時マルチプレクサ39
の反転出力(QINV)がDフリップフロップ37のQ
出力Bの反転出力からDフリップフロップ35のQ出力
Aの反転出力へと切り替えられ、マルチプレクサ39の
反転出力(QINV)は前の状態に対して2クロック長
の期間論理〃0〃の区間が短くなる。その後はこの周期
が繰り返され、伝送クロック出力はマスタクロックの1
0分周となる(図2(c)の範囲(ハ)参照)。
力AとDフリップフロップ37のQ出力Bとを分周切替
信号Sによって切替えることによって分周比(10分周
と14分周)を切替えることができる。
リップフロップ35のQ出力AおよびDフリップフロッ
プ37のQ出力Bが論理〃1〃であり、かつその時にD
フリップフロップ34とDフリップフロップ37との間
に存在するDフリップフロップのQ出力が全て論理〃1
〃である必要がある。このため、2つの分周比の間に必
要な条件は、M:大きい方の分周比、L:小さい方の分
周比としたとき、MおよびLは偶数であって、 M/L≦2 となる。
ロック分周切替回路において、10分周と14分周の切
替えを行う場合を例示したが、同様な回路構成を用いれ
ば、他の分周比の伝送クロックの切替も可能である。例
えば、8分周と16分周の切替えの場合には、Dフリッ
プフロップ37にさらに1つのDフリップフロップを縦
続接続し、Dフリップフロップ34のQ出力と追加した
DフリップフロップのQ出力とをマルチプレクサ39に
よって選択するようにすればよい。
件は必要である。
ック分周切替回路の第1変形例を説明する。図3は本発
明の実施の一形態にかかるクロック分周切替回路の第1
変形例の構成を示すブロック図である。
周切替回路の第1変形例はマスタクロックの10分周、
12分周、14分周を切替える場合である。本第1変形
例のクロック分周切替回路40は、マスタクロックを1
0分周した分周出力と12分周した分周出力と14分周
した分周出力とを切替えるクロック分周切替回路であっ
て、Dフリップフロップ31〜37にて14進ジョンソ
ンカウンタを構成し、Dフリップフロップ35のQ出力
(10分周出力)、Dフリップフロップ36のQ出力
(12分周出力)、Dフリップフロップ37のQ出力
(14分周出力)を3入力のマルチプレクサ41に供給
し、2ビットの分周切替信号Sによってその一つを選択
し、Dフリップフロップ31のQ出力を伝送クロックと
する。
ム切替信号も2ビットのフレーム切替信号が供給されて
くるため、フレーム切替信号の各1ビットを入力とする
Dフリップフロップ38と同様に接続された、Dフリッ
プフロップ381、382の各Q出力を分周切替信号S
としてマルチプレクサ41に供給する。
では、フレーム切替信号及び分周切替信号Sは2ビット
の信号であるが、分周切替信号Sの切替えタイミングは
図2に準ずる。このクロック分周切替回路40はDフリ
ップフロップ35のQ出力、Dフリップフロップ36の
Q出力、Dフリップフロップ37のQ出力の何れかを選
択する事により、分周比の異なる3種の伝送クロック
(マスタークロックの10分周、12分周、14分周)
を切り替えて出力することができる。
ック分周切替回路の第2変形例を説明する。図4は本発
明の実施の一形態にかかるクロック分周切替回路の第2
変形例の構成を示すブロック図である。図5は本発明の
実施の一形態にかかるクロック分周切替回路の第2変形
例のタイミング図である。本発明の実施の一形態にかか
るクロック分周切替回路の第2変形例では、マスタクロ
ックを4分周と10分周し、これを切替える場合を例示
している。
は、Dフリップフロップ51〜55および61、マルチ
プレクサ59、マスタクロック発振器510、オアゲー
ト56〜58およびインバータ62を備えている。
4および55にはマスタクロック発振器510から出力
されるマスタクロックがクロック信号として供給され、
初期化信号がクリア信号として供給され、Dフリップフ
ロップ51、52、53、54および55は前段のDフ
リップフロップのQ出力を次段のDフリップフロップに
供給する縦続接続されて10進ジョンソンカウンタが構
成されている。
プフロップ53との間にオアゲート56が接続されてD
フリップフロップ52のQ出力はオアゲート56を介し
てDフリップフロップ53に供給され、Dフリップフロ
ップ53とDフリップフロップ54との間にオアゲート
57が接続されてDフリップフロップ53のQ出力はオ
アゲート57を介してDフリップフロップ54に供給さ
れ、Dフリップフロップ54とDフリップフロップ55
との間にオアゲート58が接続されてDフリップフロッ
プ54のQ出力はオアゲート58を介してDフリップフ
ロップ55に供給されると共に、後記する分周切替信号
Sをインバータ62によって反転した信号SINVをオ
アゲート56、57および58に供給して分周切替信号
Sが論理〃0〃の期間中Dフリップフロップ53、54
および55のQ出力を論理〃1〃に保持させる。
ップ51との間にマルチプレクサ59が設けられ、Dフ
リップフロップ52のQ出力AとDフリップフロップ5
5のQ出力Bがマルチプレクサ59に供給されて分周切
替信号Sに基づいてDフリップフロップ52のQ出力A
とDフリップフロップ55のQ出力Bとの一方が選択さ
れて、反転のうえDフリップフロップ51に入力するよ
うに構成されている。
55は入力信号の周波数を2分周する2分周器であっ
て、Dフリップフロップ52からは4分周出力Aが送出
され、Dフリップフロップ55からは10分周出力が送
出され、Dフリップフロップ51の分周出力を伝送クロ
ックとして送出させる。
反転信号をDフリップフロップ61にクロック信号とし
て供給し、かつ初期化信号をクリア信号として供給し
て、Dフリップフロップ61に供給した図5(d)に示
すフレーム切替信号を受けて、Dフリップフロップ61
のQ出力を分周切替のための図5(e)に示す分周切替
信号Sとしている。これは、マスタクロックを4分周し
た出力が論理〃1〃でかつマスタクロックを10分周し
た出力が論理〃1〃の期間中に分周切替信号Sが遷移す
るようにフレーム切替信号の切替タイミングを設定する
ためである。分周切替信号Sをインバータ62で反転さ
せた信号SINVはオアゲート56、57、58に供給
してあることは前記のとおりである。
のQ出力は、初期化信号により、動作開始時に全て論理
〃0〃または全て論理〃1〃に初期化される。全て論理
〃0〃に初期化されたとすると分周切替信号Sは論理〃
0〃となり、分周切替信号Sが論理〃0〃のとき、マル
チプレクサ59ではDフリップフロップ52のQ出力A
(図2(f)に示す)が選択され、伝送クロック出力は
4分周となる。これを図5(b)の範囲(イ)および図
5(c)に示す。なお、図2(a)はマスタクロックの
波形を示している。
っているので、オアゲート56、57および58の出力
は論理〃1〃に固定され、Dフリップフロップ53〜5
5のQ出力も全て論理〃1〃となる。その後、分周切替
信号Sが論理〃1〃になるとマルチプレクサ59ではD
フリップフロップ55のQ出力B(図2(g)に示す)
が選択される。このとき、フリップフロップ52〜55
のQ出力は論理〃1〃になっているので、マルチプレク
サ59の反転出力(QINV)は5クロック長の論理〃
0〃と5クロック長の論理〃1〃の繰り返しとなり、伝
送クロック出力は10分周となる。これを図5(b)の
範囲(ロ)および図5(c)に示す。なお、図5(h)
はマルチプレクサ59の反転出力(QINV)の波形を
示している。
によれば、論理〃1〃の信号SINVによってオアゲー
ト56、57および58の出力を論理〃1〃に固定して
いるため、Dフリップフロップ53〜55のQ出力も全
て論理〃1〃とな前記した条件M/L≦2を満足しなく
ても、MとLが偶数であれば、任意のビット数のフレー
ム構成に対応して伝送クロックの切り替えが可能とな
る。
代わって、論理〃1〃の信号SINVによってDフリッ
プフロップ53〜55をセットするようにしてもよい。
ック分周切替回路によれば、それぞれ伝送レートが異な
るデータから成るフレームを受信した際に、その伝送レ
ートに合わせて受信クロックを切り替える回路が、従来
よりも少ない回路規模で実現できるほか、任意のビット
数のフレーム構成に対応して切り替えを行う事が可能と
なるという効果が得られる。
替回路の構成を示すブロック図である。
替回路における作用の説明に供するタイミング図であ
る。
替回路の第1変形例の構成を示すブロック図である。
替回路の第2変形例の構成を示すブロック図である。
替回路における作用の説明に供するタイミング図であ
る。
ム構成図である。
ック図である。
するタイミング図である。
Dフリップフロップ 39、41および59 マルチプレクサ 56〜58 オアゲート 62 インバータ 310、311および510 マスタクロック発振器
Claims (3)
- 【請求項1】LおよびM(L<M)をそれぞれ偶数と
し、マスタクロックをL分周した分周出力とM分周した
分周出力とを切替えるクロック分周切替回路であって、 L分周出力およびM分周出力をそれぞれ出力するフリッ
プフロップを含んで構成されたM進ジョンソンカウンタ
と、 M進ジョンソンカウンタ中のM分周出力を送出するフリ
ップフロップとM進ジョンソンカウンタ中の2分周出力
を送出するフリップフロップとの間に接続され、かつL
分周出力とM分周出力とが入力されて分周切替信号に基
づき一方の入力分周出力を前記2分周出力を送出するフ
リップフロップに入力として送出し分周出力を切替える
マルチプレクサと、 M進ジョンソンカウンタ中の予め定めたフリップフロッ
プからの出力をクロック入力とし、切替指示信号を受け
た直後におけるL分周出力およびM分周出力が共に論理
〃1〃のときに遷移する分周切替信号をマルチプレクサ
に分周出力切替えのために送出するフリップフロップ
と、 を備えたことを特徴とするクロック分周切替回路。 - 【請求項2】請求項1記載のクロック分周切替回路にお
いて、L分周出力を送出するフリップフロップとM分周
出力を送出フリップフロップと共にM進ジョンソンカウ
ンタを構成しかつL分周出力を送出するフリップフロッ
プとM分周出力を送出するフリップフロップの間に接続
されて、前段のフリップフロップからの出力を一方の入
力とし、分周信号を反転した信号を他方の入力とし、か
つ出力を次段のフリップフロップに入力として送出する
オアゲートを備えたことを特徴とするクロック分周切替
回路。 - 【請求項3】請求項1記載のクロック分周切替回路にお
いて、L分周出力を送出するフリップフロップとM分周
出力を送出フリップフロップと共にM進ジョンソンカウ
ンタを構成しかつL分周出力を送出するフリップフロッ
プとM分周出力を送出するフリップフロップの間に接続
されたフリップフロップを、分周信号を反転した信号に
よって出力が論値〃1〃にセットされるフリップフロッ
プとしたことを特徴とするクロック分周切替回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23185597A JP3485449B2 (ja) | 1997-08-14 | 1997-08-14 | クロック分周切替回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23185597A JP3485449B2 (ja) | 1997-08-14 | 1997-08-14 | クロック分周切替回路 |
Publications (2)
Publication Number | Publication Date |
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JPH1168555A true JPH1168555A (ja) | 1999-03-09 |
JP3485449B2 JP3485449B2 (ja) | 2004-01-13 |
Family
ID=16930083
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23185597A Expired - Fee Related JP3485449B2 (ja) | 1997-08-14 | 1997-08-14 | クロック分周切替回路 |
Country Status (1)
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---|---|
JP (1) | JP3485449B2 (ja) |
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JP2006157121A (ja) * | 2004-11-25 | 2006-06-15 | Fujitsu Ltd | 高周波数カウンタ回路 |
KR100613048B1 (ko) * | 1999-12-28 | 2006-08-17 | 주식회사 하이닉스반도체 | 플렉시블 카운터 |
JP2007508767A (ja) * | 2003-10-13 | 2007-04-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 分周器およびこの分周器を組み込む電子装置 |
-
1997
- 1997-08-14 JP JP23185597A patent/JP3485449B2/ja not_active Expired - Fee Related
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JP2006157121A (ja) * | 2004-11-25 | 2006-06-15 | Fujitsu Ltd | 高周波数カウンタ回路 |
Also Published As
Publication number | Publication date |
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JP3485449B2 (ja) | 2004-01-13 |
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