JPH0563672A - デマルチプレクサ回路 - Google Patents
デマルチプレクサ回路Info
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- JPH0563672A JPH0563672A JP22315491A JP22315491A JPH0563672A JP H0563672 A JPH0563672 A JP H0563672A JP 22315491 A JP22315491 A JP 22315491A JP 22315491 A JP22315491 A JP 22315491A JP H0563672 A JPH0563672 A JP H0563672A
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- output
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Abstract
(57)【要約】
【目的】 本発明は、時分割多重化された信号を分離す
るデマルチプレクサ回路(DMUX)に関し、簡単な構
成で時分割多重分離されたデータの出力端子位置を制御
することができることを目的とする。 【構成】 Mビットの時分割多重化信号(Mは2以上の
整数)をM個の出力端子に1ビットずつ分離出力する1
対Mデマルチプレクサ回路において、1ビットずつ分離
出力されたM個のデータのうち、(M−1)個のデータ
に対して出力信号のクロック周波数で1ビット遅延させ
る遅延手段と、前記時分割多重化信号の位相と前記出力
信号のクロック位相とのずれに応じて、前記M個のデー
タの出力端子位置を制御するとともに、前記M個のデー
タのうち対応するデータを前記遅延手段を介して得られ
た遅延データに置き換えて出力データの位相を調整する
制御手段とを備えたことを特徴とする。
るデマルチプレクサ回路(DMUX)に関し、簡単な構
成で時分割多重分離されたデータの出力端子位置を制御
することができることを目的とする。 【構成】 Mビットの時分割多重化信号(Mは2以上の
整数)をM個の出力端子に1ビットずつ分離出力する1
対Mデマルチプレクサ回路において、1ビットずつ分離
出力されたM個のデータのうち、(M−1)個のデータ
に対して出力信号のクロック周波数で1ビット遅延させ
る遅延手段と、前記時分割多重化信号の位相と前記出力
信号のクロック位相とのずれに応じて、前記M個のデー
タの出力端子位置を制御するとともに、前記M個のデー
タのうち対応するデータを前記遅延手段を介して得られ
た遅延データに置き換えて出力データの位相を調整する
制御手段とを備えたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、時分割多重化された信
号を分離するデマルチプレクサ回路(DMUX)に関す
る。
号を分離するデマルチプレクサ回路(DMUX)に関す
る。
【0002】
【従来の技術】図5は、デマルチプレクサ回路の基本構
成として、従来の1対2デマルチプレクサ回路の構成を
示すブロック図である。
成として、従来の1対2デマルチプレクサ回路の構成を
示すブロック図である。
【0003】図において、時分割多重化信号Dは入力端
子51から、マスタ−スレーブ−ベガーの3段のDフリ
ップフロップ(MST)52およびマスタ−スレーブの
2段のDフリップフロップ(DF1)53の各データ入
力端子Dに入力される。クロックCKはクロック端子5
4から、Tフリップフロップ(TF1)55のクロック
端子CKに入力され、出力信号のクロック信号となる時
分割多重分離制御信号C2が出力される。時分割多重分
離制御信号C2は、Dフリップフロップ52の非反転ク
ロック端子CKおよびDフリップフロップ53の反転ク
ロック端子CKに入力される。Dフリップフロップ5
2、53の各出力端子Qには、それぞれ時分割多重分離
信号O1、O2が出力され、出力端子561 、562 に
取り出される。
子51から、マスタ−スレーブ−ベガーの3段のDフリ
ップフロップ(MST)52およびマスタ−スレーブの
2段のDフリップフロップ(DF1)53の各データ入
力端子Dに入力される。クロックCKはクロック端子5
4から、Tフリップフロップ(TF1)55のクロック
端子CKに入力され、出力信号のクロック信号となる時
分割多重分離制御信号C2が出力される。時分割多重分
離制御信号C2は、Dフリップフロップ52の非反転ク
ロック端子CKおよびDフリップフロップ53の反転ク
ロック端子CKに入力される。Dフリップフロップ5
2、53の各出力端子Qには、それぞれ時分割多重分離
信号O1、O2が出力され、出力端子561 、562 に
取り出される。
【0004】以下、図6に示すタイミング図を参照し、
従来の1対2デマルチプレクサ回路の動作について説明
する。なお、時分割多重化信号Dは、データD1とデー
タD2が交互に時分割多重化され、入力端子51からD
1n ,D2n ,D1n+1 ,D2n+1 ,D1n+2 ,D2
n+2 ,…の状態で順次入力されるものとする。また、本
デマルチプレクサ回路では、時分割多重化信号Dのう
ち、データD1(D1n ,D1n+1 ,D1n+2 ,…)が
出力端子561 に取り出すデータとし、データD2(D
2n ,D2n+1 ,D2n+2 ,…)が出力端子562 に取
り出すデータとする。
従来の1対2デマルチプレクサ回路の動作について説明
する。なお、時分割多重化信号Dは、データD1とデー
タD2が交互に時分割多重化され、入力端子51からD
1n ,D2n ,D1n+1 ,D2n+1 ,D1n+2 ,D2
n+2 ,…の状態で順次入力されるものとする。また、本
デマルチプレクサ回路では、時分割多重化信号Dのう
ち、データD1(D1n ,D1n+1 ,D1n+2 ,…)が
出力端子561 に取り出すデータとし、データD2(D
2n ,D2n+1 ,D2n+2 ,…)が出力端子562 に取
り出すデータとする。
【0005】図6(a) に示すタイミング図では、Dフリ
ップフロップ52は、時分割多重分離制御信号C2の立
ち下がりタイミングで時分割多重化信号Dを取り込むの
で、出力端子561 に取り出される時分割多重分離信号
O1はD1n ,D1n+1 ,D1n+2 ,…となる。また、
Dフリップフロップ53は、時分割多重分離制御信号C
2の立ち上がりタイミングで時分割多重化信号Dを取り
込むので、出力端子562 に取り出される時分割多重分
離信号O2はD2n ,D2n+1 ,D2n+2 ,…となる。
ップフロップ52は、時分割多重分離制御信号C2の立
ち下がりタイミングで時分割多重化信号Dを取り込むの
で、出力端子561 に取り出される時分割多重分離信号
O1はD1n ,D1n+1 ,D1n+2 ,…となる。また、
Dフリップフロップ53は、時分割多重分離制御信号C
2の立ち上がりタイミングで時分割多重化信号Dを取り
込むので、出力端子562 に取り出される時分割多重分
離信号O2はD2n ,D2n+1 ,D2n+2 ,…となる。
【0006】一方、図6(b) のタイミング図は、図6
(a) のタイミング図に対して、時分割多重化信号Dと時
分割多重分離制御信号C2の位相関係が反転している
(Tフリップフロップ55の動作がCK一周期遅れてい
る)場合であり、時分割多重分離信号O1がD2n-1 ,
D2n ,D2n+1 ,…となり、時分割多重分離信号O2
がD1n ,D1n+1 ,D1n+2 ,…となる様子が示され
ている。
(a) のタイミング図に対して、時分割多重化信号Dと時
分割多重分離制御信号C2の位相関係が反転している
(Tフリップフロップ55の動作がCK一周期遅れてい
る)場合であり、時分割多重分離信号O1がD2n-1 ,
D2n ,D2n+1 ,…となり、時分割多重分離信号O2
がD1n ,D1n+1 ,D1n+2 ,…となる様子が示され
ている。
【0007】
【発明が解決しようとする課題】このように、時分割多
重化信号Dと時分割多重分離制御信号C2の位相関係に
応じて、出力端子561 ,562に取り出される時分割
多重分離信号O1、O2のデータが入れ替わってしま
う。
重化信号Dと時分割多重分離制御信号C2の位相関係に
応じて、出力端子561 ,562に取り出される時分割
多重分離信号O1、O2のデータが入れ替わってしま
う。
【0008】ところで、時分割多重分離制御信号C2は
Tフリップフロップ55の初期状態で決定されるので、
時分割多重分離されたデータの出力端子位置は不確定で
あった。したがって、従来の1対2デマルチプレクサ回
路では、時分割多重分離されたデータの出力端子位置が
所定の位置と反対になった場合には、Tフリップフロッ
プ55を制御して時分割多重分離制御信号C2の位相を
変更しなければならなかった。
Tフリップフロップ55の初期状態で決定されるので、
時分割多重分離されたデータの出力端子位置は不確定で
あった。したがって、従来の1対2デマルチプレクサ回
路では、時分割多重分離されたデータの出力端子位置が
所定の位置と反対になった場合には、Tフリップフロッ
プ55を制御して時分割多重分離制御信号C2の位相を
変更しなければならなかった。
【0009】しかし、この制御にはデータ速度と同等の
高速制御信号が必要となり、簡単な構成での実現は困難
であった。なお、1対M(Mは2以上の整数)のデマル
チプレクサ回路についても同様のことがいえる。
高速制御信号が必要となり、簡単な構成での実現は困難
であった。なお、1対M(Mは2以上の整数)のデマル
チプレクサ回路についても同様のことがいえる。
【0010】本発明は、簡単な構成で時分割多重分離さ
れたデータの出力端子位置を制御することができるデマ
ルチプレクサ回路を提供することを目的とする。
れたデータの出力端子位置を制御することができるデマ
ルチプレクサ回路を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明は、Mビットの時
分割多重化信号(Mは2以上の整数)をM個の出力端子
に1ビットずつ分離出力する1対Mデマルチプレクサ回
路において、1ビットずつ分離出力されたM個のデータ
のうち、(M−1)個のデータに対して出力信号のクロ
ック周波数で1ビット遅延させる遅延手段と、前記時分
割多重化信号の位相と前記出力信号のクロック位相との
ずれに応じて、前記M個のデータの出力端子位置を制御
するとともに、前記M個のデータのうち対応するデータ
を前記遅延手段を介して得られた遅延データに置き換え
て出力データの位相を調整する制御手段とを備えたこと
を特徴とする。
分割多重化信号(Mは2以上の整数)をM個の出力端子
に1ビットずつ分離出力する1対Mデマルチプレクサ回
路において、1ビットずつ分離出力されたM個のデータ
のうち、(M−1)個のデータに対して出力信号のクロ
ック周波数で1ビット遅延させる遅延手段と、前記時分
割多重化信号の位相と前記出力信号のクロック位相との
ずれに応じて、前記M個のデータの出力端子位置を制御
するとともに、前記M個のデータのうち対応するデータ
を前記遅延手段を介して得られた遅延データに置き換え
て出力データの位相を調整する制御手段とを備えたこと
を特徴とする。
【0012】
【作用】本発明のデマルチプレクサ回路は、Mビットの
時分割多重化信号をM個の出力端子に分離出力する出力
段に遅延手段および制御手段を備えることにより、時分
割多重化信号の位相と出力信号のクロック位相とのずれ
に応じて、多重分離したデータの出力端子位置を調整す
るとともに、多重分離しただけのデータと遅延手段を介
して遅延させたデータとを組み合わせて出力データの位
相補正を行うことができる。すなわち、制御手段におけ
る選択パターンを制御することにより各出力端子に所定
のデータを分離出力させることができる。
時分割多重化信号をM個の出力端子に分離出力する出力
段に遅延手段および制御手段を備えることにより、時分
割多重化信号の位相と出力信号のクロック位相とのずれ
に応じて、多重分離したデータの出力端子位置を調整す
るとともに、多重分離しただけのデータと遅延手段を介
して遅延させたデータとを組み合わせて出力データの位
相補正を行うことができる。すなわち、制御手段におけ
る選択パターンを制御することにより各出力端子に所定
のデータを分離出力させることができる。
【0013】
【実施例】図1は、本発明の第一実施例構成を示すブロ
ック図である。なお、本実施例はM=2の場合であり、
1対2デマルチプレクサ回路の構成例について示すが、
図5に示す従来の1対2デマルチプレクサ回路と同等の
ものについては同一符号を付して説明に代える。ここ
で、破線で囲む部分が従来の1対2デマルチプレクサ回
路であり、本実施例では1対2データ分離部という。
ック図である。なお、本実施例はM=2の場合であり、
1対2デマルチプレクサ回路の構成例について示すが、
図5に示す従来の1対2デマルチプレクサ回路と同等の
ものについては同一符号を付して説明に代える。ここ
で、破線で囲む部分が従来の1対2デマルチプレクサ回
路であり、本実施例では1対2データ分離部という。
【0014】図において、本実施例の特徴は、1対2デ
ータ分離部10の出力段に出力信号の位相を調整する1
ビットシフトレジスタ11および2対1セレクタ1
21 ,122 を設けるところにある。
ータ分離部10の出力段に出力信号の位相を調整する1
ビットシフトレジスタ11および2対1セレクタ1
21 ,122 を設けるところにある。
【0015】すなわち、1対2データ分離部10は、入
力端子51から時分割多重化信号Dが入力され、クロッ
ク端子54からクロックCKが入力され、時分割多重分
離信号O1a,O2aを出力する。時分割多重分離信号
O1aは、2対1セレクタ(SL2)121 のデータ入
力端子D1 および2対1セレクタ(SL2)122 のデ
ータ入力端子D2 に入力され、時分割多重分離信号O2
aは、1ビットシフトレジスタ(DF1)11のデータ
入力端子Dおよび2対1セレクタ122 のデータ入力端
子D1 に入力される。1ビットシフトレジスタ11の端
子Qからは、時分割多重分離信号O2aに対して1ビッ
ト遅延した時分割多重分離信号O2bが出力され、2対
1セレクタ121 のデータ入力端子D2 に入力される。
2対1セレクタ121 ,122 は、制御端子13から端
子Sに入力される選択制御信号Sに応じてデータ入力端
子D1 ,D2 のいずれかを選択し、各端子Qから時分割
多重分離信号O1、O2を出力端子561 、562 に出
力する。
力端子51から時分割多重化信号Dが入力され、クロッ
ク端子54からクロックCKが入力され、時分割多重分
離信号O1a,O2aを出力する。時分割多重分離信号
O1aは、2対1セレクタ(SL2)121 のデータ入
力端子D1 および2対1セレクタ(SL2)122 のデ
ータ入力端子D2 に入力され、時分割多重分離信号O2
aは、1ビットシフトレジスタ(DF1)11のデータ
入力端子Dおよび2対1セレクタ122 のデータ入力端
子D1 に入力される。1ビットシフトレジスタ11の端
子Qからは、時分割多重分離信号O2aに対して1ビッ
ト遅延した時分割多重分離信号O2bが出力され、2対
1セレクタ121 のデータ入力端子D2 に入力される。
2対1セレクタ121 ,122 は、制御端子13から端
子Sに入力される選択制御信号Sに応じてデータ入力端
子D1 ,D2 のいずれかを選択し、各端子Qから時分割
多重分離信号O1、O2を出力端子561 、562 に出
力する。
【0016】ここで、2対1セレクタ121 ,12
2 は、選択制御信号Sが論理「0」の場合にデータ入力
端子D1 の入力信号を端子Qに選択出力し、論理「1」
の場合にデータ入力端子D2 の入力信号を端子Qに選択
出力するものとする。また、本実施例においても、時分
割多重化信号Dのうち、データD1(D1n ,D
1n+1 ,D1n+2 ,…)が出力端子561 に取り出すデ
ータとし、データD2(D2n ,D2n+1 ,D2n+2,
…)が出力端子562 に取り出すデータとする。
2 は、選択制御信号Sが論理「0」の場合にデータ入力
端子D1 の入力信号を端子Qに選択出力し、論理「1」
の場合にデータ入力端子D2 の入力信号を端子Qに選択
出力するものとする。また、本実施例においても、時分
割多重化信号Dのうち、データD1(D1n ,D
1n+1 ,D1n+2 ,…)が出力端子561 に取り出すデ
ータとし、データD2(D2n ,D2n+1 ,D2n+2,
…)が出力端子562 に取り出すデータとする。
【0017】以下、図2に示すタイミング図を参照し、
本実施例の動作について説明する。なお、図2(a),(b)
における時分割多重化信号Dと時分割多重分離制御信号
C2の位相関係は、図6(a),(b) にそれぞれ対応する。
したがって、図2(a) の場合はS=0とし、図2(b) の
場合はS=1とするが、これは出力端子561 、562
に取り出される時分割多重分離信号O1、O2のデータ
を判別して設定される。
本実施例の動作について説明する。なお、図2(a),(b)
における時分割多重化信号Dと時分割多重分離制御信号
C2の位相関係は、図6(a),(b) にそれぞれ対応する。
したがって、図2(a) の場合はS=0とし、図2(b) の
場合はS=1とするが、これは出力端子561 、562
に取り出される時分割多重分離信号O1、O2のデータ
を判別して設定される。
【0018】図2(a) の場合は、1対2分離部10から
時分割多重分離信号O1aとしてデータD1(D1n ,
D1n+1 ,D1n+2 ,…)が出力され、時分割多重分離
信号O2aとしてデータD2(D2n ,D2n+1 ,D2
n+2 ,…)が出力される。したがって、S=0として2
対1セレクタ121 で時分割多重分離信号O1aを選択
させ、2対1セレクタ122 で時分割多重分離信号O2
aを選択させれば、出力端子561 に時分割多重分離信
号O1としてデータD1(D1n ,D1n+1 ,D
1n+2 ,…)が出力され、出力端子562 に時分割多重
分離信号O2としてデータD2(D2n ,D2n+1 ,D
2n+2 ,…)が出力され、希望する動作となる。
時分割多重分離信号O1aとしてデータD1(D1n ,
D1n+1 ,D1n+2 ,…)が出力され、時分割多重分離
信号O2aとしてデータD2(D2n ,D2n+1 ,D2
n+2 ,…)が出力される。したがって、S=0として2
対1セレクタ121 で時分割多重分離信号O1aを選択
させ、2対1セレクタ122 で時分割多重分離信号O2
aを選択させれば、出力端子561 に時分割多重分離信
号O1としてデータD1(D1n ,D1n+1 ,D
1n+2 ,…)が出力され、出力端子562 に時分割多重
分離信号O2としてデータD2(D2n ,D2n+1 ,D
2n+2 ,…)が出力され、希望する動作となる。
【0019】図2(b) の場合は、1対2分離部10から
時分割多重分離信号O1aとしてデータD2(D
2n-1 ,D2n ,D2n+1 ,…)が出力され、時分割多
重分離信号O2aとしてデータD1(D1n ,D
1n+1 ,D1n+2 ,…)が出力される。したがって、ま
ず1ビットシフトレジスタ11を介して時分割多重分離
信号O2aから1ビット遅延させた時分割多重分離信号
O2b(D1n-1,D1n, D1n+1,…)を生成する。そ
こで、S=1として2対1セレクタ121 で時分割多重
分離信号O2bを選択させ、2対1セレクタ122 で時
分割多重分離信号O1aを選択させれば、出力端子56
1 に時分割多重分離信号O1としてデータD1(D1
n-1 ,D1n ,D1n+1 ,…)が出力され、出力端子5
62 に時分割多重分離信号O2としてデータD2(D2
n-1 ,D2n ,D2n+1 ,…)が出力され、希望する動
作となる。
時分割多重分離信号O1aとしてデータD2(D
2n-1 ,D2n ,D2n+1 ,…)が出力され、時分割多
重分離信号O2aとしてデータD1(D1n ,D
1n+1 ,D1n+2 ,…)が出力される。したがって、ま
ず1ビットシフトレジスタ11を介して時分割多重分離
信号O2aから1ビット遅延させた時分割多重分離信号
O2b(D1n-1,D1n, D1n+1,…)を生成する。そ
こで、S=1として2対1セレクタ121 で時分割多重
分離信号O2bを選択させ、2対1セレクタ122 で時
分割多重分離信号O1aを選択させれば、出力端子56
1 に時分割多重分離信号O1としてデータD1(D1
n-1 ,D1n ,D1n+1 ,…)が出力され、出力端子5
62 に時分割多重分離信号O2としてデータD2(D2
n-1 ,D2n ,D2n+1 ,…)が出力され、希望する動
作となる。
【0020】このように、1ビットシフトレジスタ11
と2対1セレクタ121 ,122 を用い、選択制御信号
Sで1対2分離部10から出力される時分割多重分離信
号O1a,O2aの位相関係およびその出力端子を調整
することにより、時分割多重化信号Dと時分割多重分離
制御信号C2の位相関係に応じて、時分割多重分離した
データの出力端子位置を設定することができる。
と2対1セレクタ121 ,122 を用い、選択制御信号
Sで1対2分離部10から出力される時分割多重分離信
号O1a,O2aの位相関係およびその出力端子を調整
することにより、時分割多重化信号Dと時分割多重分離
制御信号C2の位相関係に応じて、時分割多重分離した
データの出力端子位置を設定することができる。
【0021】図3は、本発明の第二実施例構成を示すブ
ロック図である。図において、本実施例の特徴は、1対
Mデータ分離部20の出力段に出力信号の位相を調整す
る1ビットシフトレジスタ21およびM個のM対1セレ
クタ22 1 〜22M を設けるところにある。
ロック図である。図において、本実施例の特徴は、1対
Mデータ分離部20の出力段に出力信号の位相を調整す
る1ビットシフトレジスタ21およびM個のM対1セレ
クタ22 1 〜22M を設けるところにある。
【0022】すなわち、1対Mデータ分離部20は、入
力端子51から入力された時分割多重化信号Dを時分割
多重分離信号O1a〜OMaに分離して出力する。1ビ
ットシフトレジスタ21は、時分割多重分離信号O2a
〜OMaを1ビット遅延させた時分割多重分離信号O2
b〜OMbを出力する。M対1セレクタ221 のデータ
入力端子D1 〜DM には、時分割多重分離信号O1a,
O2b,O3b,…,OMbが入力され、M対1セレク
タ222 のデータ入力端子D1 〜DM には、時分割多重
分離信号O2a,O3b,O4b,…,OMb,O1a
が入力され、M対1セレクタ22M のデータ入力端子D
1 〜DM には、時分割多重分離信号OMa,O1a,O
2a,…,O(M−1)aが入力される。
力端子51から入力された時分割多重化信号Dを時分割
多重分離信号O1a〜OMaに分離して出力する。1ビ
ットシフトレジスタ21は、時分割多重分離信号O2a
〜OMaを1ビット遅延させた時分割多重分離信号O2
b〜OMbを出力する。M対1セレクタ221 のデータ
入力端子D1 〜DM には、時分割多重分離信号O1a,
O2b,O3b,…,OMbが入力され、M対1セレク
タ222 のデータ入力端子D1 〜DM には、時分割多重
分離信号O2a,O3b,O4b,…,OMb,O1a
が入力され、M対1セレクタ22M のデータ入力端子D
1 〜DM には、時分割多重分離信号OMa,O1a,O
2a,…,O(M−1)aが入力される。
【0023】一般にf番目(f=1,2,…,M)のM
対1セレクタ22fのデータ入力端子D1 〜DM には、
時分割多重分離信号Ofa,O(f+1)b,…,O(f
−1)aが入力される。なお、k番目(k=2,3,
…,M)のデータ入力端子Dk には、f+k≦M+1
の場合に、時分割多重分離信号O(f+k−1)bが入力
され、f+k>M+1の場合に、時分割多重分離信号
O(f+k−M−1)aが入力される。
対1セレクタ22fのデータ入力端子D1 〜DM には、
時分割多重分離信号Ofa,O(f+1)b,…,O(f
−1)aが入力される。なお、k番目(k=2,3,
…,M)のデータ入力端子Dk には、f+k≦M+1
の場合に、時分割多重分離信号O(f+k−1)bが入力
され、f+k>M+1の場合に、時分割多重分離信号
O(f+k−M−1)aが入力される。
【0024】M対1セレクタ221 〜22M は、制御端
子23から入力されるM通りの選択制御信号S1〜SM
により制御され、選択制御信号Sfによってそれぞれの
f番目のデータ入力端子Df の入力信号を端子Qに選択
出力し、時分割多重分離信号O1〜OMとして出力端子
561 〜56M に出力する。
子23から入力されるM通りの選択制御信号S1〜SM
により制御され、選択制御信号Sfによってそれぞれの
f番目のデータ入力端子Df の入力信号を端子Qに選択
出力し、時分割多重分離信号O1〜OMとして出力端子
561 〜56M に出力する。
【0025】なお、本実施例では、時分割多重化信号D
のうち、一般にデータDf(Dfn ,Dfn+1 ,Df
n+2 ,…)が出力端子56f に取り出すデータとする。
以下、図4に示すタイミング図を参照し、本実施例の動
作について説明する。
のうち、一般にデータDf(Dfn ,Dfn+1 ,Df
n+2 ,…)が出力端子56f に取り出すデータとする。
以下、図4に示すタイミング図を参照し、本実施例の動
作について説明する。
【0026】なお、図4(a) に対して図4(b) は、時分
割多重化信号Dに対する時分割多重分離制御信号が入力
クロックレートでeビット分の進みがあるものとする。
したがって、図4(a) の場合は選択制御信号S1を用
い、図4(b) の場合は選択制御信号S(e+1)を用いる
が、これは出力端子561 〜56M に取り出される時分
割多重分離信号O1〜OMのデータを判別して設定され
る。
割多重化信号Dに対する時分割多重分離制御信号が入力
クロックレートでeビット分の進みがあるものとする。
したがって、図4(a) の場合は選択制御信号S1を用
い、図4(b) の場合は選択制御信号S(e+1)を用いる
が、これは出力端子561 〜56M に取り出される時分
割多重分離信号O1〜OMのデータを判別して設定され
る。
【0027】図4(a) の場合は、1対M分離部20から
時分割多重分離信号OfaとしてデータDf(Dfn ,
Dfn+1 ,Dfn+2 ,…)が出力される。したがって、
選択制御信号S1により各M対1セレクタ221 〜22
M でそれぞれ時分割多重分離信号O1a〜OMaを選択
させれば、出力端子56f に時分割多重分離信号Ofと
してデータDf(Dfn ,Dfn+1 ,Dfn+2 ,…)が
出力され、希望する動作となる。
時分割多重分離信号OfaとしてデータDf(Dfn ,
Dfn+1 ,Dfn+2 ,…)が出力される。したがって、
選択制御信号S1により各M対1セレクタ221 〜22
M でそれぞれ時分割多重分離信号O1a〜OMaを選択
させれば、出力端子56f に時分割多重分離信号Ofと
してデータDf(Dfn ,Dfn+1 ,Dfn+2 ,…)が
出力され、希望する動作となる。
【0028】図4(b) の場合は、1対M分離部20から
時分割多重分離信号O1aとしてデータD(1+M−e)
(D(1+M−e)n-2 ,D(1+M−e)n-1 ,D(1+
M−e)n ,D(1+M−e)n+1,…)が出力され、時分
割多重分離信号OeaとしてデータDM(DMn-2 ,D
Mn-1 ,DMn ,DMn+1 ,…)が出力され、時分割多
重分離信号O(e+1)aとしてデータD1(D1n-1 ,
D1n ,D1n+1 ,D1n+2 ,…)が出力され、時分割
多重分離信号OMaとしてデータD(M−e)(D(M−
e)n-1 ,D(M−e)n ,D(M−e)n+1 ,D(M−e)
n+2 ,…)が出力される。
時分割多重分離信号O1aとしてデータD(1+M−e)
(D(1+M−e)n-2 ,D(1+M−e)n-1 ,D(1+
M−e)n ,D(1+M−e)n+1,…)が出力され、時分
割多重分離信号OeaとしてデータDM(DMn-2 ,D
Mn-1 ,DMn ,DMn+1 ,…)が出力され、時分割多
重分離信号O(e+1)aとしてデータD1(D1n-1 ,
D1n ,D1n+1 ,D1n+2 ,…)が出力され、時分割
多重分離信号OMaとしてデータD(M−e)(D(M−
e)n-1 ,D(M−e)n ,D(M−e)n+1 ,D(M−e)
n+2 ,…)が出力される。
【0029】すなわち、時分割多重分離信号Ofaとし
て、f≦eでは、データDj(Djn-2 ,Djn-1 ,
Djn ,Djn+1 ,…)(j=f+M−e)が出力さ
れ、f>eでは、データDj(Djn-1 ,Djn ,D
jn+1 ,Djn+2 ,…)(j=f−e)が出力される。
て、f≦eでは、データDj(Djn-2 ,Djn-1 ,
Djn ,Djn+1 ,…)(j=f+M−e)が出力さ
れ、f>eでは、データDj(Djn-1 ,Djn ,D
jn+1 ,Djn+2 ,…)(j=f−e)が出力される。
【0030】また、1ビットシフトレジスタ21から時
分割多重分離信号Ofbとして、2≦f≦eでは、デ
ータDj(Djn-3 ,Djn-2 ,Djn-1 ,Djn ,
…)(j=f+M−e)が出力され、f>eでは、デ
ータDj(Djn-2 ,Djn-1 ,Djn ,Djn+1 ,
…)(j=f−e)が出力される。
分割多重分離信号Ofbとして、2≦f≦eでは、デ
ータDj(Djn-3 ,Djn-2 ,Djn-1 ,Djn ,
…)(j=f+M−e)が出力され、f>eでは、デ
ータDj(Djn-2 ,Djn-1 ,Djn ,Djn+1 ,
…)(j=f−e)が出力される。
【0031】一方、f番目のM対1セレクタ22f の1
番目のデータ入力端子D1 には、時分割多重分離信号O
faが入力され、k番目のデータ入力端子Dk には、時
分割多重分離信号O(f+k−1)b(f+k≦M+1)
あるいは時分割多重分離信号O(f+k−M−1)a(f
+k>M+1)が入力される構成になっているので、M
対1セレクタ22f では、選択制御信号S(e+1)に応
じて、f≦eでは、データDj(Djn-2 ,D
jn-1 ,Djn ,Djn+1 ,…)(j=f+M−e)を
選択出力させ、f>eでは、データDj(Djn-2 ,
Djn-1 ,Djn ,Djn+1 ,…)(j=f−e)を選
択出力させることにより、出力端子56f に時分割多重
分離信号OfとしてデータDf(Dfn-1 ,Dfn ,D
fn+1 ,…)が出力され、希望する動作となる。
番目のデータ入力端子D1 には、時分割多重分離信号O
faが入力され、k番目のデータ入力端子Dk には、時
分割多重分離信号O(f+k−1)b(f+k≦M+1)
あるいは時分割多重分離信号O(f+k−M−1)a(f
+k>M+1)が入力される構成になっているので、M
対1セレクタ22f では、選択制御信号S(e+1)に応
じて、f≦eでは、データDj(Djn-2 ,D
jn-1 ,Djn ,Djn+1 ,…)(j=f+M−e)を
選択出力させ、f>eでは、データDj(Djn-2 ,
Djn-1 ,Djn ,Djn+1 ,…)(j=f−e)を選
択出力させることにより、出力端子56f に時分割多重
分離信号OfとしてデータDf(Dfn-1 ,Dfn ,D
fn+1 ,…)が出力され、希望する動作となる。
【0032】このように、1ビットシフトレジスタ21
とM対1セレクタ221 〜22M を用い、選択制御信号
S1〜SMで1対M分離部20から出力される時分割多
重分離信号O1a〜OMaの位相関係およびその出力端
子を調整することにより、時分割多重化信号Dと時分割
多重分離制御信号C2の位相関係に応じて、時分割多重
分離したデータの出力端子位置を設定することができ
る。
とM対1セレクタ221 〜22M を用い、選択制御信号
S1〜SMで1対M分離部20から出力される時分割多
重分離信号O1a〜OMaの位相関係およびその出力端
子を調整することにより、時分割多重化信号Dと時分割
多重分離制御信号C2の位相関係に応じて、時分割多重
分離したデータの出力端子位置を設定することができ
る。
【0033】
【発明の効果】以上説明したように本発明は、遅延手段
および制御手段を従来のデマルチプレクサ回路の出力段
に付加することにより、時分割多重分離された各データ
の出力端子位置を任意に設定することができる。
および制御手段を従来のデマルチプレクサ回路の出力段
に付加することにより、時分割多重分離された各データ
の出力端子位置を任意に設定することができる。
【図1】本発明の第一実施例構成を示すブロック図であ
る。
る。
【図2】第一実施例回路の動作を説明するタイミング図
である。
である。
【図3】本発明の第二実施例構成を示すブロック図であ
る。
る。
【図4】第二実施例回路の動作を説明するタイミング図
である。
である。
【図5】従来の1対2デマルチプレクサ回路の構成を示
すブロック図である。
すブロック図である。
【図6】従来回路の動作を説明するタイミング図であ
る。
る。
10 1対2データ分離部 11 1ビットシフトレジスタ(DF1) 121 ,122 2対1セレクタ(SL2) 13 制御端子 20 1対Mデータ分離部 21 1ビットシフトレジスタ 221 〜22M M対1セレクタ 23 制御端子 51 入力端子 52 Dフリップフロップ(MST) 53 Dフリップフロップ(DF1) 54 クロック端子 55 Tフリップフロップ(TF1) 561 〜56M 出力端子
Claims (1)
- 【請求項1】 Mビットの時分割多重化信号(Mは2以
上の整数)をM個の出力端子に1ビットずつ分離出力す
る1対Mデマルチプレクサ回路において、 1ビットずつ分離出力されたM個のデータのうち、(M
−1)個のデータに対して出力信号のクロック周波数で
1ビット遅延させる遅延手段と、 前記時分割多重化信号の位相と前記出力信号のクロック
位相とのずれに応じて、前記M個のデータの出力端子位
置を制御するとともに、前記M個のデータのうち対応す
るデータを前記遅延手段を介して得られた遅延データに
置き換えて出力データの位相を調整する制御手段とを備
えたことを特徴とするデマルチプレクサ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22315491A JPH0563672A (ja) | 1991-09-03 | 1991-09-03 | デマルチプレクサ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22315491A JPH0563672A (ja) | 1991-09-03 | 1991-09-03 | デマルチプレクサ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0563672A true JPH0563672A (ja) | 1993-03-12 |
Family
ID=16793641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22315491A Pending JPH0563672A (ja) | 1991-09-03 | 1991-09-03 | デマルチプレクサ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0563672A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014116894A (ja) * | 2012-12-12 | 2014-06-26 | Hitachi Ltd | データ送信装置、データ受信装置、およびバスシステム |
-
1991
- 1991-09-03 JP JP22315491A patent/JPH0563672A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014116894A (ja) * | 2012-12-12 | 2014-06-26 | Hitachi Ltd | データ送信装置、データ受信装置、およびバスシステム |
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