JPH0563672A - デマルチプレクサ回路 - Google Patents
デマルチプレクサ回路Info
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- JPH0563672A JPH0563672A JP22315491A JP22315491A JPH0563672A JP H0563672 A JPH0563672 A JP H0563672A JP 22315491 A JP22315491 A JP 22315491A JP 22315491 A JP22315491 A JP 22315491A JP H0563672 A JPH0563672 A JP H0563672A
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Abstract
(57)【要約】
【目的】 本発明は、時分割多重化された信号を分離す
るデマルチプレクサ回路（ＤＭＵＸ）に関し、簡単な構
成で時分割多重分離されたデータの出力端子位置を制御
することができることを目的とする。 【構成】 Ｍビットの時分割多重化信号（Ｍは２以上の
整数）をＭ個の出力端子に１ビットずつ分離出力する１
対Ｍデマルチプレクサ回路において、１ビットずつ分離
出力されたＭ個のデータのうち、（Ｍ−１）個のデータ
に対して出力信号のクロック周波数で１ビット遅延させ
る遅延手段と、前記時分割多重化信号の位相と前記出力
信号のクロック位相とのずれに応じて、前記Ｍ個のデー
タの出力端子位置を制御するとともに、前記Ｍ個のデー
タのうち対応するデータを前記遅延手段を介して得られ
た遅延データに置き換えて出力データの位相を調整する
制御手段とを備えたことを特徴とする。
るデマルチプレクサ回路（ＤＭＵＸ）に関し、簡単な構
成で時分割多重分離されたデータの出力端子位置を制御
することができることを目的とする。 【構成】 Ｍビットの時分割多重化信号（Ｍは２以上の
整数）をＭ個の出力端子に１ビットずつ分離出力する１
対Ｍデマルチプレクサ回路において、１ビットずつ分離
出力されたＭ個のデータのうち、（Ｍ−１）個のデータ
に対して出力信号のクロック周波数で１ビット遅延させ
る遅延手段と、前記時分割多重化信号の位相と前記出力
信号のクロック位相とのずれに応じて、前記Ｍ個のデー
タの出力端子位置を制御するとともに、前記Ｍ個のデー
タのうち対応するデータを前記遅延手段を介して得られ
た遅延データに置き換えて出力データの位相を調整する
制御手段とを備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重化された信
号を分離するデマルチプレクサ回路（ＤＭＵＸ）に関す
る。
号を分離するデマルチプレクサ回路（ＤＭＵＸ）に関す
る。
【０００２】
【従来の技術】図５は、デマルチプレクサ回路の基本構
成として、従来の１対２デマルチプレクサ回路の構成を
示すブロック図である。
成として、従来の１対２デマルチプレクサ回路の構成を
示すブロック図である。
【０００３】図において、時分割多重化信号Ｄは入力端
子５１から、マスタ−スレーブ−ベガーの３段のＤフリ
ップフロップ（ＭＳＴ）５２およびマスタ−スレーブの
２段のＤフリップフロップ（ＤＦ１）５３の各データ入
力端子Ｄに入力される。クロックＣＫはクロック端子５
４から、Ｔフリップフロップ（ＴＦ１）５５のクロック
端子ＣＫに入力され、出力信号のクロック信号となる時
分割多重分離制御信号Ｃ２が出力される。時分割多重分
離制御信号Ｃ２は、Ｄフリップフロップ５２の非反転ク
ロック端子ＣＫおよびＤフリップフロップ５３の反転ク
ロック端子ＣＫに入力される。Ｄフリップフロップ５
２、５３の各出力端子Ｑには、それぞれ時分割多重分離
信号Ｏ１、Ｏ２が出力され、出力端子５６1 、５６2 に
取り出される。
子５１から、マスタ−スレーブ−ベガーの３段のＤフリ
ップフロップ（ＭＳＴ）５２およびマスタ−スレーブの
２段のＤフリップフロップ（ＤＦ１）５３の各データ入
力端子Ｄに入力される。クロックＣＫはクロック端子５
４から、Ｔフリップフロップ（ＴＦ１）５５のクロック
端子ＣＫに入力され、出力信号のクロック信号となる時
分割多重分離制御信号Ｃ２が出力される。時分割多重分
離制御信号Ｃ２は、Ｄフリップフロップ５２の非反転ク
ロック端子ＣＫおよびＤフリップフロップ５３の反転ク
ロック端子ＣＫに入力される。Ｄフリップフロップ５
２、５３の各出力端子Ｑには、それぞれ時分割多重分離
信号Ｏ１、Ｏ２が出力され、出力端子５６1 、５６2 に
取り出される。
【０００４】以下、図６に示すタイミング図を参照し、
従来の１対２デマルチプレクサ回路の動作について説明
する。なお、時分割多重化信号Ｄは、データＤ１とデー
タＤ２が交互に時分割多重化され、入力端子５１からＤ
１n ，Ｄ２n ，Ｄ１n+1 ，Ｄ２n+1 ，Ｄ１n+2 ，Ｄ２
n+2 ，…の状態で順次入力されるものとする。また、本
デマルチプレクサ回路では、時分割多重化信号Ｄのう
ち、データＤ１（Ｄ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…）が
出力端子５６1 に取り出すデータとし、データＤ２（Ｄ
２n ，Ｄ２n+1 ，Ｄ２n+2 ，…）が出力端子５６2 に取
り出すデータとする。
従来の１対２デマルチプレクサ回路の動作について説明
する。なお、時分割多重化信号Ｄは、データＤ１とデー
タＤ２が交互に時分割多重化され、入力端子５１からＤ
１n ，Ｄ２n ，Ｄ１n+1 ，Ｄ２n+1 ，Ｄ１n+2 ，Ｄ２
n+2 ，…の状態で順次入力されるものとする。また、本
デマルチプレクサ回路では、時分割多重化信号Ｄのう
ち、データＤ１（Ｄ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…）が
出力端子５６1 に取り出すデータとし、データＤ２（Ｄ
２n ，Ｄ２n+1 ，Ｄ２n+2 ，…）が出力端子５６2 に取
り出すデータとする。
【０００５】図６(a) に示すタイミング図では、Ｄフリ
ップフロップ５２は、時分割多重分離制御信号Ｃ２の立
ち下がりタイミングで時分割多重化信号Ｄを取り込むの
で、出力端子５６1 に取り出される時分割多重分離信号
Ｏ１はＤ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…となる。また、
Ｄフリップフロップ５３は、時分割多重分離制御信号Ｃ
２の立ち上がりタイミングで時分割多重化信号Ｄを取り
込むので、出力端子５６2 に取り出される時分割多重分
離信号Ｏ２はＤ２n ，Ｄ２n+1 ，Ｄ２n+2 ，…となる。
ップフロップ５２は、時分割多重分離制御信号Ｃ２の立
ち下がりタイミングで時分割多重化信号Ｄを取り込むの
で、出力端子５６1 に取り出される時分割多重分離信号
Ｏ１はＤ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…となる。また、
Ｄフリップフロップ５３は、時分割多重分離制御信号Ｃ
２の立ち上がりタイミングで時分割多重化信号Ｄを取り
込むので、出力端子５６2 に取り出される時分割多重分
離信号Ｏ２はＤ２n ，Ｄ２n+1 ，Ｄ２n+2 ，…となる。
【０００６】一方、図６(b) のタイミング図は、図６
(a) のタイミング図に対して、時分割多重化信号Ｄと時
分割多重分離制御信号Ｃ２の位相関係が反転している
（Ｔフリップフロップ５５の動作がＣＫ一周期遅れてい
る）場合であり、時分割多重分離信号Ｏ１がＤ２n-1 ，
Ｄ２n ，Ｄ２n+1 ，…となり、時分割多重分離信号Ｏ２
がＤ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…となる様子が示され
ている。
(a) のタイミング図に対して、時分割多重化信号Ｄと時
分割多重分離制御信号Ｃ２の位相関係が反転している
（Ｔフリップフロップ５５の動作がＣＫ一周期遅れてい
る）場合であり、時分割多重分離信号Ｏ１がＤ２n-1 ，
Ｄ２n ，Ｄ２n+1 ，…となり、時分割多重分離信号Ｏ２
がＤ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…となる様子が示され
ている。
【０００７】
【発明が解決しようとする課題】このように、時分割多
重化信号Ｄと時分割多重分離制御信号Ｃ２の位相関係に
応じて、出力端子５６1 ，５６2に取り出される時分割
多重分離信号Ｏ１、Ｏ２のデータが入れ替わってしま
う。
重化信号Ｄと時分割多重分離制御信号Ｃ２の位相関係に
応じて、出力端子５６1 ，５６2に取り出される時分割
多重分離信号Ｏ１、Ｏ２のデータが入れ替わってしま
う。
【０００８】ところで、時分割多重分離制御信号Ｃ２は
Ｔフリップフロップ５５の初期状態で決定されるので、
時分割多重分離されたデータの出力端子位置は不確定で
あった。したがって、従来の１対２デマルチプレクサ回
路では、時分割多重分離されたデータの出力端子位置が
所定の位置と反対になった場合には、Ｔフリップフロッ
プ５５を制御して時分割多重分離制御信号Ｃ２の位相を
変更しなければならなかった。
Ｔフリップフロップ５５の初期状態で決定されるので、
時分割多重分離されたデータの出力端子位置は不確定で
あった。したがって、従来の１対２デマルチプレクサ回
路では、時分割多重分離されたデータの出力端子位置が
所定の位置と反対になった場合には、Ｔフリップフロッ
プ５５を制御して時分割多重分離制御信号Ｃ２の位相を
変更しなければならなかった。
【０００９】しかし、この制御にはデータ速度と同等の
高速制御信号が必要となり、簡単な構成での実現は困難
であった。なお、１対Ｍ（Ｍは２以上の整数）のデマル
チプレクサ回路についても同様のことがいえる。
高速制御信号が必要となり、簡単な構成での実現は困難
であった。なお、１対Ｍ（Ｍは２以上の整数）のデマル
チプレクサ回路についても同様のことがいえる。
【００１０】本発明は、簡単な構成で時分割多重分離さ
れたデータの出力端子位置を制御することができるデマ
ルチプレクサ回路を提供することを目的とする。
れたデータの出力端子位置を制御することができるデマ
ルチプレクサ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、Ｍビットの時
分割多重化信号（Ｍは２以上の整数）をＭ個の出力端子
に１ビットずつ分離出力する１対Ｍデマルチプレクサ回
路において、１ビットずつ分離出力されたＭ個のデータ
のうち、（Ｍ−１）個のデータに対して出力信号のクロ
ック周波数で１ビット遅延させる遅延手段と、前記時分
割多重化信号の位相と前記出力信号のクロック位相との
ずれに応じて、前記Ｍ個のデータの出力端子位置を制御
するとともに、前記Ｍ個のデータのうち対応するデータ
を前記遅延手段を介して得られた遅延データに置き換え
て出力データの位相を調整する制御手段とを備えたこと
を特徴とする。
分割多重化信号（Ｍは２以上の整数）をＭ個の出力端子
に１ビットずつ分離出力する１対Ｍデマルチプレクサ回
路において、１ビットずつ分離出力されたＭ個のデータ
のうち、（Ｍ−１）個のデータに対して出力信号のクロ
ック周波数で１ビット遅延させる遅延手段と、前記時分
割多重化信号の位相と前記出力信号のクロック位相との
ずれに応じて、前記Ｍ個のデータの出力端子位置を制御
するとともに、前記Ｍ個のデータのうち対応するデータ
を前記遅延手段を介して得られた遅延データに置き換え
て出力データの位相を調整する制御手段とを備えたこと
を特徴とする。
【００１２】
【作用】本発明のデマルチプレクサ回路は、Ｍビットの
時分割多重化信号をＭ個の出力端子に分離出力する出力
段に遅延手段および制御手段を備えることにより、時分
割多重化信号の位相と出力信号のクロック位相とのずれ
に応じて、多重分離したデータの出力端子位置を調整す
るとともに、多重分離しただけのデータと遅延手段を介
して遅延させたデータとを組み合わせて出力データの位
相補正を行うことができる。すなわち、制御手段におけ
る選択パターンを制御することにより各出力端子に所定
のデータを分離出力させることができる。
時分割多重化信号をＭ個の出力端子に分離出力する出力
段に遅延手段および制御手段を備えることにより、時分
割多重化信号の位相と出力信号のクロック位相とのずれ
に応じて、多重分離したデータの出力端子位置を調整す
るとともに、多重分離しただけのデータと遅延手段を介
して遅延させたデータとを組み合わせて出力データの位
相補正を行うことができる。すなわち、制御手段におけ
る選択パターンを制御することにより各出力端子に所定
のデータを分離出力させることができる。
【００１３】
【実施例】図１は、本発明の第一実施例構成を示すブロ
ック図である。なお、本実施例はＭ＝２の場合であり、
１対２デマルチプレクサ回路の構成例について示すが、
図５に示す従来の１対２デマルチプレクサ回路と同等の
ものについては同一符号を付して説明に代える。ここ
で、破線で囲む部分が従来の１対２デマルチプレクサ回
路であり、本実施例では１対２データ分離部という。
ック図である。なお、本実施例はＭ＝２の場合であり、
１対２デマルチプレクサ回路の構成例について示すが、
図５に示す従来の１対２デマルチプレクサ回路と同等の
ものについては同一符号を付して説明に代える。ここ
で、破線で囲む部分が従来の１対２デマルチプレクサ回
路であり、本実施例では１対２データ分離部という。
【００１４】図において、本実施例の特徴は、１対２デ
ータ分離部１０の出力段に出力信号の位相を調整する１
ビットシフトレジスタ１１および２対１セレクタ１
２1 ，１２2 を設けるところにある。
ータ分離部１０の出力段に出力信号の位相を調整する１
ビットシフトレジスタ１１および２対１セレクタ１
２1 ，１２2 を設けるところにある。
【００１５】すなわち、１対２データ分離部１０は、入
力端子５１から時分割多重化信号Ｄが入力され、クロッ
ク端子５４からクロックＣＫが入力され、時分割多重分
離信号Ｏ１ａ，Ｏ２ａを出力する。時分割多重分離信号
Ｏ１ａは、２対１セレクタ（ＳＬ２）１２1 のデータ入
力端子Ｄ1 および２対１セレクタ（ＳＬ２）１２2 のデ
ータ入力端子Ｄ2 に入力され、時分割多重分離信号Ｏ２
ａは、１ビットシフトレジスタ（ＤＦ１）１１のデータ
入力端子Ｄおよび２対１セレクタ１２2 のデータ入力端
子Ｄ1 に入力される。１ビットシフトレジスタ１１の端
子Ｑからは、時分割多重分離信号Ｏ２ａに対して１ビッ
ト遅延した時分割多重分離信号Ｏ２ｂが出力され、２対
１セレクタ１２1 のデータ入力端子Ｄ2 に入力される。
２対１セレクタ１２1 ，１２2 は、制御端子１３から端
子Ｓに入力される選択制御信号Ｓに応じてデータ入力端
子Ｄ1 ，Ｄ2 のいずれかを選択し、各端子Ｑから時分割
多重分離信号Ｏ１、Ｏ２を出力端子５６1 、５６2 に出
力する。
力端子５１から時分割多重化信号Ｄが入力され、クロッ
ク端子５４からクロックＣＫが入力され、時分割多重分
離信号Ｏ１ａ，Ｏ２ａを出力する。時分割多重分離信号
Ｏ１ａは、２対１セレクタ（ＳＬ２）１２1 のデータ入
力端子Ｄ1 および２対１セレクタ（ＳＬ２）１２2 のデ
ータ入力端子Ｄ2 に入力され、時分割多重分離信号Ｏ２
ａは、１ビットシフトレジスタ（ＤＦ１）１１のデータ
入力端子Ｄおよび２対１セレクタ１２2 のデータ入力端
子Ｄ1 に入力される。１ビットシフトレジスタ１１の端
子Ｑからは、時分割多重分離信号Ｏ２ａに対して１ビッ
ト遅延した時分割多重分離信号Ｏ２ｂが出力され、２対
１セレクタ１２1 のデータ入力端子Ｄ2 に入力される。
２対１セレクタ１２1 ，１２2 は、制御端子１３から端
子Ｓに入力される選択制御信号Ｓに応じてデータ入力端
子Ｄ1 ，Ｄ2 のいずれかを選択し、各端子Ｑから時分割
多重分離信号Ｏ１、Ｏ２を出力端子５６1 、５６2 に出
力する。
【００１６】ここで、２対１セレクタ１２1 ，１２
2 は、選択制御信号Ｓが論理「０」の場合にデータ入力
端子Ｄ1 の入力信号を端子Ｑに選択出力し、論理「１」
の場合にデータ入力端子Ｄ2 の入力信号を端子Ｑに選択
出力するものとする。また、本実施例においても、時分
割多重化信号Ｄのうち、データＤ１（Ｄ１n ，Ｄ
１n+1 ，Ｄ１n+2 ，…）が出力端子５６1 に取り出すデ
ータとし、データＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ２n+2，
…）が出力端子５６2 に取り出すデータとする。
2 は、選択制御信号Ｓが論理「０」の場合にデータ入力
端子Ｄ1 の入力信号を端子Ｑに選択出力し、論理「１」
の場合にデータ入力端子Ｄ2 の入力信号を端子Ｑに選択
出力するものとする。また、本実施例においても、時分
割多重化信号Ｄのうち、データＤ１（Ｄ１n ，Ｄ
１n+1 ，Ｄ１n+2 ，…）が出力端子５６1 に取り出すデ
ータとし、データＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ２n+2，
…）が出力端子５６2 に取り出すデータとする。
【００１７】以下、図２に示すタイミング図を参照し、
本実施例の動作について説明する。なお、図２(a),(b)
における時分割多重化信号Ｄと時分割多重分離制御信号
Ｃ２の位相関係は、図６(a),(b) にそれぞれ対応する。
したがって、図２(a) の場合はＳ＝０とし、図２(b) の
場合はＳ＝１とするが、これは出力端子５６1 、５６2
に取り出される時分割多重分離信号Ｏ１、Ｏ２のデータ
を判別して設定される。
本実施例の動作について説明する。なお、図２(a),(b)
における時分割多重化信号Ｄと時分割多重分離制御信号
Ｃ２の位相関係は、図６(a),(b) にそれぞれ対応する。
したがって、図２(a) の場合はＳ＝０とし、図２(b) の
場合はＳ＝１とするが、これは出力端子５６1 、５６2
に取り出される時分割多重分離信号Ｏ１、Ｏ２のデータ
を判別して設定される。
【００１８】図２(a) の場合は、１対２分離部１０から
時分割多重分離信号Ｏ１ａとしてデータＤ１（Ｄ１n ，
Ｄ１n+1 ，Ｄ１n+2 ，…）が出力され、時分割多重分離
信号Ｏ２ａとしてデータＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ２
n+2 ，…）が出力される。したがって、Ｓ＝０として２
対１セレクタ１２1 で時分割多重分離信号Ｏ１ａを選択
させ、２対１セレクタ１２2 で時分割多重分離信号Ｏ２
ａを選択させれば、出力端子５６1 に時分割多重分離信
号Ｏ１としてデータＤ１（Ｄ１n ，Ｄ１n+1 ，Ｄ
１n+2 ，…）が出力され、出力端子５６2 に時分割多重
分離信号Ｏ２としてデータＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ
２n+2 ，…）が出力され、希望する動作となる。
時分割多重分離信号Ｏ１ａとしてデータＤ１（Ｄ１n ，
Ｄ１n+1 ，Ｄ１n+2 ，…）が出力され、時分割多重分離
信号Ｏ２ａとしてデータＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ２
n+2 ，…）が出力される。したがって、Ｓ＝０として２
対１セレクタ１２1 で時分割多重分離信号Ｏ１ａを選択
させ、２対１セレクタ１２2 で時分割多重分離信号Ｏ２
ａを選択させれば、出力端子５６1 に時分割多重分離信
号Ｏ１としてデータＤ１（Ｄ１n ，Ｄ１n+1 ，Ｄ
１n+2 ，…）が出力され、出力端子５６2 に時分割多重
分離信号Ｏ２としてデータＤ２（Ｄ２n ，Ｄ２n+1 ，Ｄ
２n+2 ，…）が出力され、希望する動作となる。
【００１９】図２(b) の場合は、１対２分離部１０から
時分割多重分離信号Ｏ１ａとしてデータＤ２（Ｄ
２n-1 ，Ｄ２n ，Ｄ２n+1 ，…）が出力され、時分割多
重分離信号Ｏ２ａとしてデータＤ１（Ｄ１n ，Ｄ
１n+1 ，Ｄ１n+2 ，…）が出力される。したがって、ま
ず１ビットシフトレジスタ１１を介して時分割多重分離
信号Ｏ２ａから１ビット遅延させた時分割多重分離信号
Ｏ２ｂ（Ｄ１n-1,Ｄ１n, Ｄ１n+1，…）を生成する。そ
こで、Ｓ＝１として２対１セレクタ１２1 で時分割多重
分離信号Ｏ２ｂを選択させ、２対１セレクタ１２2 で時
分割多重分離信号Ｏ１ａを選択させれば、出力端子５６
1 に時分割多重分離信号Ｏ１としてデータＤ１（Ｄ１
n-1 ，Ｄ１n ，Ｄ１n+1 ，…）が出力され、出力端子５
６2 に時分割多重分離信号Ｏ２としてデータＤ２（Ｄ２
n-1 ，Ｄ２n ，Ｄ２n+1 ，…）が出力され、希望する動
作となる。
時分割多重分離信号Ｏ１ａとしてデータＤ２（Ｄ
２n-1 ，Ｄ２n ，Ｄ２n+1 ，…）が出力され、時分割多
重分離信号Ｏ２ａとしてデータＤ１（Ｄ１n ，Ｄ
１n+1 ，Ｄ１n+2 ，…）が出力される。したがって、ま
ず１ビットシフトレジスタ１１を介して時分割多重分離
信号Ｏ２ａから１ビット遅延させた時分割多重分離信号
Ｏ２ｂ（Ｄ１n-1,Ｄ１n, Ｄ１n+1，…）を生成する。そ
こで、Ｓ＝１として２対１セレクタ１２1 で時分割多重
分離信号Ｏ２ｂを選択させ、２対１セレクタ１２2 で時
分割多重分離信号Ｏ１ａを選択させれば、出力端子５６
1 に時分割多重分離信号Ｏ１としてデータＤ１（Ｄ１
n-1 ，Ｄ１n ，Ｄ１n+1 ，…）が出力され、出力端子５
６2 に時分割多重分離信号Ｏ２としてデータＤ２（Ｄ２
n-1 ，Ｄ２n ，Ｄ２n+1 ，…）が出力され、希望する動
作となる。
【００２０】このように、１ビットシフトレジスタ１１
と２対１セレクタ１２1 ，１２2 を用い、選択制御信号
Ｓで１対２分離部１０から出力される時分割多重分離信
号Ｏ１ａ，Ｏ２ａの位相関係およびその出力端子を調整
することにより、時分割多重化信号Ｄと時分割多重分離
制御信号Ｃ２の位相関係に応じて、時分割多重分離した
データの出力端子位置を設定することができる。
と２対１セレクタ１２1 ，１２2 を用い、選択制御信号
Ｓで１対２分離部１０から出力される時分割多重分離信
号Ｏ１ａ，Ｏ２ａの位相関係およびその出力端子を調整
することにより、時分割多重化信号Ｄと時分割多重分離
制御信号Ｃ２の位相関係に応じて、時分割多重分離した
データの出力端子位置を設定することができる。
【００２１】図３は、本発明の第二実施例構成を示すブ
ロック図である。図において、本実施例の特徴は、１対
Ｍデータ分離部２０の出力段に出力信号の位相を調整す
る１ビットシフトレジスタ２１およびＭ個のＭ対１セレ
クタ２２ 1 〜２２M を設けるところにある。
ロック図である。図において、本実施例の特徴は、１対
Ｍデータ分離部２０の出力段に出力信号の位相を調整す
る１ビットシフトレジスタ２１およびＭ個のＭ対１セレ
クタ２２ 1 〜２２M を設けるところにある。
【００２２】すなわち、１対Ｍデータ分離部２０は、入
力端子５１から入力された時分割多重化信号Ｄを時分割
多重分離信号Ｏ１ａ〜ＯＭａに分離して出力する。１ビ
ットシフトレジスタ２１は、時分割多重分離信号Ｏ２ａ
〜ＯＭａを１ビット遅延させた時分割多重分離信号Ｏ２
ｂ〜ＯＭｂを出力する。Ｍ対１セレクタ２２1 のデータ
入力端子Ｄ1 〜ＤM には、時分割多重分離信号Ｏ１ａ，
Ｏ２ｂ，Ｏ３ｂ，…，ＯＭｂが入力され、Ｍ対１セレク
タ２２2 のデータ入力端子Ｄ1 〜ＤM には、時分割多重
分離信号Ｏ２ａ，Ｏ３ｂ，Ｏ４ｂ，…，ＯＭｂ，Ｏ１ａ
が入力され、Ｍ対１セレクタ２２M のデータ入力端子Ｄ
1 〜ＤM には、時分割多重分離信号ＯＭａ，Ｏ１ａ，Ｏ
２ａ，…，Ｏ(Ｍ−１)ａが入力される。
力端子５１から入力された時分割多重化信号Ｄを時分割
多重分離信号Ｏ１ａ〜ＯＭａに分離して出力する。１ビ
ットシフトレジスタ２１は、時分割多重分離信号Ｏ２ａ
〜ＯＭａを１ビット遅延させた時分割多重分離信号Ｏ２
ｂ〜ＯＭｂを出力する。Ｍ対１セレクタ２２1 のデータ
入力端子Ｄ1 〜ＤM には、時分割多重分離信号Ｏ１ａ，
Ｏ２ｂ，Ｏ３ｂ，…，ＯＭｂが入力され、Ｍ対１セレク
タ２２2 のデータ入力端子Ｄ1 〜ＤM には、時分割多重
分離信号Ｏ２ａ，Ｏ３ｂ，Ｏ４ｂ，…，ＯＭｂ，Ｏ１ａ
が入力され、Ｍ対１セレクタ２２M のデータ入力端子Ｄ
1 〜ＤM には、時分割多重分離信号ＯＭａ，Ｏ１ａ，Ｏ
２ａ，…，Ｏ(Ｍ−１)ａが入力される。
【００２３】一般にｆ番目（ｆ＝１，２，…，Ｍ）のＭ
対１セレクタ２２fのデータ入力端子Ｄ1 〜ＤM には、
時分割多重分離信号Ｏｆａ，Ｏ(ｆ＋１)ｂ，…，Ｏ(ｆ
−１)ａが入力される。なお、ｋ番目（ｋ＝２，３，
…，Ｍ）のデータ入力端子Ｄk には、ｆ＋ｋ≦Ｍ＋１
の場合に、時分割多重分離信号Ｏ(ｆ＋ｋ−１)ｂが入力
され、ｆ＋ｋ＞Ｍ＋１の場合に、時分割多重分離信号
Ｏ(ｆ＋ｋ−Ｍ−１)ａが入力される。
対１セレクタ２２fのデータ入力端子Ｄ1 〜ＤM には、
時分割多重分離信号Ｏｆａ，Ｏ(ｆ＋１)ｂ，…，Ｏ(ｆ
−１)ａが入力される。なお、ｋ番目（ｋ＝２，３，
…，Ｍ）のデータ入力端子Ｄk には、ｆ＋ｋ≦Ｍ＋１
の場合に、時分割多重分離信号Ｏ(ｆ＋ｋ−１)ｂが入力
され、ｆ＋ｋ＞Ｍ＋１の場合に、時分割多重分離信号
Ｏ(ｆ＋ｋ−Ｍ−１)ａが入力される。
【００２４】Ｍ対１セレクタ２２1 〜２２M は、制御端
子２３から入力されるＭ通りの選択制御信号Ｓ１〜ＳＭ
により制御され、選択制御信号Ｓｆによってそれぞれの
ｆ番目のデータ入力端子Ｄf の入力信号を端子Ｑに選択
出力し、時分割多重分離信号Ｏ１〜ＯＭとして出力端子
５６1 〜５６M に出力する。
子２３から入力されるＭ通りの選択制御信号Ｓ１〜ＳＭ
により制御され、選択制御信号Ｓｆによってそれぞれの
ｆ番目のデータ入力端子Ｄf の入力信号を端子Ｑに選択
出力し、時分割多重分離信号Ｏ１〜ＯＭとして出力端子
５６1 〜５６M に出力する。
【００２５】なお、本実施例では、時分割多重化信号Ｄ
のうち、一般にデータＤｆ（Ｄｆn ，Ｄｆn+1 ，Ｄｆ
n+2 ，…）が出力端子５６f に取り出すデータとする。
以下、図４に示すタイミング図を参照し、本実施例の動
作について説明する。
のうち、一般にデータＤｆ（Ｄｆn ，Ｄｆn+1 ，Ｄｆ
n+2 ，…）が出力端子５６f に取り出すデータとする。
以下、図４に示すタイミング図を参照し、本実施例の動
作について説明する。
【００２６】なお、図４(a) に対して図４(b) は、時分
割多重化信号Ｄに対する時分割多重分離制御信号が入力
クロックレートでｅビット分の進みがあるものとする。
したがって、図４(a) の場合は選択制御信号Ｓ１を用
い、図４(b) の場合は選択制御信号Ｓ(ｅ＋１)を用いる
が、これは出力端子５６1 〜５６M に取り出される時分
割多重分離信号Ｏ１〜ＯＭのデータを判別して設定され
る。
割多重化信号Ｄに対する時分割多重分離制御信号が入力
クロックレートでｅビット分の進みがあるものとする。
したがって、図４(a) の場合は選択制御信号Ｓ１を用
い、図４(b) の場合は選択制御信号Ｓ(ｅ＋１)を用いる
が、これは出力端子５６1 〜５６M に取り出される時分
割多重分離信号Ｏ１〜ＯＭのデータを判別して設定され
る。
【００２７】図４(a) の場合は、１対Ｍ分離部２０から
時分割多重分離信号ＯｆａとしてデータＤｆ（Ｄｆn ，
Ｄｆn+1 ，Ｄｆn+2 ，…）が出力される。したがって、
選択制御信号Ｓ１により各Ｍ対１セレクタ２２1 〜２２
M でそれぞれ時分割多重分離信号Ｏ１ａ〜ＯＭａを選択
させれば、出力端子５６f に時分割多重分離信号Ｏｆと
してデータＤｆ（Ｄｆn ，Ｄｆn+1 ，Ｄｆn+2 ，…）が
出力され、希望する動作となる。
時分割多重分離信号ＯｆａとしてデータＤｆ（Ｄｆn ，
Ｄｆn+1 ，Ｄｆn+2 ，…）が出力される。したがって、
選択制御信号Ｓ１により各Ｍ対１セレクタ２２1 〜２２
M でそれぞれ時分割多重分離信号Ｏ１ａ〜ＯＭａを選択
させれば、出力端子５６f に時分割多重分離信号Ｏｆと
してデータＤｆ（Ｄｆn ，Ｄｆn+1 ，Ｄｆn+2 ，…）が
出力され、希望する動作となる。
【００２８】図４(b) の場合は、１対Ｍ分離部２０から
時分割多重分離信号Ｏ１ａとしてデータＤ(１＋Ｍ−ｅ)
（Ｄ(１＋Ｍ−ｅ)n-2 ，Ｄ(１＋Ｍ−ｅ)n-1 ，Ｄ(１＋
Ｍ−ｅ)n ，Ｄ(１＋Ｍ−ｅ)n+1，…）が出力され、時分
割多重分離信号ＯｅａとしてデータＤＭ（ＤＭn-2 ，Ｄ
Ｍn-1 ，ＤＭn ，ＤＭn+1 ，…）が出力され、時分割多
重分離信号Ｏ(ｅ＋１)ａとしてデータＤ１（Ｄ１n-1 ，
Ｄ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…）が出力され、時分割
多重分離信号ＯＭａとしてデータＤ(Ｍ−ｅ)（Ｄ(Ｍ−
ｅ)n-1 ，Ｄ(Ｍ−ｅ)n ，Ｄ(Ｍ−ｅ)n+1 ，Ｄ(Ｍ−ｅ)
n+2 ，…）が出力される。
時分割多重分離信号Ｏ１ａとしてデータＤ(１＋Ｍ−ｅ)
（Ｄ(１＋Ｍ−ｅ)n-2 ，Ｄ(１＋Ｍ−ｅ)n-1 ，Ｄ(１＋
Ｍ−ｅ)n ，Ｄ(１＋Ｍ−ｅ)n+1，…）が出力され、時分
割多重分離信号ＯｅａとしてデータＤＭ（ＤＭn-2 ，Ｄ
Ｍn-1 ，ＤＭn ，ＤＭn+1 ，…）が出力され、時分割多
重分離信号Ｏ(ｅ＋１)ａとしてデータＤ１（Ｄ１n-1 ，
Ｄ１n ，Ｄ１n+1 ，Ｄ１n+2 ，…）が出力され、時分割
多重分離信号ＯＭａとしてデータＤ(Ｍ−ｅ)（Ｄ(Ｍ−
ｅ)n-1 ，Ｄ(Ｍ−ｅ)n ，Ｄ(Ｍ−ｅ)n+1 ，Ｄ(Ｍ−ｅ)
n+2 ，…）が出力される。
【００２９】すなわち、時分割多重分離信号Ｏｆａとし
て、ｆ≦ｅでは、データＤｊ（Ｄｊn-2 ，Ｄｊn-1 ，
Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ＋Ｍ−ｅ）が出力さ
れ、ｆ＞ｅでは、データＤｊ（Ｄｊn-1 ，Ｄｊn ，Ｄ
ｊn+1 ，Ｄｊn+2 ，…）（ｊ＝ｆ−ｅ）が出力される。
て、ｆ≦ｅでは、データＤｊ（Ｄｊn-2 ，Ｄｊn-1 ，
Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ＋Ｍ−ｅ）が出力さ
れ、ｆ＞ｅでは、データＤｊ（Ｄｊn-1 ，Ｄｊn ，Ｄ
ｊn+1 ，Ｄｊn+2 ，…）（ｊ＝ｆ−ｅ）が出力される。
【００３０】また、１ビットシフトレジスタ２１から時
分割多重分離信号Ｏｆｂとして、２≦ｆ≦ｅでは、デ
ータＤｊ（Ｄｊn-3 ，Ｄｊn-2 ，Ｄｊn-1 ，Ｄｊn ，
…）（ｊ＝ｆ＋Ｍ−ｅ）が出力され、ｆ＞ｅでは、デ
ータＤｊ（Ｄｊn-2 ，Ｄｊn-1 ，Ｄｊn ，Ｄｊn+1 ，
…）（ｊ＝ｆ−ｅ）が出力される。
分割多重分離信号Ｏｆｂとして、２≦ｆ≦ｅでは、デ
ータＤｊ（Ｄｊn-3 ，Ｄｊn-2 ，Ｄｊn-1 ，Ｄｊn ，
…）（ｊ＝ｆ＋Ｍ−ｅ）が出力され、ｆ＞ｅでは、デ
ータＤｊ（Ｄｊn-2 ，Ｄｊn-1 ，Ｄｊn ，Ｄｊn+1 ，
…）（ｊ＝ｆ−ｅ）が出力される。
【００３１】一方、ｆ番目のＭ対１セレクタ２２f の１
番目のデータ入力端子Ｄ1 には、時分割多重分離信号Ｏ
ｆａが入力され、ｋ番目のデータ入力端子Ｄk には、時
分割多重分離信号Ｏ(ｆ＋ｋ−１)ｂ（ｆ＋ｋ≦Ｍ＋１）
あるいは時分割多重分離信号Ｏ(ｆ＋ｋ−Ｍ−１)ａ（ｆ
＋ｋ＞Ｍ＋１）が入力される構成になっているので、Ｍ
対１セレクタ２２f では、選択制御信号Ｓ(ｅ＋１)に応
じて、ｆ≦ｅでは、データＤｊ（Ｄｊn-2 ，Ｄ
ｊn-1 ，Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ＋Ｍ−ｅ）を
選択出力させ、ｆ＞ｅでは、データＤｊ（Ｄｊn-2 ，
Ｄｊn-1 ，Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ−ｅ）を選
択出力させることにより、出力端子５６f に時分割多重
分離信号ＯｆとしてデータＤｆ（Ｄｆn-1 ，Ｄｆn ，Ｄ
ｆn+1 ，…）が出力され、希望する動作となる。
番目のデータ入力端子Ｄ1 には、時分割多重分離信号Ｏ
ｆａが入力され、ｋ番目のデータ入力端子Ｄk には、時
分割多重分離信号Ｏ(ｆ＋ｋ−１)ｂ（ｆ＋ｋ≦Ｍ＋１）
あるいは時分割多重分離信号Ｏ(ｆ＋ｋ−Ｍ−１)ａ（ｆ
＋ｋ＞Ｍ＋１）が入力される構成になっているので、Ｍ
対１セレクタ２２f では、選択制御信号Ｓ(ｅ＋１)に応
じて、ｆ≦ｅでは、データＤｊ（Ｄｊn-2 ，Ｄ
ｊn-1 ，Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ＋Ｍ−ｅ）を
選択出力させ、ｆ＞ｅでは、データＤｊ（Ｄｊn-2 ，
Ｄｊn-1 ，Ｄｊn ，Ｄｊn+1 ，…）（ｊ＝ｆ−ｅ）を選
択出力させることにより、出力端子５６f に時分割多重
分離信号ＯｆとしてデータＤｆ（Ｄｆn-1 ，Ｄｆn ，Ｄ
ｆn+1 ，…）が出力され、希望する動作となる。
【００３２】このように、１ビットシフトレジスタ２１
とＭ対１セレクタ２２1 〜２２M を用い、選択制御信号
Ｓ１〜ＳＭで１対Ｍ分離部２０から出力される時分割多
重分離信号Ｏ１ａ〜ＯＭａの位相関係およびその出力端
子を調整することにより、時分割多重化信号Ｄと時分割
多重分離制御信号Ｃ２の位相関係に応じて、時分割多重
分離したデータの出力端子位置を設定することができ
る。
とＭ対１セレクタ２２1 〜２２M を用い、選択制御信号
Ｓ１〜ＳＭで１対Ｍ分離部２０から出力される時分割多
重分離信号Ｏ１ａ〜ＯＭａの位相関係およびその出力端
子を調整することにより、時分割多重化信号Ｄと時分割
多重分離制御信号Ｃ２の位相関係に応じて、時分割多重
分離したデータの出力端子位置を設定することができ
る。
【００３３】
【発明の効果】以上説明したように本発明は、遅延手段
および制御手段を従来のデマルチプレクサ回路の出力段
に付加することにより、時分割多重分離された各データ
の出力端子位置を任意に設定することができる。
および制御手段を従来のデマルチプレクサ回路の出力段
に付加することにより、時分割多重分離された各データ
の出力端子位置を任意に設定することができる。
【図１】本発明の第一実施例構成を示すブロック図であ
る。
る。
【図２】第一実施例回路の動作を説明するタイミング図
である。
である。
【図３】本発明の第二実施例構成を示すブロック図であ
る。
る。
【図４】第二実施例回路の動作を説明するタイミング図
である。
である。
【図５】従来の１対２デマルチプレクサ回路の構成を示
すブロック図である。
すブロック図である。
【図６】従来回路の動作を説明するタイミング図であ
る。
る。
１０ １対２データ分離部 １１ １ビットシフトレジスタ（ＤＦ１） １２1 ，１２2 ２対１セレクタ（ＳＬ２） １３ 制御端子 ２０ １対Ｍデータ分離部 ２１ １ビットシフトレジスタ ２２1 〜２２M Ｍ対１セレクタ ２３ 制御端子 ５１ 入力端子 ５２ Ｄフリップフロップ（ＭＳＴ） ５３ Ｄフリップフロップ（ＤＦ１） ５４ クロック端子 ５５ Ｔフリップフロップ（ＴＦ１） ５６1 〜５６M 出力端子
Claims (1)
- 【請求項１】 Ｍビットの時分割多重化信号（Ｍは２以
上の整数）をＭ個の出力端子に１ビットずつ分離出力す
る１対Ｍデマルチプレクサ回路において、 １ビットずつ分離出力されたＭ個のデータのうち、（Ｍ
−１）個のデータに対して出力信号のクロック周波数で
１ビット遅延させる遅延手段と、 前記時分割多重化信号の位相と前記出力信号のクロック
位相とのずれに応じて、前記Ｍ個のデータの出力端子位
置を制御するとともに、前記Ｍ個のデータのうち対応す
るデータを前記遅延手段を介して得られた遅延データに
置き換えて出力データの位相を調整する制御手段とを備
えたことを特徴とするデマルチプレクサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22315491A JPH0563672A (ja) | 1991-09-03 | 1991-09-03 | デマルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22315491A JPH0563672A (ja) | 1991-09-03 | 1991-09-03 | デマルチプレクサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563672A true JPH0563672A (ja) | 1993-03-12 |
Family
ID=16793641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22315491A Pending JPH0563672A (ja) | 1991-09-03 | 1991-09-03 | デマルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116894A (ja) * | 2012-12-12 | 2014-06-26 | Hitachi Ltd | データ送信装置、データ受信装置、およびバスシステム |
-
1991
- 1991-09-03 JP JP22315491A patent/JPH0563672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116894A (ja) * | 2012-12-12 | 2014-06-26 | Hitachi Ltd | データ送信装置、データ受信装置、およびバスシステム |
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