JPH07202022A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07202022A JPH07202022A JP5351870A JP35187093A JPH07202022A JP H07202022 A JPH07202022 A JP H07202022A JP 5351870 A JP5351870 A JP 5351870A JP 35187093 A JP35187093 A JP 35187093A JP H07202022 A JPH07202022 A JP H07202022A
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- memory cells
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- memory cell
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Abstract
(57)【要約】
【目的】 素子分離膜で囲まれた１つの素子領域に４つ
のメモリセルを形成し、ビットコンタクトを共有させ
て、メモリセルアレイの面積縮小化を達成する。 【構成】 ４つのメモリセル５１〜５４、５５〜５８か
らなるセルユニット毎に１つのビットコンタクト８を共
有させ、隣接するセルユニットのメモリセル５２と５
５、５４と５７でゲート電極２を共有させる。各ビット
線３１〜３４はセルユニット１個おきにビットコンタク
ト８に接続され、各ワード線４１〜４６は１個おきの共
通ゲート２に接続されている。
のメモリセルを形成し、ビットコンタクトを共有させ
て、メモリセルアレイの面積縮小化を達成する。 【構成】 ４つのメモリセル５１〜５４、５５〜５８か
らなるセルユニット毎に１つのビットコンタクト８を共
有させ、隣接するセルユニットのメモリセル５２と５
５、５４と５７でゲート電極２を共有させる。各ビット
線３１〜３４はセルユニット１個おきにビットコンタク
ト８に接続され、各ワード線４１〜４６は１個おきの共
通ゲート２に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体記
憶装置に関する。
憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、４Ｋビット以
来、１つのメモリセルを１つのＭＯＳトランジスタと１
つのキャパシタとで構成する１トランジスタ／１キャパ
シタ型が基本的に採用されている。この１トランジスタ
／１キャパシタ型メモリセルは、１つのメモリセルに対
してワード線及びビット線がそれぞれ１本づつ配置され
ており、メモリセルの面積が小さく、大容量化に適した
ものである。
来、１つのメモリセルを１つのＭＯＳトランジスタと１
つのキャパシタとで構成する１トランジスタ／１キャパ
シタ型が基本的に採用されている。この１トランジスタ
／１キャパシタ型メモリセルは、１つのメモリセルに対
してワード線及びビット線がそれぞれ１本づつ配置され
ており、メモリセルの面積が小さく、大容量化に適した
ものである。
【０００３】また、素子分離領域で囲まれた１つの素子
領域の中に２つのメモリセルを形成して、１つのビット
コンタクトを２つのメモリセルで共有させることによ
り、メモリセルアレイの面積縮小化を達成している。
領域の中に２つのメモリセルを形成して、１つのビット
コンタクトを２つのメモリセルで共有させることによ
り、メモリセルアレイの面積縮小化を達成している。
【０００４】以上のことは、“ＵＬＳＩＤＲＡＭ技術，
ｐ３２，サイエンスフォーラム １９９２”や“Procee
ding of 1990 Symposium on VLSI Technology ”などの
文献に記載されている。
ｐ３２，サイエンスフォーラム １９９２”や“Procee
ding of 1990 Symposium on VLSI Technology ”などの
文献に記載されている。
【０００５】さらに、ＤＲＡＭのより一層の高集積化を
図るために、１つの素子領域の中に４つ以上のメモリセ
ルを形成することも提案されている。例えば、特開昭６
３−１５０９５８号公報に４つ以上のメモリセルの形成
について記載されている。
図るために、１つの素子領域の中に４つ以上のメモリセ
ルを形成することも提案されている。例えば、特開昭６
３−１５０９５８号公報に４つ以上のメモリセルの形成
について記載されている。
【０００６】
【発明が解決しようとする課題】しかしながら、１つの
素子領域の中に４つ以上のメモリセルを形成した従来の
構成では、メモリセルを選択するためのワード線及びビ
ット線の形成及び配置が困難であり、これらを多層配線
化するなど、複雑な構造が必要であった。
素子領域の中に４つ以上のメモリセルを形成した従来の
構成では、メモリセルを選択するためのワード線及びビ
ット線の形成及び配置が困難であり、これらを多層配線
化するなど、複雑な構造が必要であった。
【０００７】そこで、本発明の目的は、それ程複雑な配
線構造を必要とせずに１つの素子領域の中に４つのメモ
リセルを形成することが可能な半導体記憶装置を提供す
ることである。
線構造を必要とせずに１つの素子領域の中に４つのメモ
リセルを形成することが可能な半導体記憶装置を提供す
ることである。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体記憶装置では、ビットコンタク
トを共有する４つのメモリセルからなるセルユニットを
マトリクス状に配列したメモリセルアレイを有し、各メ
モリセルは、ビット線方向に隣接する他のセルユニット
に属する１つのメモリセルとゲート電極を共有し、ビッ
ト線方向に配列したセルユニットが１つおきに共通のビ
ット線に接続され、ワード線方向に配列した上記ゲート
電極が１つおきに共通のワード線に接続されている。
ために、本発明の半導体記憶装置では、ビットコンタク
トを共有する４つのメモリセルからなるセルユニットを
マトリクス状に配列したメモリセルアレイを有し、各メ
モリセルは、ビット線方向に隣接する他のセルユニット
に属する１つのメモリセルとゲート電極を共有し、ビッ
ト線方向に配列したセルユニットが１つおきに共通のビ
ット線に接続され、ワード線方向に配列した上記ゲート
電極が１つおきに共通のワード線に接続されている。
【０００９】
【作用】本発明においては、ビット線方向に隣接する２
つのセルユニットに跨がってゲート電極を共有する２対
のメモリセルが、２本のビット線と２本のワード線にそ
れぞれ接続された形となる。そして、これら２本のビッ
ト線と２本のワード線を４通りに選択することによっ
て、それら４つのメモリセルを全て選択することができ
る。
つのセルユニットに跨がってゲート電極を共有する２対
のメモリセルが、２本のビット線と２本のワード線にそ
れぞれ接続された形となる。そして、これら２本のビッ
ト線と２本のワード線を４通りに選択することによっ
て、それら４つのメモリセルを全て選択することができ
る。
【００１０】
【実施例】以下、本発明を実施例につき添付図面を参照
して説明する。
して説明する。
【００１１】図１は、本発明の第１実施例によるＤＲＡ
Ｍのメモリセルのパターンを示す概略平面図である。ま
た、図２は図１のＡ−Ａ′線に沿って切断した概略断面
図である。
Ｍのメモリセルのパターンを示す概略平面図である。ま
た、図２は図１のＡ−Ａ′線に沿って切断した概略断面
図である。
【００１２】図１及び図２において、素子分離領域１３
によって分離された複数の素子領域１７がマトリクス状
に配列され、各素子領域１７にはビットコンタクト８を
共有した４つのメモリセル５１〜５４、５５〜５８等か
らなるセルユニットが形成されている。
によって分離された複数の素子領域１７がマトリクス状
に配列され、各素子領域１７にはビットコンタクト８を
共有した４つのメモリセル５１〜５４、５５〜５８等か
らなるセルユニットが形成されている。
【００１３】図２に示すように、各メモリセルは、ゲー
ト酸化膜１を介してシリコン基板１２上に形成されたゲ
ート電極２を有しており、ゲート電極２の両側にはソー
ス／ドレイン拡散層３及び４が形成されている。
ト酸化膜１を介してシリコン基板１２上に形成されたゲ
ート電極２を有しており、ゲート電極２の両側にはソー
ス／ドレイン拡散層３及び４が形成されている。
【００１４】図１に示すように、ゲート電極２は、各ビ
ット線３１〜３４に沿った方向に隣接する２つのセルユ
ニットに属するメモリセル、例えば、メモリセル５２と
５５、５４と５７等で共通に形成されている。
ット線３１〜３４に沿った方向に隣接する２つのセルユ
ニットに属するメモリセル、例えば、メモリセル５２と
５５、５４と５７等で共通に形成されている。
【００１５】図２に示すように、ゲート電極２の上方に
は第１層間絶縁膜１４を介してワード線４１〜４６が形
成されており、これらのワード線４１〜４６はワード線
コンタクト９を介してゲート電極２と接続されている。
このとき、図１に示すように、各ワード線４１〜４６
は、ワード線の方向に隣接するゲート電極２を１個置き
に接続している。例えば、メモリセル５２と５５に共通
のゲート電極２はワード線４３に接続し、メモリセル５
４と５７に共通のゲート電極２はワード線４２に接続し
ている。また、ワード線４１〜４６は、ストレージコン
タクト５を避けてジグザグ状のパターンに形成されてい
る。
は第１層間絶縁膜１４を介してワード線４１〜４６が形
成されており、これらのワード線４１〜４６はワード線
コンタクト９を介してゲート電極２と接続されている。
このとき、図１に示すように、各ワード線４１〜４６
は、ワード線の方向に隣接するゲート電極２を１個置き
に接続している。例えば、メモリセル５２と５５に共通
のゲート電極２はワード線４３に接続し、メモリセル５
４と５７に共通のゲート電極２はワード線４２に接続し
ている。また、ワード線４１〜４６は、ストレージコン
タクト５を避けてジグザグ状のパターンに形成されてい
る。
【００１６】図２に示すように、ワード線４１〜４６の
上方には第２層間絶縁膜１５を介してストレージ電極６
が形成されており、このストレージ電極６はストレージ
コンタクト５を介してソース／ドレイン拡散層４と接続
されている。
上方には第２層間絶縁膜１５を介してストレージ電極６
が形成されており、このストレージ電極６はストレージ
コンタクト５を介してソース／ドレイン拡散層４と接続
されている。
【００１７】ストレージ電極６の上方には、ＯＮＯ絶縁
膜１１を介してセルプレート電極１０が形成されてお
り、さらに、セルプレート電極１０の上方には第３層間
絶縁膜を介してビット線３１〜３４がワード線４１〜４
６の方向と直交する方向に形成されている。
膜１１を介してセルプレート電極１０が形成されてお
り、さらに、セルプレート電極１０の上方には第３層間
絶縁膜を介してビット線３１〜３４がワード線４１〜４
６の方向と直交する方向に形成されている。
【００１８】ビット線３１〜３４は、セルプレート開孔
部７を通して各セルユニットのビットコンタクト８に接
続されている。このとき、図１に示すように、ビット線
方向に配列したセルユニットは、１個置きに共通のビッ
ト線に接続している。例えば、ビット線３１はメモリセ
ル５１〜５４からなるセルユニットのビットコンタクト
８と接続され、ビット線３２はメモリセル５５〜５８か
らなるセルユニットのビットコンタクト８と接続されて
いる。このために、各ビット線は横方向に突出した突出
部３１′、３２′等を有する櫛形のパターンに形成され
ている。
部７を通して各セルユニットのビットコンタクト８に接
続されている。このとき、図１に示すように、ビット線
方向に配列したセルユニットは、１個置きに共通のビッ
ト線に接続している。例えば、ビット線３１はメモリセ
ル５１〜５４からなるセルユニットのビットコンタクト
８と接続され、ビット線３２はメモリセル５５〜５８か
らなるセルユニットのビットコンタクト８と接続されて
いる。このために、各ビット線は横方向に突出した突出
部３１′、３２′等を有する櫛形のパターンに形成され
ている。
【００１９】次に、本実施例のＤＲＡＭのメモリセル選
択の動作について説明する。
択の動作について説明する。
【００２０】今、便宜上、メモリセル５２、５４、５
５、５７のいずれかを選択する場合を説明する。
５、５７のいずれかを選択する場合を説明する。
【００２１】まず、メモリセル５２を選択する場合に
は、そのメモリセルが属するセルアレイのビットコンタ
クト８に接続しているビット線３１をオンするととも
に、メモリセル５２と５５に共通のゲート電極２に接続
しているワード線４３をオンし、その他のビット線及び
ワード線を全てオフする。これによりメモリセル５２が
選択される。また、メモリセル５４を選択する場合に
は、ビット線３１及びメモリセル５４と５７に共通のゲ
ート電極２に接続しているワード線４２をそれぞれオン
し、その他のビット線及びワード線を全てオフする。こ
れによりメモリセル５４が選択される。さらに、メモリ
セル５５を選択する場合には、ビット線３２とワード線
４３をオンし、その他のビット線及びワード線を全てオ
フする。そして、メモリセル５７を選択する場合には、
ビット線３２とワード線４２をオンし、その他のビット
線及びワード線を全てオフする。
は、そのメモリセルが属するセルアレイのビットコンタ
クト８に接続しているビット線３１をオンするととも
に、メモリセル５２と５５に共通のゲート電極２に接続
しているワード線４３をオンし、その他のビット線及び
ワード線を全てオフする。これによりメモリセル５２が
選択される。また、メモリセル５４を選択する場合に
は、ビット線３１及びメモリセル５４と５７に共通のゲ
ート電極２に接続しているワード線４２をそれぞれオン
し、その他のビット線及びワード線を全てオフする。こ
れによりメモリセル５４が選択される。さらに、メモリ
セル５５を選択する場合には、ビット線３２とワード線
４３をオンし、その他のビット線及びワード線を全てオ
フする。そして、メモリセル５７を選択する場合には、
ビット線３２とワード線４２をオンし、その他のビット
線及びワード線を全てオフする。
【００２２】以上により、メモリセル５２、５４、５
５、５７のいずれかを選択することができる。同様にす
れば、全てのメモリセルを選択できることは明らかであ
る。
５、５７のいずれかを選択することができる。同様にす
れば、全てのメモリセルを選択できることは明らかであ
る。
【００２３】以上に説明したように、本実施例によれ
ば、ビット線方向に隣接する２つのメモリセルでゲート
電極２を共有しているので、ゲート電極を共有しない場
合に比べてワード線の配線数を半分にできる。この結
果、１つのビットコンタクト８を４つのメモリセルで共
有させるように構成しても、ワード線の配線数が増え
ず、従って、配線密度や配線の引回しの問題等が生じな
い。また、共通のゲート電極２を有する２つのメモリセ
ルは互いに異なるビット線に接続されているので、それ
らのメモリセルを別々に選択することができる。
ば、ビット線方向に隣接する２つのメモリセルでゲート
電極２を共有しているので、ゲート電極を共有しない場
合に比べてワード線の配線数を半分にできる。この結
果、１つのビットコンタクト８を４つのメモリセルで共
有させるように構成しても、ワード線の配線数が増え
ず、従って、配線密度や配線の引回しの問題等が生じな
い。また、共通のゲート電極２を有する２つのメモリセ
ルは互いに異なるビット線に接続されているので、それ
らのメモリセルを別々に選択することができる。
【００２４】図３に、本発明の第２実施例によるＤＲＡ
Ｍのメモリセルのパターンを示す。
Ｍのメモリセルのパターンを示す。
【００２５】この実施例では、ビットコンタクト８に１
つおきに接続するために、ビット線３１〜３４の配線パ
ターンを例えばジグザグ状にして周期的に折れ曲がるよ
うにした以外は、上述した第１実施例と同様である。こ
の実施例でも、上述した第１実施例と同様に動作する。
例えば、ビット線３１はメモリセルＢのビットコンタク
トＣに接続されるように、メモリセルＦとＢとの境で図
３の右側に屈曲して配線され、ビット線３２はメモリセ
ルＦ、Ｄのビットコンタクト８、Ｅに接続されるように
配線されている。このように配線パターンを１セルおき
に左右に屈曲させても第１の実施例と同様に動作させる
ことができる。
つおきに接続するために、ビット線３１〜３４の配線パ
ターンを例えばジグザグ状にして周期的に折れ曲がるよ
うにした以外は、上述した第１実施例と同様である。こ
の実施例でも、上述した第１実施例と同様に動作する。
例えば、ビット線３１はメモリセルＢのビットコンタク
トＣに接続されるように、メモリセルＦとＢとの境で図
３の右側に屈曲して配線され、ビット線３２はメモリセ
ルＦ、Ｄのビットコンタクト８、Ｅに接続されるように
配線されている。このように配線パターンを１セルおき
に左右に屈曲させても第１の実施例と同様に動作させる
ことができる。
【００２６】
【発明の効果】本発明によれば、１つのビットコンタク
トを４つのメモリセルで共有させることにより、ビット
コンタクト全体の占める面積及びアライメントのための
合わせ余裕のための面積を減少させることができ、メモ
リセルアレイのサイズを縮小することが可能になる。
トを４つのメモリセルで共有させることにより、ビット
コンタクト全体の占める面積及びアライメントのための
合わせ余裕のための面積を減少させることができ、メモ
リセルアレイのサイズを縮小することが可能になる。
【００２７】また、これらの構成を、ワード線やビット
線の構成をそれ程複雑にすることなく実現することがで
きる。
線の構成をそれ程複雑にすることなく実現することがで
きる。
【図１】本発明の第１実施例によるＤＲＡＭメモリセル
のパターンを示す概略平面図である。
のパターンを示す概略平面図である。
【図２】図１のＡ−Ａ′線に沿って切断した概略断面図
である。
である。
【図３】本発明の第２実施例によるＤＲＡＭメモリセル
のパターンを示す概略平面図である。
のパターンを示す概略平面図である。
１ ゲート酸化膜 ２ ゲート電極 ３、４ ソース／ドレイン拡散層 ５ ストレージコンタクト ６ ストレージ電極 ７ セルプレート開孔部 ８ ビットコンタクト ９ ワード線コンタクト １０ セルプレート １１ ＯＮＯ膜 １２ シリコン基板 １３ 素子分離膜 １７ 素子領域 ３１〜３４ ビット線 ４１〜４６ ワード線 ５１〜５８ メモリセル
Claims (1)
- 【請求項１】 ビットコンタクトを共有する４つのメモ
リセルからなるセルユニットをマトリクス状に配列した
メモリセルアレイを有し、 各メモリセルは、ビット線方向に隣接する他のセルユニ
ットに属する１つのメモリセルとゲート電極を共有し、 ビット線方向に配列したセルユニットが１つおきに共通
のビット線に接続され、 ワード線方向に配列した上記ゲート電極が１つおきに共
通のワード線に接続されていることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351870A JPH07202022A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351870A JPH07202022A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202022A true JPH07202022A (ja) | 1995-08-04 |
Family
ID=18420180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351870A Withdrawn JPH07202022A (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202022A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851496A2 (en) * | 1996-12-16 | 1998-07-01 | Texas Instruments Incorporated | A memory cell array |
| EP0991124A2 (en) * | 1998-09-30 | 2000-04-05 | Siemens Aktiengesellschaft | DRAM memory array with four cells per bit line contact |
| WO2000075993A1 (en) * | 1999-06-07 | 2000-12-14 | Infineon Technologies North America Corp. | Layout and wiring scheme for memory cells with vertical transistors |
| EP1132966A2 (de) * | 2000-03-10 | 2001-09-12 | Infineon Technologies AG | Bit- und Wortleitungsanordnung für DRAM-Speicher |
-
1993
- 1993-12-28 JP JP5351870A patent/JPH07202022A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851496A2 (en) * | 1996-12-16 | 1998-07-01 | Texas Instruments Incorporated | A memory cell array |
| EP0851496A3 (en) * | 1996-12-16 | 2001-09-26 | Texas Instruments Incorporated | A memory cell array |
| EP0991124A2 (en) * | 1998-09-30 | 2000-04-05 | Siemens Aktiengesellschaft | DRAM memory array with four cells per bit line contact |
| JP2000114496A (ja) * | 1998-09-30 | 2000-04-21 | Siemens Ag | ビット線スタッド毎に４つのノ―ドと２つの位相ワ―ド線レベルを有する６１／４ｆ２ＤＲＡＭセル構造 |
| EP0991124A3 (en) * | 1998-09-30 | 2005-12-14 | Infineon Technologies AG | DRAM memory array with four cells per bit line contact |
| WO2000075993A1 (en) * | 1999-06-07 | 2000-12-14 | Infineon Technologies North America Corp. | Layout and wiring scheme for memory cells with vertical transistors |
| EP1132966A2 (de) * | 2000-03-10 | 2001-09-12 | Infineon Technologies AG | Bit- und Wortleitungsanordnung für DRAM-Speicher |
| EP1132966A3 (de) * | 2000-03-10 | 2007-10-03 | Infineon Technologies AG | Bit- und Wortleitungsanordnung für DRAM-Speicher |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |