JP2508217B2 - 半導体記憶装置 - Google Patents
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関するものであり、特
に、複数のワード線、複数のビット線対、および上記各
ワード線と上記各ビット線内のうち一方のみの交差点に
形成されたスタックトキャパシタ型メモリセルを備えた
半導体記憶装置に関するものである。
に、複数のワード線、複数のビット線対、および上記各
ワード線と上記各ビット線内のうち一方のみの交差点に
形成されたスタックトキャパシタ型メモリセルを備えた
半導体記憶装置に関するものである。
［従来の技術］ 第５図は、特公昭60−2784号公報に掲載されている。
従来のスタックトキャパシタ型メモリセルを具備する半
導体記憶装置の平面図であり、第６図はその等価回路図
である。
従来のスタックトキャパシタ型メモリセルを具備する半
導体記憶装置の平面図であり、第６図はその等価回路図
である。
第５図において、ワード線WL0，WL1とビット線BL0と
の交差点にはスタックトキャパシタ型メモリセルC0，C1
が設けられるが、ワード線WL2，WL3とビット線BL0との
交差点にはメモリセルは設けられない。他方、ワード線
WL2，WL3とビット線▲▼０との交差点にはスタック
トキャパシタ型メモリセルC2，C3が設けられるが、ワー
ド線WL0，WL1とビット線▲▼０との交差点にはメモ
リセルは設けられない。つまり、ビット線方向では、２
個おきに２個ずつ交差点にメモリセルが設けられてい
る。
の交差点にはスタックトキャパシタ型メモリセルC0，C1
が設けられるが、ワード線WL2，WL3とビット線BL0との
交差点にはメモリセルは設けられない。他方、ワード線
WL2，WL3とビット線▲▼０との交差点にはスタック
トキャパシタ型メモリセルC2，C3が設けられるが、ワー
ド線WL0，WL1とビット線▲▼０との交差点にはメモ
リセルは設けられない。つまり、ビット線方向では、２
個おきに２個ずつ交差点にメモリセルが設けられてい
る。
各メモリセルのキャパシタの電極（以下、ストレージ
ノードという）E0は、自分自身のワード線（ゲート）上
と、隣接するワード線上とに形成されており、その上方
からの投影形状は長方形をしている。また、メモリセル
のキャパシタの対向電極E1はコンタクトホールCONTを含
むコンタクト領域を除く全面に形成されている。
ノードという）E0は、自分自身のワード線（ゲート）上
と、隣接するワード線上とに形成されており、その上方
からの投影形状は長方形をしている。また、メモリセル
のキャパシタの対向電極E1はコンタクトホールCONTを含
むコンタクト領域を除く全面に形成されている。
ここで、ワード線たとえばポリシリコンで形成され、
ストレージノードE0たとえばポリシリコンで形成され、
対向電極E1たとえばポリシリコンで形成され、ビット線
はたとえばアルミニウムで形成される。
ストレージノードE0たとえばポリシリコンで形成され、
対向電極E1たとえばポリシリコンで形成され、ビット線
はたとえばアルミニウムで形成される。
なお、CONTはビット線BL0，▲▼０を半導体基板
の不純物拡散領域、つまりメモリセルにおけるMOSトラ
ンジスタのソース／ドレイン領域に接続させるためのコ
ンタクトホールである。また、図中点線で示した部分は
活性領域Ａであり、その他の部分にはフィールド酸化膜
が形成されている。
の不純物拡散領域、つまりメモリセルにおけるMOSトラ
ンジスタのソース／ドレイン領域に接続させるためのコ
ンタクトホールである。また、図中点線で示した部分は
活性領域Ａであり、その他の部分にはフィールド酸化膜
が形成されている。
第５図に示すスタックトキャパシタ形メモリセルは、
第６図の等価回路図に示すようにフォルデッドビット線
を有する装置に適用される。フォルデッドビット線と
は、第６図に参照して、センスアンプSAに接続された一
対のビット線がセンスアンプSAに対して同一側に配置さ
れているものである。
第６図の等価回路図に示すようにフォルデッドビット線
を有する装置に適用される。フォルデッドビット線と
は、第６図に参照して、センスアンプSAに接続された一
対のビット線がセンスアンプSAに対して同一側に配置さ
れているものである。
第７図は、第５図のVII−VII線に沿う断面図である。
第７図の断面図を用いて、１つのスタックトキャパシタ
型メモリセルC1について詳細に説明する。
第７図の断面図を用いて、１つのスタックトキャパシタ
型メモリセルC1について詳細に説明する。
第７図においては、たとえばｐ−型半導体基板１上に
フィールド酸化膜（SiO2）２を熱酸化により形成し、次
に、ゲート酸化膜３上にポリシリコンよりなるゲート電
極と一体構成のワード線WL1を形成し、しかる後、自己
整合によりソースおよびドレインとしてのn+型不純物拡
散領域4,5を形成して、トランスファトランジスタが形
成されることになる。
フィールド酸化膜（SiO2）２を熱酸化により形成し、次
に、ゲート酸化膜３上にポリシリコンよりなるゲート電
極と一体構成のワード線WL1を形成し、しかる後、自己
整合によりソースおよびドレインとしてのn+型不純物拡
散領域4,5を形成して、トランスファトランジスタが形
成されることになる。
さらに、ポリシリコンよりなるストレージノードE
0が、自分自身のワード線WL1の一部を構成するゲート電
極３と、隣接するワード線WL2上とに設けられている。
この場合、ストレージノードE0は不純物拡散領域５に接
触、つまり電気的に接続されている。さらに、ストレー
ジノードE0上に、絶縁層６を介して対向電極E1を形成す
ると、キャパシタが形成されることになる。
0が、自分自身のワード線WL1の一部を構成するゲート電
極３と、隣接するワード線WL2上とに設けられている。
この場合、ストレージノードE0は不純物拡散領域５に接
触、つまり電気的に接続されている。さらに、ストレー
ジノードE0上に、絶縁層６を介して対向電極E1を形成す
ると、キャパシタが形成されることになる。
上述のように構成すると、隣接するワード線上にもキ
ャパシタを形成するので、より大きいキャパシタ容量が
得られ、これにより、フォルデッドビット線を有する半
導体記憶装置の高集積化、大容量化を可能としている。
ャパシタを形成するので、より大きいキャパシタ容量が
得られ、これにより、フォルデッドビット線を有する半
導体記憶装置の高集積化、大容量化を可能としている。
［発明が解決しようとする課題］ 従来のフォルデッドビット線を有する半導体記憶装置
は、以上のように構成されている。しかしながら、第８
図を参照して（第８図は、第５図に示すスタックトキャ
パシタ型メモリセルC1，C2の付近で拡大図である。）、
ストレージノードE0は上方からの投影形状が長方形型を
しているので、面積の利用ロスが大きくなっているとい
う問題点があった。
は、以上のように構成されている。しかしながら、第８
図を参照して（第８図は、第５図に示すスタックトキャ
パシタ型メモリセルC1，C2の付近で拡大図である。）、
ストレージノードE0は上方からの投影形状が長方形型を
しているので、面積の利用ロスが大きくなっているとい
う問題点があった。
それゆえに、この発明は、面積の利用効率を上げて、
ストレージノードの面積をより大きくとり、容量をより
大きくでき、容量を従来と同様とすればさらなる高集積
化が図れる半導体記憶装置を得ることを目的とする。さ
らに、この発明は、ストレージノードと対向電極の間に
電界集中が起こるのを防ぎ、耐圧性を、向上する半導体
記憶装置を得ることを目的とする。
ストレージノードの面積をより大きくとり、容量をより
大きくでき、容量を従来と同様とすればさらなる高集積
化が図れる半導体記憶装置を得ることを目的とする。さ
らに、この発明は、ストレージノードと対向電極の間に
電界集中が起こるのを防ぎ、耐圧性を、向上する半導体
記憶装置を得ることを目的とする。
［課題を解決するための手段］ この発明にかかる半導体記憶装置は、複数のワード
線、複数のビット線対、および上記各ワード線と上記各
ビット線対のうち一方のみの交差点に形成されたスタッ
クトキャパシタ型メモリセルを備えるものである。そし
て、メモリセルのキャパシタは、該メモリセルのトラン
スファトランジスタの一方のソース／ドレイン領域に接
触され、かつ該トランスファトランジスタのゲート電極
を一部となすワード線に対して上記一方のソース／ドレ
イン領域側に隣接するワード線上に絶縁層を介して延在
する導電層を含んでいる。そして前記導電層は、上方か
らの投影形状が矩形であり、上記トランスファトランジ
スタのゲート電極を一部となすワード線に対して上記一
方のソース／ドレイン領域側に隣接するワード線上に位
置する第１の導電層部分と、上方からの投影形状が矩形
であり、上記トランスファトランジスタの一方のソース
／ドレイン領域側に位置する第２の導電層部分と、上記
第１の導電層部分と上記第２の導電層部分の端部を接続
する第３の導電層部分と、を含んでいる。そして、上記
第１の導電層部分の投影形状における上記ワード線方向
の幅を、上記第２の導電層部分の投影形状における上記
ワード線方向の幅よりも広くとっている。また、上記第
１の導電層部分および上記第２の導電層部分の平面形状
において存する鋭角コーナ部の角が落とされている。
線、複数のビット線対、および上記各ワード線と上記各
ビット線対のうち一方のみの交差点に形成されたスタッ
クトキャパシタ型メモリセルを備えるものである。そし
て、メモリセルのキャパシタは、該メモリセルのトラン
スファトランジスタの一方のソース／ドレイン領域に接
触され、かつ該トランスファトランジスタのゲート電極
を一部となすワード線に対して上記一方のソース／ドレ
イン領域側に隣接するワード線上に絶縁層を介して延在
する導電層を含んでいる。そして前記導電層は、上方か
らの投影形状が矩形であり、上記トランスファトランジ
スタのゲート電極を一部となすワード線に対して上記一
方のソース／ドレイン領域側に隣接するワード線上に位
置する第１の導電層部分と、上方からの投影形状が矩形
であり、上記トランスファトランジスタの一方のソース
／ドレイン領域側に位置する第２の導電層部分と、上記
第１の導電層部分と上記第２の導電層部分の端部を接続
する第３の導電層部分と、を含んでいる。そして、上記
第１の導電層部分の投影形状における上記ワード線方向
の幅を、上記第２の導電層部分の投影形状における上記
ワード線方向の幅よりも広くとっている。また、上記第
１の導電層部分および上記第２の導電層部分の平面形状
において存する鋭角コーナ部の角が落とされている。
本発明で用い得る上記第２の導電層部分の平面形状に
おけるビット線方向の長さは、上記第１の導電層部分の
平面形状におけるビット線方向の長さよりも、長くされ
ているのが好ましい。
おけるビット線方向の長さは、上記第１の導電層部分の
平面形状におけるビット線方向の長さよりも、長くされ
ているのが好ましい。
［作用］ 上述のとおり、第１の導電層部分の投影形状における
ワード線方向の幅を、第２の導電層部分の投影形状にお
けるワード線方向の幅よりも広く取り、この投影形状に
存する鋭角コーナ部の角を落としているので、面積の利
用効率を上げるようにストレージノードの形状を変化さ
せることができるとともに、鋭角コーナ部と対向電極と
の間に電界集中が起こるのが防がれて、鋭角コーナ部に
おける耐圧性が向上される。
ワード線方向の幅を、第２の導電層部分の投影形状にお
けるワード線方向の幅よりも広く取り、この投影形状に
存する鋭角コーナ部の角を落としているので、面積の利
用効率を上げるようにストレージノードの形状を変化さ
せることができるとともに、鋭角コーナ部と対向電極と
の間に電界集中が起こるのが防がれて、鋭角コーナ部に
おける耐圧性が向上される。
また、第１の導電層部分の上方からの投影形状におけ
るワード線方向の幅が増加した分だけ、ストレージノー
ドの有効面積が増加する。
るワード線方向の幅が増加した分だけ、ストレージノー
ドの有効面積が増加する。
［実施例］ 第１図は、本発明の一実施例にかかる半導体記憶装置
の平面図である。その等価回路図および第１図における
II−II線に沿う断面図は、それぞれ第６図および第７図
と同じであるので、その図示を省略する。第２図は、第
１図に示す半導体記憶装置の、スタックトキャパシタ型
メモリセルC1，C2の付近の拡大図である。
の平面図である。その等価回路図および第１図における
II−II線に沿う断面図は、それぞれ第６図および第７図
と同じであるので、その図示を省略する。第２図は、第
１図に示す半導体記憶装置の、スタックトキャパシタ型
メモリセルC1，C2の付近の拡大図である。
第１図、第２図、第６図および第７図を参照して、当
該半導体記憶装置は平行に配設された複数のワード線WL
0，WL1，WL2，WL3、複数のビット線BL0，▲▼０お
よびそれぞれが１つのトランジスタと１つのキャパシタ
を有した複数のメモリセルC0，C1，C2，C3を備えてい
る。各メモリセルのトランジスタは、半導体記憶装置の
活性領域Ａ上にゲート絶縁膜３を介して形成されたワー
ド線の一部であるゲート電極３と、このゲート電極３の
両側に位置し、上記半導体基板の活性領域Ａに形成さ
れ、他方が上記ビット線BL0に接続された１対のソース
／ドレイン領域4,5を有している。各メモリセルのキャ
パシタは、上記トランジスタのゲート電極３を構成する
ワード線WL1と隣接し、かつゲート電極３との対向部分
が半導体基板の主面に形成されたフィールド絶縁膜２上
に位置するワード線WL2上に絶縁膜を介して形成され、
ワード線WL2と直交する１対の対辺を有した第１の導電
層部分12と、上記トランジスタの一方のソース・ドレイ
ン領域4,5に接続され、ワード線WL1と直交する１対の対
辺を有し、この１対の対辺間の間隔が前記第１の導電層
部分12の１対に対辺間の間隔より狭い第２の導電層部分
13と、第１の導電層部分12の１対の対辺と第２の導電層
部分13の１対の対辺間を結ぶ１対の斜辺を有する第３の
導電層部分14とを有するストレージノードE00，このス
トレージノードE00上に形成された絶縁膜６およびこの
絶縁膜６上に形成された対向電極E1を有している。な
お、その他の部分については、第５図に示す従来例と同
様であり、相当する部分には同一の参照番号を付し、そ
の説明を省略する。
該半導体記憶装置は平行に配設された複数のワード線WL
0，WL1，WL2，WL3、複数のビット線BL0，▲▼０お
よびそれぞれが１つのトランジスタと１つのキャパシタ
を有した複数のメモリセルC0，C1，C2，C3を備えてい
る。各メモリセルのトランジスタは、半導体記憶装置の
活性領域Ａ上にゲート絶縁膜３を介して形成されたワー
ド線の一部であるゲート電極３と、このゲート電極３の
両側に位置し、上記半導体基板の活性領域Ａに形成さ
れ、他方が上記ビット線BL0に接続された１対のソース
／ドレイン領域4,5を有している。各メモリセルのキャ
パシタは、上記トランジスタのゲート電極３を構成する
ワード線WL1と隣接し、かつゲート電極３との対向部分
が半導体基板の主面に形成されたフィールド絶縁膜２上
に位置するワード線WL2上に絶縁膜を介して形成され、
ワード線WL2と直交する１対の対辺を有した第１の導電
層部分12と、上記トランジスタの一方のソース・ドレイ
ン領域4,5に接続され、ワード線WL1と直交する１対の対
辺を有し、この１対の対辺間の間隔が前記第１の導電層
部分12の１対に対辺間の間隔より狭い第２の導電層部分
13と、第１の導電層部分12の１対の対辺と第２の導電層
部分13の１対の対辺間を結ぶ１対の斜辺を有する第３の
導電層部分14とを有するストレージノードE00，このス
トレージノードE00上に形成された絶縁膜６およびこの
絶縁膜６上に形成された対向電極E1を有している。な
お、その他の部分については、第５図に示す従来例と同
様であり、相当する部分には同一の参照番号を付し、そ
の説明を省略する。
第２図は、本発明の一実施例にかかる第１図に示す半
導体記憶装置の、スタックトキャパシタ型メモリセル
C1，C2の付近の拡大図である。
導体記憶装置の、スタックトキャパシタ型メモリセル
C1，C2の付近の拡大図である。
なお、第２図には、説明をわかりやすくするために、
従来の長方形型のストレージノードE0を２点鎖線で書き
入れているが、実際は、このようなストレージノードE0
が存在するわけではない。第２図を参照して、ストレー
ジノードE00は、その上方からの投影形状が矩形であ
り、トランスファトランジスタのゲート電極３を一部と
なすワード線WL1に対して、ソース・ドレイン領域側に
隣接するワード線WL2上に位置する第１の導電層部分12
と、その上方からの投影形状が矩形であり、トランスフ
ァトランジスタの一方のソース／ドレイン領域側（活性
領域Ａ側）に位置する第２の導電層部分13と、上記第１
の導電層部分12と上記第２の導電層部分13の端部を接続
する第３の導電層部分14を含んでいる。そして、第１の
導電層部分12の上方からの投影形状におけるワード線WL
2方向の幅を、第２の導電層部分13の投影形状における
ワード線WL1方向の幅よりも広くとっている。実施例で
は、さらに、隣り合うストレージノードE00，E00の間隔
は、いずれの部分においても、従来の隣り合う長方形ス
トレージノードE0，E0の間隔と同じになるように維持さ
れている（隣り合うストレージノードE00の第３の導電
層14の斜面14aを互いに平行にすることにより可能とな
る。）。
従来の長方形型のストレージノードE0を２点鎖線で書き
入れているが、実際は、このようなストレージノードE0
が存在するわけではない。第２図を参照して、ストレー
ジノードE00は、その上方からの投影形状が矩形であ
り、トランスファトランジスタのゲート電極３を一部と
なすワード線WL1に対して、ソース・ドレイン領域側に
隣接するワード線WL2上に位置する第１の導電層部分12
と、その上方からの投影形状が矩形であり、トランスフ
ァトランジスタの一方のソース／ドレイン領域側（活性
領域Ａ側）に位置する第２の導電層部分13と、上記第１
の導電層部分12と上記第２の導電層部分13の端部を接続
する第３の導電層部分14を含んでいる。そして、第１の
導電層部分12の上方からの投影形状におけるワード線WL
2方向の幅を、第２の導電層部分13の投影形状における
ワード線WL1方向の幅よりも広くとっている。実施例で
は、さらに、隣り合うストレージノードE00，E00の間隔
は、いずれの部分においても、従来の隣り合う長方形ス
トレージノードE0，E0の間隔と同じになるように維持さ
れている（隣り合うストレージノードE00の第３の導電
層14の斜面14aを互いに平行にすることにより可能とな
る。）。
さて、第２の導電層部分13は、従来の長方形型ストレ
ージノードE0に比べて、その幅が減少しており、その
分、面積が減少している。しかし、第１の導電層部分12
は、従来の長方形型ストレージノードE0に比べて、その
幅が増加しており、その分、面積が増加している。それ
ゆえ、全体的に見ると、ストレージノードE00の面積
は、従来の長方形型ストレージノードE0に比較して、増
大している。こうして、隣り合うストレージノード
E00，E00の間隔を縮めることなく、ストレージノードE
00の面積を増大させることができる。それゆえに、決ま
ったメモリセル面積でより大きいキャパシタ容量が得ら
れるようになる。逆に、キャパシタ容量を従来のものと
同じにすれば、メモリセル面積は小さくでき、高集積化
が図れることになる。
ージノードE0に比べて、その幅が減少しており、その
分、面積が減少している。しかし、第１の導電層部分12
は、従来の長方形型ストレージノードE0に比べて、その
幅が増加しており、その分、面積が増加している。それ
ゆえ、全体的に見ると、ストレージノードE00の面積
は、従来の長方形型ストレージノードE0に比較して、増
大している。こうして、隣り合うストレージノード
E00，E00の間隔を縮めることなく、ストレージノードE
00の面積を増大させることができる。それゆえに、決ま
ったメモリセル面積でより大きいキャパシタ容量が得ら
れるようになる。逆に、キャパシタ容量を従来のものと
同じにすれば、メモリセル面積は小さくでき、高集積化
が図れることになる。
第３図は、この発明の第２の実施例の平面図であり、
スタックトキャパシタ型メモリセルC1，C2付近の拡大図
である。第２の実施例は、以下の点を除いて、第１図お
よび第２図に示す第１の実施例と同様であり、相当する
部分には同一の参照符号を付し、その説明を省略する。
第２の実施例が、第１の実施例と異なる点は、第１の導
電層部分12および第２の導電層部分13の投影形状におい
て存する鋭角コーナ部11の角が落されている点である。
このように、第２の実施例では、鋭角コーナ部11の角が
落されているため、鋭角コーナ部11と対向電極E1との間
に電界集中が起こるのを防がれ、鋭角コーナ部11におけ
る耐圧性が向上されているものである。
スタックトキャパシタ型メモリセルC1，C2付近の拡大図
である。第２の実施例は、以下の点を除いて、第１図お
よび第２図に示す第１の実施例と同様であり、相当する
部分には同一の参照符号を付し、その説明を省略する。
第２の実施例が、第１の実施例と異なる点は、第１の導
電層部分12および第２の導電層部分13の投影形状におい
て存する鋭角コーナ部11の角が落されている点である。
このように、第２の実施例では、鋭角コーナ部11の角が
落されているため、鋭角コーナ部11と対向電極E1との間
に電界集中が起こるのを防がれ、鋭角コーナ部11におけ
る耐圧性が向上されているものである。
第４図はこの発明の第３の実施例の平面図であり、ス
タックトキャパシタ型メモリセルC1，C2付近の拡大図で
ある。
タックトキャパシタ型メモリセルC1，C2付近の拡大図で
ある。
第４図に示す実施例は、以下の点を除いて、第１図お
よび第２図に示す第１の実施例と同様であり、相当する
部分に同一の参照符号を付し、その説明を省略する。以
下、第３の実施例と第１の実施例との相違点を述べてい
く。
よび第２図に示す第１の実施例と同様であり、相当する
部分に同一の参照符号を付し、その説明を省略する。以
下、第３の実施例と第１の実施例との相違点を述べてい
く。
第１に異なる点は、第２の導電層部分13の上方からの
投影形状におけるビット線BL0方向の長さl1を、第１の
導電層部分12の平面形状におけるビット線BL0方向の長
さl2よりも、長くしている点である。
投影形状におけるビット線BL0方向の長さl1を、第１の
導電層部分12の平面形状におけるビット線BL0方向の長
さl2よりも、長くしている点である。
第２に異なる点は、第２の導電層部分13の上方からの
投影形状におけるワード線WL1方向の幅を、従来の長方
形ストレージノードE0の幅と同じにしている点である。
投影形状におけるワード線WL1方向の幅を、従来の長方
形ストレージノードE0の幅と同じにしている点である。
第３に異なる点は、第１の導電層部分12および第２の
導電層部分13の上方からの投影形状において存する鋭角
コーナ部の角が落されている点である。このようにする
ことにより、上述のように、コーナ部の耐圧性が向上す
る。
導電層部分13の上方からの投影形状において存する鋭角
コーナ部の角が落されている点である。このようにする
ことにより、上述のように、コーナ部の耐圧性が向上す
る。
第４の異なる点は、隣接するストレージノードE00の
コーナ部11aと第３の導電層部分14の斜面14aとを平行に
していることである。このようにすることにより、隣り
合うストレージノードE00，E00の間隔は、いずれの部分
においても、従来の隣り合う長方形型ストレージノード
E0，E0の間隔と同じになる。
コーナ部11aと第３の導電層部分14の斜面14aとを平行に
していることである。このようにすることにより、隣り
合うストレージノードE00，E00の間隔は、いずれの部分
においても、従来の隣り合う長方形型ストレージノード
E0，E0の間隔と同じになる。
さて、この第３の実施例では、ストレージノードE00
の有効面積は、第１の導電層部分12の上方からの投影形
状におけるワード線WL2方向の幅が増加した分だけ、増
加し、その結果、面積の利用効率が上昇する。それゆ
え、隣り合うストレージノードE00、E00の間隔を縮める
ことなく、より大きいキャパシタ容量が得られるように
なる。
の有効面積は、第１の導電層部分12の上方からの投影形
状におけるワード線WL2方向の幅が増加した分だけ、増
加し、その結果、面積の利用効率が上昇する。それゆ
え、隣り合うストレージノードE00、E00の間隔を縮める
ことなく、より大きいキャパシタ容量が得られるように
なる。
以上、具体的な実施例を挙げて、この発明の半導体記
憶装置について説明したが、本発明は、その精神または
主要な特徴から逸脱することなく、他の色々な形で実施
することができる。それゆえ、前述の実施例はあらゆる
点で単なる例示にすぎず、限定的の解釈してはならな
い。本発明の範囲は、特許請求の範囲によって示すもの
であって、明細書本文には何ら拘束されない。さらに、
特許請求の範囲の均等範囲に属する変形や変更は、すべ
て本発明の範囲内のものである。
憶装置について説明したが、本発明は、その精神または
主要な特徴から逸脱することなく、他の色々な形で実施
することができる。それゆえ、前述の実施例はあらゆる
点で単なる例示にすぎず、限定的の解釈してはならな
い。本発明の範囲は、特許請求の範囲によって示すもの
であって、明細書本文には何ら拘束されない。さらに、
特許請求の範囲の均等範囲に属する変形や変更は、すべ
て本発明の範囲内のものである。
［発明の効果］ 以上説明したとおり、この発明によれば、ストレージ
ノードである導電層の上方からの投影形状を、該ストレ
ージノードの有効面積をより大きくとれるように選べる
ので、面積の利用効率が上がり、決まったメモリセル面
積でより大きいキャパシタ容量が得られるという効果を
奏する。逆に、キャパシタ容量を従来のものと同じにす
れば、メモリセル面積は小さくでき、高集積化が図れる
という効果を奏する。さらに、この発明の導電層部分に
おいて存する鋭角コーナ部の角が落とされているので、
鋭角コーナ部と対向電極との間に電界集中が起こるのが
防がれて、鋭角コーナ部における耐圧性が向上されると
いう効果を奏する。
ノードである導電層の上方からの投影形状を、該ストレ
ージノードの有効面積をより大きくとれるように選べる
ので、面積の利用効率が上がり、決まったメモリセル面
積でより大きいキャパシタ容量が得られるという効果を
奏する。逆に、キャパシタ容量を従来のものと同じにす
れば、メモリセル面積は小さくでき、高集積化が図れる
という効果を奏する。さらに、この発明の導電層部分に
おいて存する鋭角コーナ部の角が落とされているので、
鋭角コーナ部と対向電極との間に電界集中が起こるのが
防がれて、鋭角コーナ部における耐圧性が向上されると
いう効果を奏する。
また、隣り合うストレージノードの間隔を縮めること
なく、より大きいキャパシタ容量が得られるという効果
を奏する。
なく、より大きいキャパシタ容量が得られるという効果
を奏する。
第１図はこの発明の第１の実施例の平面図である。 第２図は、第１の実施例にかかる半導体記憶装置のスタ
ックトキャパシタ型メモリセル付近の拡大図である。 第３図は、本発明の第２の実施例の平面図であり、スタ
ックトキャパシタ型メモリセル付近の拡大図である。 第４図は、この発明の第３の実施例の平面図であり、ス
タックトキャパシタ型メモリセル付近の拡大図である。 第５図は、従来のフォルデッドビット線を有する半導体
記憶装置の平面図である。 第６図は、第５図に示す半導体記憶装置の等価回路図で
ある。 第７図は第５図のVII−VII線に沿う断面図である。 第８図は、第５図に示す従来の半導体記憶装置のスタッ
クトキャパシタ型メモリセル付近の拡大図である。 図において、Ａは活性領域、WL0〜WL3はワード線、B
L0，▲▼０はビット線、C0〜C3はメモリセル、E00
はストレージノード、12は第１の導電層部分、13は第２
の導電層部分、14は第３の導電層部分である。 なお、各図中、同一符号は同一または相当部分を示す。
ックトキャパシタ型メモリセル付近の拡大図である。 第３図は、本発明の第２の実施例の平面図であり、スタ
ックトキャパシタ型メモリセル付近の拡大図である。 第４図は、この発明の第３の実施例の平面図であり、ス
タックトキャパシタ型メモリセル付近の拡大図である。 第５図は、従来のフォルデッドビット線を有する半導体
記憶装置の平面図である。 第６図は、第５図に示す半導体記憶装置の等価回路図で
ある。 第７図は第５図のVII−VII線に沿う断面図である。 第８図は、第５図に示す従来の半導体記憶装置のスタッ
クトキャパシタ型メモリセル付近の拡大図である。 図において、Ａは活性領域、WL0〜WL3はワード線、B
L0，▲▼０はビット線、C0〜C3はメモリセル、E00
はストレージノード、12は第１の導電層部分、13は第２
の導電層部分、14は第３の導電層部分である。 なお、各図中、同一符号は同一または相当部分を示す。
フロントページの続き (72)発明者 奥村 善紀 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 松川 隆行 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 蜂須賀 敦司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−46067（ＪＰ，Ａ) 特開 昭60−28260（ＪＰ，Ａ) 特開 昭63−239969（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数のワード線と複数のビット線対、およ
び前記各ワード線と前記各ビット線対のうち一方のみの
交差点に形成されたスタックトキャパシタ型メモリセル
を備え、 メモリセルのキャパシタは、該メモリセルのトランスフ
ァトランジスタの一方のソース／ドレイン領域に接触さ
れ、かつ該トランスファトランジスタのゲート電極を一
部となすワード線に対して前記一方のソース／ドレイン
領域側に隣接するワード線上に絶縁層を介して延在する
導電層を含み、 前記導電層は、 上方からの投影形状が矩形であり、前記トランスファト
ランジスタのゲート電極を一部となすワード線に対して
前記一方のソース／ドレイン領域側に隣接するワード線
上に位置する第１の導電層部分と、 上方からの投影形状が矩形であり、前記トランスファト
ランジスタの一方のソース／ドレイン領域側に位置する
第２の導電層部分と、 前記第１の導電層部分と前記第２の導電層部分の端部を
接続する第３の導電層部分と、を含む半導体記憶装置に
おいて、 前記第１の導電層部分の投影形状における前記ワード線
方向の幅を、前記第２の導電層部分の投影形状における
前記ワード線方向の幅よりも広くとり、 前記第１の導電層部分および前記第２の導電層部分の投
影形状において存する鋭角コーナ部の角が落とされてい
る、ことを特徴とする半導体記憶装置。 - 【請求項２】前記第２の導電層部分の投影形状における
前記ビット線の方向の長さは、前記第１導電層部分の投
影形状における前記ビット線方向の長さよりも、長くさ
れている、請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232951A JP2508217B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232951A JP2508217B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281474A JPH0281474A (ja) | 1990-03-22 |
| JP2508217B2 true JP2508217B2 (ja) | 1996-06-19 |
Family
ID=16947418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232951A Expired - Fee Related JP2508217B2 (ja) | 1988-09-16 | 1988-09-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508217B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2738604B2 (ja) * | 1990-06-26 | 1998-04-08 | シャープ株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028260A (ja) * | 1983-07-26 | 1985-02-13 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
| JPS6046067A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63239969A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置 |
-
1988
- 1988-09-16 JP JP63232951A patent/JP2508217B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0281474A (ja) | 1990-03-22 |
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