JPH03225955A

JPH03225955A - 半導体装置

Info

Publication number: JPH03225955A
Application number: JP2020591A
Authority: JP
Inventors: Koichi Hashimoto; 浩一橋本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-01-31
Filing date: 1990-01-31
Publication date: 1991-10-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］半導体装置の製造方法に関し、折返しビットライン構造をもち、キャパシタが六角領域
からなるＤＲＡＭにおいて、チップ面積の増大を伴わず
にストレージ電極を大にすることができ、六角形ストレ
ージ電極に特有な有利なレイアウトを見出すことを目的
とし、折返しビット線を有し、２ビット分のビット線コンタク
トを共用し、ストレージコンタクトな介して選択トラン
ジスタに接続するストレージ電極を有するＤＲＡＭから
なる半導体装置において、前記ストレージ電極がワード
線に平行な辺を有する六角形を有し、かつ前記ストレー
ジコンタクトが前記六角形の中央から略ビット線方向に
ずれるように構成する。

［産業上の利用分野］本発明は、半導体装置の製造方法に関し、より詳しく述
べるならば、いわゆる折返しビット線構造のＤＲＡＭの
記憶セル部分のストレージ電極面積が大きい半導体装置
に関する。

現在主流の１トランジスタ１キャパシ８型ＤＲＡＭの１
ビット分の等価回路を第１５図に示す。

図中、ＢＬはビット線、ＷＬはワード線、５はソースま
たはドレーン、７はビット線ＢＬとソースまたはドレー
ンとのコンタクト、１１はストレージコンタクト、１６
はキャパシタ２０の一方の電極である共通電極、２１は
トランジスタ、２２はストレージ電極である。

ＤＲＡＭの記憶セルは、記憶容量の大規模化にともなっ
て、セル面積（１ビット当りの平面積）が小さく、かつ
記憶保持・読み出しに十分な電荷を蓄積できる容量の大
きな構造が求められていて、代表的な構造としていわゆ
るスタックド・キャパシタの変形で、積み上げた電荷蓄
積電極の裏面もキャパシタ表面として利用するいわゆる
フィン構造が知られている。フィン構造のうち、ワード
線とビット線の上にキャパシタを形成する記憶セルの場
合について、記憶セルのレイアウトの例を第１６図に示
す。

図中、１３が示すハツチング領域はフィン構造をもつ電
荷蓄積領域の広がりを示し、点線は１ビット分のセル領
域を示し、１１はストレージ電極が半導体基板とコンタ
クトするコンタクトホールな示す。

折返しビット線構造を有するＤＲＡＭでは第１７図に示
すように、ビット線（ＢＬ）８につながるコンタクトを
介してキャパシタ２２にデータを転送し、ワード線（Ｗ
Ｌ）４とつながるトランジスタ２１の一方を開放し、他
方と接続するビット線（ＢＬ）８を参照信号側とし、電
荷をセンスアンプ（Ｓ／Ａ）にて増幅していた。各ユニ
ットセルについてみると、２本のワード線と１本のビッ
ト線がユニットセル上を走る構造となる。したがって、
２ビット分のビット線コンタクトを共用できるので、セ
ル面積を小さくすることができる。

［従来の技術］ＭＯＳ型ダイナミックキャパシタにおいてメモリセルを
千鳥状に配置した構造は例えば特開昭６３−１０４４６
６号公報にて公知である。この配置構造を示す図面であ
る第１８図において、各参照数字は１：分離領域、２：
キャパシタ領域、３ａ：電極、３ｂ、３ｃ：拡散層、３
ニスイツチングトランジスタ、５ａ、５ｂ：ワード線、
６ａ、６ｂビット線、４：コンタクト、１０：メモリセ
ルである。

この公報の説明によると、メモリセル１０を千鳥格子状
に配置し、該メモリセルの周端部に内側キャパシタ領域
を囲むよう分離領域ｌ（ハツチングで示す）を形成し、
さらに該キャパシタ領域内に、ゲート電極３ａがリング
形状のスイッチングトランジスタを設け、分離領域１と
キャパシタ領域の境界線とスイッチングＴｒのチャネル
領域での電流の流れとが平行でなくなり、このため分離
領域の端部に沿ってのリーク電流の発生を防止でき、さ
らには分離領域端からの分離用不純物拡散層のしみ出し
によるしきい電圧の変動も防止できることが謳われてい
る。

さて、この従来例では単位セルをビット線コンタクトを
中心にもつリング状ゲートと、それを囲むキャパシタ領
域で構成したため、単位セルの形状が円形に近い。さら
に、上述のような千鳥格子配置のメモリセルでは、メモ
リセルの形状を第１８図のように六角形状にしたときに
面積の有効利用が図れるのは自然である。

ところが、従来の通常のスタックドキャパシタでは略長
方形の単位セルが格子状に配列されていたので、長方形
のキャパシタを配列することにより、基板面積を有効に
利用できると考えられていた。

［発明が解決しようとする課題］本発明は、リソグラフィー律則最小幅とチップ面積有効
利用の関係に注目し、ストレージ電極の最適形状とその
配列を考案したものである。

まず、リングラフイー律則最小幅の基本的説明を第１９
図を参照として行う。図中３１は配線、３２は下側の基
板領域と配線３１のコンタクト窓３３は配線３１形成後
に開けるコンタクト窓、Ｆはリソグラフィー最小幅であ
る。図示のように二つの配線３１の間隙はりソグラフィ
最小幅と一致している。配線３１がコンタクト窓３２と
コンタクトするところでは、該配線がコンタクト窓３２
を完全に埋め、下地基板などが露出しないいように、余
裕Ｍ１をとる必要がある。またコンタクト窓３３には配
線３１とは別の配線が入り込むので、配線３１との間に
余裕Ｍｏをとる必要がある。以下、Ｍｏ、Ｍ、の具体的
値に言及するときはＭ。＝０．６Ｆ、Ｍ、＝０．５Ｆで
あるとして説明を行う。

本発明者は、六角形状のストレージ電極と従来の長方形
ストレージ電極につきセル面積の比較を行った。

まず、第２０図に示す六角形キャパシタ領域の面積の計
算法を説明する。

図中の寸法は次ぎのとおりである。

Ｆ：リソグラフィー律則最小幅（千鳥状に配列された六
角形領域はすべての部分で間隔Ｆで相互に隔てられてい
る）Ａ：六角領域の中心からその六角領域と左右方向に隣接
する他の六角領域との中央までの距離Ｂ：六角領域の中心から上下方向に隣接する他の六角領
域の上下対称軸までの距離θ；六角形の斜辺の上下対称
軸に対する角度２ρ。二上下対称軸上の２１点（左右対称軸から距離Ａ
／２）を通る垂線で切られる六角領域の長さ２０１　：左右対称軸により切られる六角領域の長さ２忍２　：六角領域の上下方向の辺の長さＬ＋Ｌ＋°　
：上下対称軸の中心に位置する平行線Ｏ点：Ｌ＋Ｌ＋’
線と２１点を通る垂線との交点Ｌ２Ｌ２“線：０点を通
る六角形斜辺の垂線六角形の１／４の部分図を第２１図
に示す。

ＯＬ線が六角形辺と交差する点をＰ２とする。また、左
右対称軸上の六角形頂点をＰ３．２２点番こおけるＯＰ
ｌの垂線が左右対称軸を交わる点をＰ４とする。

ρ。＝　（Ｂ／２　）　　−〇Ｐ。

１ＰｔＯＬｉ　　　＝θ の関係から、ＯＰｚ　ｃｏｓθ＝Ｆ／２となるので、２
４２　ｏ　＝　Ｂ　　　（Ｆ／ｃｏｓθ）が得られる。

Ｑ　＋　”　Ｑ　ｏ　＋　ＰｓＰ４ｉ　ＰＢＰ２Ｐ４　＝θ の関係から、 ℃、＝２゜＋　（Ａ／２　）　ｔａｎθが得られ、同様
にして、（３）（６）が得られる。したがって、六角形の面積の１／２を８１
とすると、５１＝（β１　十β２）（Ａ　　　　　）が得られる。

第２０図と同様に左右対称方向の長さ単位をＡ、上下対
称方向の長さ単位をＢとし、長方形のセルを千鳥配置（
第２２図参照）したときのセル面積の１７２を８２とす
ると、Ｓ２＝　　（Ｂ−Ｆ）　　（Ａ−）　　　　　　　　　
（９）したがって、面積差の比率β”（Ｓ＋　−Ｓ２）
　／　Ｓ２はＢ　　−Ｆ　　　　　　　ｃｏｓθ　　　
　　２である。

βを百分率で表し、Ｂ＝３．１Ｆとした時のβとθの関
係を第２３図に示す。

とおくとθ＝３０°でβは最大になる。

第２０図に示される六角キャパシタのレイアウトでは、
キャパシタが千鳥格子に配列されている。よって、選択
トランジスタに接続されるストレージコンタクトも千鳥
配列されるレイアウトを考案し、その面積を計算した。

まず、千鳥配列のキャパシタ面積を比較する対象として
第２４図のように選択トランジスタが形成される活性領
域をビット線、ワード線の各方向に斜めに送らせるレイ
アウトを取り上げた。第２４図中、ワード線（ＷＬ）４
は右上り斜線で、ビット線（ＢＬ）８は右下がり斜線で
示す。ストレージコンタクトは０１ビット線コンタクト
は×入り○印で図中に示す。（以下説明する図面におい
ても同様である）。

ビット線間隔Ｂに収められる要素とその寸法、余裕は第
２５図に示すとおりであり、これよりビット線間隔はＢ
　＝２（Ｆ＋Ｍｏ）となる。一方、ワード線間隔に収め
られる要素とその寸法余裕は第２６図に示すとおりであ
り、ワード線間隔はＡ　＝ｆ丁（Ｆ　＋　Ｍｏ）　　　
　　　　　　　（１１）となる。

したがって、セル面積Ｓ　ｃｅｌｌは、Ｓ　ｃｅｌｌ＝
　２ＡＸ　Ｂ　＝　４１丁（Ｆ　＋　Ｍ、）”となる。

前に仮定したところからＭ。＝　０．６Ｆを代入すると
、Ｓ　ｃｅｌｌ＝　１７．７Ｆ２となる。

次に、第２４図のレイアウトを変形してストレージコン
タクトを千鳥配列して六角状ストレージ電極を配列する
方法として第２７図、第２８図の具体例につき検討する
。なお、図中、ワード線およびビット線は省略されてい
る。第２７図に、Ｂ”と２Ａ°゛で示される単位セルを
構成する要素を第２９図に示す。第２７図から２Ａ’　
＝Ｂ’であり、第２９図からＢ”＝４Ｆ　＋　２Ｍ。で
あり、Ｓ　ｃｅｌｌ＝２Ａ”　ＸＢ“’＝　２７．　Ｏ
Ｆ”であることが分かる。よって第２７図の場合はキャ
パシタを六角形にしようとしたことでセル面積が約５３
％増大し、ひいてはチップ面積が増大することになる。

２一方、第２８図に示す配列例の六角キャパシタでは単位
セルの面積は第２７図の場合と同様に２Ａ’　Ｘ　Ｂ’
になる。この単位セルを構成する要素を第３０図に示す
。図から明らかなようにＢ’＝２（Ｆ　＋　ＭＯ）であ
る。一方、Ａ゛は第３１図から分かるように、Ａ’＝　（２２−（１／２）”）”２（Ｆ　＋　Ｍｏ）
＝　１．９３６（Ｆ　＋　Ｍ、）である。したがって、セル面積Ｓ　ｃｅｌｌは、Ｓ　ｃ
ｅｌｌ＝２Ａ’　ｘ　Ｂ’　＝７．７４６（Ｆ　＋　Ｍ
ｏ）２＝　１９．８Ｆ２である。よって第２８図の場合はキャパシタを六角形に
しようとしたことでセル面積が約１２％増大する。

したがって、第２７図、第２８図のように単にストレー
ジ電極を六角形にする手段によっては、チップの面積を
有効利用することはできない。すなわち、従来、ワード
線、ビット線の間隔をできるだけ詰めるようなレイアウ
トを採用しつつ、六角形ストレージ電極を使用すれば第
２３図に示すようにβ〉Ｏとなりチップ面積の有効利用
を図ることができる。

したがって、本発明は折返しビットライン構造をもち、
キャパシタが六角領域からなるＤＲＡＭにおいて、チッ
プ面積の増大を伴わずにストレージ電極を大にすること
ができる、六角形ストレージ電極に特有な有利なレイア
ウトを見出すことを目的とする。

［課題を解決するための手段］第１図は本発明の原理を示す図である。本発明はストレ
ージ電極２２が、ワード線ＷＬ　（４）方向に平行な辺
２２ａを有する六角形であって、ストレージコンタクト
１１が六角形の中央からビット線Ｂ　Ｌ　（８）方向に
ずれていることを特徴とする。

ところで、従来の折返しビットライン構造のＤＲＡＭ　
（第１６図、第２４図）ではＷＬ力方向対称軸は２本あ
り、対称軸間の寸法はワードラインピッチに等しくなっ
ている。

第１６図に示すレイアウトでは、図示のようにＷＬピッ
チの２倍は、２ｘＷＬ　ｐｉｔｃｈ＝　４Ｆ　＋　３Ｍ。

となり、　ＷＬ　ｐｉｔｃｈ＝　２Ｆ　＋　（３／２）
Ｍｏ　　　　（１２）となる。Ｍ０＝０．６Ｆを代入す
ると、ＷＬ　ｐｉｔｃｈ＝　２．９Ｆまた第２４図に示
すレイアウトでは、（１１）式より、ＷＬ　ｐｉｔｃｈ＝Ｊ”■（Ｆ　＋　Ｍ、）　　　　　
（１１）である。同様にＭ。＝０．６Ｆを代入すると、
ＷＬ　ｐｉｔｃｈ＝　１．６　ｆｌＦ畔２．７７Ｆ　’
ｔ’アロ。

これらのＷＬ　ｐｉｔｃｈは六角形の対称軸の間隔Ａに
等しくなければならない。

一方、本発明の構成（第１図）の場合はＡ　＝２Ｆ　＋
　Ｍ、　＋　ｄ　　　　　　　　　　（１３）但しｄは
ストレージコンタクト位置のずれで、セル面積が最小に
なるようにワード線ピッチをつめると第１６図の場合ｄ
＞０、第２４図の場合ｄ＝ｏとなる。

例えばＭ、＝０．３Ｆの場合はＡ＜２．７７Ｆ−（１１
）式−となるから、上記条件を満たし、最小面積のセル
に面積の大きい六角形ストレージ電極を配置できる。こ
のように余裕Ｍ０、Ｍｌの値によっては対称六角形が可
能である。

ところが、Ｍｌ　＝　０．５Ｆを（１３）式に代入する
とＡｍ３Ｆ＋ｄ　　　　　　　　　　　　　（１３°）
（１３°）によるＡは（１１）、（１２）の何れよりも
大きいからＡ　＝ＷＬ　ｐｉｔｃｈにはなり得ない。す
なわち、（１１）、（１２）式の背景にはセル面積が最
小になるようにワード線ピッチをつめているということ
があるが、本発明の構成によるとＡの方がワード線ピッ
チより大きいことになってしまい、セル面積最小化とい
う要件が充たされなくなる。しかし、この場合は第２図
に示すように、六角形ストレージ電極をＷＬ力方向非対
称にすれば解決できる。

第２図のレイアウトでは、一つのストレージ電極につき
ビット線方向の１本の対称軸が存在し、ワード線方向に
は対称軸は存在しない。

以下、このレイアウトにおいてストレージ電極の面積を
大きくするうえで好ましい条件につき説明する。

第３図において、Ａ”ＡＩ＋Ａ２を満たすＡ、、Ａｍと
、角度θとψが可変としてストレージ電極の面積が最大
になる条件を検討した。ここで、の制約条件がある。ＡＩ＞Ａ２かつ（１４）式の下では
第３図に示す六角形の諸元は第４図に示すような相互の
関連をもって変化する。

図中、βは（９）式の８２と比較したストレージ電極面
積の増大率である。θ＝２０〜１０°のとき、（（Ａ、
　−Ａ２）／Ｆ　＝１〜２．２でβは最大になる。

本発明は、後述の実施例１のようにビット線形成後にス
トレージ電極を形成するＤＲＡＭにも、ストレージ電極
形成後ビット線を形成するＤＲＡＭにも適用するここと
ができる。後者のＤＲＡＭの断面図の一例を第６図に示
す。図中、３０はＳＬ、３１はチャネルストップ酸化膜
、３２はフィールド酸化膜、３４は酸化膜、４５はキャ
パシタ絶縁膜、４９はセルプレートである。第７図に構
造を示すＤＲＡＭではセルプレート４９にビット線コン
タクトのために開口（５１）する必要がある。また、第
７図に示すようにビット線コンタクトを容易にするよう
に補助電極５０を形成することが行われている。従来、
第６図のセルプレート開口、第７図のセルプレート開口
および補助電極の形状はそれぞれ、第８図および第９図
のように定められ、これによりキャパシタ面積は最大に
なると考えられていた。しかしながら、本発明者Ｓはセ
ルプレート開口および補助電極を円形もしくは六角形以
上の多角形にすることにより、従来よりもキャパシタ面
積を大きくとれることを見出した。

第１０図は第６図および第８図を本発明により新規なレ
イアウトにしたセルプレート開口５１、ストレージ電極
２２を示す。これらの各構成要素をリソグラフィーの規
制から最小に設計すると、２Ａ＝５．８ＦＢ＝３ＦＣ＝１．８Ｆｆｌ　＝２Ａ　−Ｃ−Ｆ／２＝３．５Ｆとなる。なおセ
ルプレート開口５１の円は従来の正方形セルプレート５
１゛に内接するものとする。ストレージ電極２２の面積
は、第４図の各パラメータとの関係と、該電極２２とセ
ルプレート開口５１との間の必要余裕から定めれれる。

これらの余裕を考慮すると、次式：％式％）（１５）（１６））（１７）（１８）上式において、Ｍｏ、　Ｍ、は前述の仮定によりＦに換
算され、Ａ、　Ｂ、　Ｃ，βは上述のようにＦに換算さ
れ、Ｗ２．Ｗｌ、ψ、θ、ｘ、Ｗｏの６個が未知数とな
る。これらは４つの式（１５）〜（１８）の制約条件が
あるので２つの自由度が残る。そこで例えばθ、ψをス
トレージ面積最大になるよう設定することができる。

六角形状ストレージ電極の面積Ｓは５＝（ＷＩ＋ＷＯ）Ｘ　＋　（Ｗ２　＋　ｗｏ）（ｆｆ
−ｘ）である。

一方、従来の長方形ストレージ電極の面積Ｓ゛はＳ“−
１２（Ｂ−Ｆ）である。

Ｂ＝３Ｆ、　ｌ２＝３．５ＦをＳ゛に代入すると、Ｓ’
＝７Ｆ２が得られる。例えばψ・２２．６°、θ＝３０’　とし
て、（１５）〜（１８）式を解くと、Ｗｏ、１．７４１ＦＷ、＝１．２１０ＦＷ２＝０．５θＩＦＸ＝０．９２０Ｆが得られ、これらをＳに代入するとＳ＝８．４９９Ｆ２
となる。

したがってβ＝（Ｓ　−Ｓ’）／Ｓ　＝０．２１４とな
る。これは本発明によりストレージ電極の面積が２１．
４％増大したことを示す。換言すると、従来の長方形セ
ルプレート開口では５２（第１０図）で示す領域の面積
がストレージ電極７に活用されていなかったことになる
。なお、後述の実施例１で示すように従来のセルプレー
ト開口をその　０ままの正方形形状とし、本発明の非対称六角形キャパシ
タを適用するとβ＝＝＝　０．０６１になったのでセル
プレート開口を円形にした第１０図の場合はさらに１５
％の向上が図れることになる。

セルプレート開口は前記円形に外接する六角形以上の多
角形でも同様の効果が得られることは明らかである。

第９図のレイアウトにおいて、ビット線コンタクト用補
助電極５０も従来の正方形に内接する円形もしくは多角
形にすることによりストレージ電極面積をさらに増大さ
せることができる。

第１１図にその具体例を示す。第１０図と同様のψ、θ
、　２Ａ、　Ｂ、Ｃ，βの値でＳ＝６．４Ｆ２．β＝０
．１０４が得られる。この場合、セルプレート開口およ
び補助電極を円形にすることで約４％のストレージキャ
パシタ電極面積増大を図ることができる。

以上、本発明の構成を数式に基づいて説明したが、これ
らの数式は極めて精密な論理の展開の結果であり、より
簡単な近似式での説明も可能であること、また数式を使
わないで図形の面積を直接読みとっても本発明の効果は
概説可能である。また、本発明は折返しビット線構造を
有するあらゆるＤＲＡＭに適用できるものである。その
例は上述のとおりであるが、上述以外にもビット線コン
タクトを共有する２ビットのストレージコンタクトが該
ビット線コンタクトに接続するビット線をはさんで互い
に反対にある公知のＤＲＡＭに適用することも可能であ
る。

［作用］請求項１記載の発明は、ストレージコンタクトを六角形
の中心から略ビット線方向にずらすことにより、セル面
積最小とストレージ電極面積増大の両方の要請を満たす
。すなわち、上記のずらしにより、第２７図、第２８図
のようなセル面積の増大な（、第２３図のようにストレ
ージ電極面積を増大させることができる。

請求項２記載の発明は、六角形のストレージ電極をワー
ド線方向に非対称にすることにより、第４図に示すよう
にβ〉０となるパラメータＡＩ。

Ａ２．θ、ψを選択することができかつ位置合わせ余裕
（ＭＯ，Ｍ、）を大きくとることができるので、歩留ま
りを高めるかあるいは一層のストレージ電極面積増大を
図ることができる。

請求項３記載の発明は、２ビット分のストレージコンタ
クトを共用することにより、セル面積を小さくすること
ができる。

請求項４．５記載の発明はセルプレート開口とストレー
ジ電極の間の領域をストレージ電極に有効に利用するも
のである。すなわち、ストレージ電極が六角形である請
求項１〜３の発明において、セルプレート、補助電極の
形状を特定することによりストレージ電極の面積を増大
することができる。

以下、実施例により本発明の詳細な説明する。

［実施例］実施例１第２４図のレイアウトのＤＲＡＭに第１図、第２図の（
非対称）六角形ストレージ電極を組込む。

第２４図のワードライン、ビットラインの斜線３を削除し、ストレージ電極２５にハツチングした図を第
１２図に示す。

（１１）式よりＡり］（Ｆ　＋　ＭＯ）＝２．７７Ｆ一
方、（１３）式においてｄ＝０とするとＡ１上２Ｆ　＋
　２１Ｌ÷ｄ　＝３Ｆである。

Ｂ　＝２（Ｆ　＋　Ｍ、）　＝３．２Ｆ第１３図に、ス
トレージ電極２２とストレージコンタクト７ならびに間
隔Ｂを示す。Ｂを斜辺とする三角形ｂｅｄにおいて、Ｄ
≧２　（Ｆ＋Ｍ　ｌ　）という条件があるので θ≦ｃｏｓ−’　　［２（Ｆ　＋　Ｍ＋）／Ｂ　］であ
るから、Ｍｏ、ＩＬの値を代入すると、θ≦２０．４°
となる。すなわちセル面積を最小にする条件をＢ、Ｄに
設定すると、第２３図からθ→３０゜が望ましいが、θ
≦＝２０．４°（＜３０°）の上限値が決められる。

θ＝　２０．４’　とすると、Ａ＋”３．２７Ｆ、Ａ２
＝２．２７Ｆ、ψ＝２９．３°がそれぞれ第４図から求
められ、次に同図からβ＝　０．０５６となる。なおこ
のときストレージコンタクトの六角形中央からのずれが
１．１Ｆであ　４る。したがって、この例では５．６％面積が増大した。

この例の場合、従来の製造方法では次の工程群によりＤ
ＲＡＭを製造する。（第５図参照）。

半導体基板３０にフィールド酸化膜３２、チャネルスト
ップ拡散層３１、選択トランジスタのゲート電極を兼ね
るワード線３５、ソース・ドレーン拡散層５を形成した
のち、層間絶縁膜３４のビット線コンタクトホール３７
を介してビット線８を形成したものの上に、５ｉａＮ４
膜３９．５ｉＣ１＋膜４０を引続いて成長する（第５図
（ａ））。次に第５図（ｂ）に示すように、５ｉｎ２膜
４０．５ｉｓＮ＋膜３９、層間絶縁膜３４を貫通するコ
ンタクトホール４１を開口したのち、多結晶シリコン膜
４２を成長する。そして多結晶シリコン４２をストレー
ジ電極２２（第２図）のパターンにエツチングしたのち
、露出したＳｉＯ□膜４０を弗酸で除去して、ストレー
ジ電極の下に隙間４４を形成して、多結晶シリコン４２
をフィン状にする（第５図（ｃ）参照）。なお４２゛は
隣接するストレージ電極である。そして、キャパシタ絶
縁膜４５、共通電極膜４６を引続いて成長して、フィン
構造のキャパシタ部分が完成する（第５図（ｄ）参照）
。

実施例２ストレージコンタクトの位置が、六角形中心からビット
ライン方向に実施例１の位置とは反対方向に位置するよ
うにレイアウトした（第１４図参照）ところ、実施例１
と同様の結果が得られた。

なお、その他の例も［課題を解決するための手段］の項
ですでに述べた。また以上の記述にあられれるすべての
パターンは、実際に製造される半導体装置においては、
製造バラツキによる位置ずれを生じたり、製造方法に固
有の変形を生じる。

そのようなずれ、変形は周知であり、本発明の範囲にな
んら制限を加えるものではない。

［発明の効果］以上説明したように、製造上の問題点なく、以下のよう
な効果を発揮する。

電荷蓄積電極の面積を大きくできるため、セル面積を小
さ（してチップ面積を小さくすることができる。あるい
は側面の面積を減少させることが可能となり、電荷蓄積
電極の厚さを薄くすることができるので製造が容易にな
る。あるいは電荷蓄積電極の枚数を減らすことができ、
製造工程が短縮できる。あるいはキャパシタ絶縁膜を厚
くすることができ、信頼性が向上する。あるいは蓄積電
荷を大きくできるので、各種動作マージンが大きくなる
。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図はワード線方向に非対称なストレージ電極の形状
を示す図面、第３図は非対称六角状ストレージ電極の形状を決めるパ
ラメータを示す図、第４図は第３図におけるパラメータの関連を示すグラフ
、第５図（ａ）〜（ｄ）は実施例１における工程を示し、
（ａ）図は膜積層工程、（ｂ）図はストレージコンタク
トホール形成工程、（ｃ）図はＳｉＯ□エッチング工程
、（ｄ）図は共通電極形成工程をそれぞれ示す図、　７第６図は請求項４の発明の一実施例に該当するＤＲＡＭ
の断面図、第７図は請求項５の発明の一実施例に該当するＤＲＡＭ
の断面図、第８図は第６図のＤＲＡＭのストレージ電極およびプレ
ート開口の形状を従来例について示す図、第９図は第７図のＤＲＡＭについて第８図と同様の図、第１０図は請求項４の発明の一実施例について第８９図
と同様の図、第１１図請求項５の発明の一実施例について第９図と同
様の図、第１２図は実施例１におけるＤＲＡＭ各要素の配列パタ
ーンを示す図、第１３図は六角形の辺の角度θを求める図、第１４図は
実施例２における第１２図と同様の図、第１５図はＤＲＡＭの１ビット分の等価回路を説明する
図、　８第１６図は折返しビットラインＤＲＡＭの平面的レイア
ウトを示す図、第１７図は折返しビットラインＤＲＡＭの等価回路を説
明する図、第１８図は公知の折返しビットライン構造ＤＲＡＭの構
成要素の平面的レイアウトを示す図、第１９図はりソゲ
ラフイー律則最小幅とアライメント余裕の説明図、第２０図は六角状ストレージ電極のレイアウトおよび諸
元を示す図、第２１図は第２０図の１／４を示す図、第２２図は長方
形ストレージ電極のレイアアウトを示す図、第２３図は六角形の辺間角度θとストレージ電極の面積
増加率（β）との関係を示すグラフ、第２４図は折返し
ビットライン構造ＤＲＡＭの平面的レイアウトを示す図
、第２５図は第２４図におけるビット線方向間隔（Ｂ）の
計算を説明する図、第２６図は第２４図におけるワード線間隔（Ａ）の計算
を説明する図、第２７図および第２８図は第２４図を変形したものに六
角状ストレージ電極を組込んだレイアウトを示す図、第２９図は第２７図におけるビット線間隔（Ｂｏ）ワー
ド線間隔（Ａ’”）の計算を説明する図、第３０図は第
２８図におけるビットライン間隔の計算説明図である。第３１図は第２８図におけるワードライン間隔計算説明
図である。ＢＬ−ビット線、ＷＬ−ワード線、５−ソースまたはド
レーン、７−ビット線ＢＬとソースとのコンタクト、２
１−トランジスタ、１６−キャパシタ２０の一方の電極
である共通電極、２〇−キャパシタ、２２−ストレージ
電極マ（Ｊ’）−’７Ｃ穴馬形のａの角度ｅ）束′ぬづ図第１３図第１５図第１４図１は反ルし゛：ントフイ、７ＤＲＡＭ力平面月リレづア
フト第１６図才一り一仮−ＬＣＤ’ット元泉市！！ｌ−盟ＤＲＡＭ力
釜宇イ亜Ｆロ足外第１７図ｂ６伏Ｕｎｍｔがこしし′：ントフｊｄ％廓ＬＤＲＡＭ１
７）第１バ１Ｐ素しうアウト第１８図系Ｆ徐し“′・・汀線間隔第２５図ュＬ４、公、特開平３２２５９５５　（１８） ■二ｈＸ、２（Ｆ＋ＭＯ）

Claims

【特許請求の範囲】１、折返しビット線を有し、２ビット分のビット線コン
タクトを共用し、ストレージコンタクトを介して選択ト
ランジスタに接続するストレージ電極を有するＤＲＡＭ
からなる半導体装置において、前記ストレージ電極がワード線に平行な辺を有する六角
形を有し、かつ前記ストレージコンタクトが前記六角形
の中央から略ビット線方向にずれていることを特徴とす
る半導体装置。２、前記六角形がビット線方向に平行な対称軸を有し、
ワード線方向に平行な対称軸を有しないことを特徴とす
る請求項１記載の半導体装置。３、ビット線コンタクトを共有する２ビットのストレー
ジコンタクトが該ビット線コンタクトに接続するビット
線をはさんで互いに反対にあることを特徴とする請求項
１または２記載の半導体装置。４、ビット線がストレージ電極の上方に延在し、セルプ
レートがビット線コンタクト部において円形ないし六角
形以上の多角形状に開口していることを特徴とする請求
項１から３までの何れか１項記載の半導体装置。５、ビット線コンタクト補助電極が前記ビット線と半導
体基板の間に介在し、該補助電極の形状が円形もしくは
六角形以上の多角形であることを特徴とする請求項４記
載の半導体装置。