JPH04216667A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04216667A JPH04216667A JP2411136A JP41113690A JPH04216667A JP H04216667 A JPH04216667 A JP H04216667A JP 2411136 A JP2411136 A JP 2411136A JP 41113690 A JP41113690 A JP 41113690A JP H04216667 A JPH04216667 A JP H04216667A
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L28/40—Capacitors
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング素子に電
荷蓄積用のスタックトキャパシタが接続された所謂ＤＲ
ＡＭ（ダイナミックＲＡＭ）等の半導体メモリ装置に関
する。
荷蓄積用のスタックトキャパシタが接続された所謂ＤＲ
ＡＭ（ダイナミックＲＡＭ）等の半導体メモリ装置に関
する。
【０００２】
【従来の技術】近時、ＤＲＡＭ等の半導体メモリ装置の
高集積化に伴ない、その容量確保のため、情報を記憶す
るキャパシタの構造を積層型（スタック型）としたスタ
ックトキャパシタが使用され始めている。
高集積化に伴ない、その容量確保のため、情報を記憶す
るキャパシタの構造を積層型（スタック型）としたスタ
ックトキャパシタが使用され始めている。
【０００３】従来のスタックトキャパシタを有してなる
半導体メモリ装置は、図６に示すように、フィールド絶
縁層３１が形成されたシリコン基板３２の表面に臨んで
スイッチング素子Ｔｒの不純物拡散領域３３が形成され
ており、その不純物拡散領域のうちの一方のソース・ド
レイン領域３３ａには、コンタクトホール３４を介して
例えばＡｌ配線層からなるビット線３５が接続され、他
方のソース・ドレイン領域３３ｂには、スタックトキャ
パシタＣのキャパシタ下部電極３６が接続されている。
半導体メモリ装置は、図６に示すように、フィールド絶
縁層３１が形成されたシリコン基板３２の表面に臨んで
スイッチング素子Ｔｒの不純物拡散領域３３が形成され
ており、その不純物拡散領域のうちの一方のソース・ド
レイン領域３３ａには、コンタクトホール３４を介して
例えばＡｌ配線層からなるビット線３５が接続され、他
方のソース・ドレイン領域３３ｂには、スタックトキャ
パシタＣのキャパシタ下部電極３６が接続されている。
【０００４】キャパシタ下部電極３６は、第２層目の多
結晶シリコン層をパターニングして形成されており、第
１層目の多結晶シリコン層である上記スイッチング素子
Ｔｒの各ゲート電極３７の上部にまで層間絶縁層３８を
介して形成されている。このキャパシタ下部電極３６は
、その上部に共通電極とされたキャパシタ上部電極３９
が誘電体膜４０を介して有しており、これらキャパシタ
上部電極３９、誘電体膜４０及びキャパシタ下部電極３
６の積層構造によりスタックトキャパシタＣが構成され
ている。
結晶シリコン層をパターニングして形成されており、第
１層目の多結晶シリコン層である上記スイッチング素子
Ｔｒの各ゲート電極３７の上部にまで層間絶縁層３８を
介して形成されている。このキャパシタ下部電極３６は
、その上部に共通電極とされたキャパシタ上部電極３９
が誘電体膜４０を介して有しており、これらキャパシタ
上部電極３９、誘電体膜４０及びキャパシタ下部電極３
６の積層構造によりスタックトキャパシタＣが構成され
ている。
【０００５】そして、この半導体メモリ装置は、そのス
タックトキャパシタＣに必要な電荷の蓄電等が行われ、
上記スイッチング素子Ｔｒに制御されながらビット線３
５を介しての読出しや書込み等が行なわれる。
タックトキャパシタＣに必要な電荷の蓄電等が行われ、
上記スイッチング素子Ｔｒに制御されながらビット線３
５を介しての読出しや書込み等が行なわれる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の半導体メモリ装置においては、シリコン基
板３２上に多結晶シリコン層を幾層も積み重ねる構造と
なっているため、メモリセル部におけるコンタクト部分
での段差が大きくなり、コンタクトホール等でのステッ
プカバレージの劣化を引起し、上層のパターニング、例
えばビット線３５等のパターニングが困難になるという
不都合がある。しかも、今後の高集積化に向けてスタッ
クトキャパシタＣの容量を増加させるためには、蓄積ノ
ードとなるキャパシタ下部電極３６の側壁を利用する必
要があり、この場合、更にキャパシタ下部電極３６の段
差が大きくなり、それに伴ない、上記コンタクト部分で
の段差が増大化し、ビット線３５の断線等を引起こすと
いう不都合がある。
ような従来の半導体メモリ装置においては、シリコン基
板３２上に多結晶シリコン層を幾層も積み重ねる構造と
なっているため、メモリセル部におけるコンタクト部分
での段差が大きくなり、コンタクトホール等でのステッ
プカバレージの劣化を引起し、上層のパターニング、例
えばビット線３５等のパターニングが困難になるという
不都合がある。しかも、今後の高集積化に向けてスタッ
クトキャパシタＣの容量を増加させるためには、蓄積ノ
ードとなるキャパシタ下部電極３６の側壁を利用する必
要があり、この場合、更にキャパシタ下部電極３６の段
差が大きくなり、それに伴ない、上記コンタクト部分で
の段差が増大化し、ビット線３５の断線等を引起こすと
いう不都合がある。
【０００７】また、上記メモリセル部での段差が大きく
なると、段差が比較的小さい周辺回路部（例えばアドレ
スデコーダ等）との接続部分において、その配線のパタ
ーニング等が、露光時における焦点深度の違いなどから
困難になるという不都合がある。
なると、段差が比較的小さい周辺回路部（例えばアドレ
スデコーダ等）との接続部分において、その配線のパタ
ーニング等が、露光時における焦点深度の違いなどから
困難になるという不都合がある。
【０００８】本発明は、このような課題に鑑み成された
もので、その目的とするところは、スタックトキャパシ
タの形成に伴なう段差の形成並びにその増大化を無くす
ことができ、上層（配線等）のパターニングを容易に行
なえ、自由度のあるパターンレイアウトを行なわしめる
ことができると共に、装置自体の高集積化を図ることが
できる半導体メモリ装置を提供することにある。
もので、その目的とするところは、スタックトキャパシ
タの形成に伴なう段差の形成並びにその増大化を無くす
ことができ、上層（配線等）のパターニングを容易に行
なえ、自由度のあるパターンレイアウトを行なわしめる
ことができると共に、装置自体の高集積化を図ることが
できる半導体メモリ装置を提供することにある。
【０００９】また、本発明は、上記のほか、製造工程の
簡略化を図ることができる半導体メモリ装置を提供する
ことにある。
簡略化を図ることができる半導体メモリ装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明は、スイッチング
素子Ｔｒと該スイッチング素子Ｔｒに接続される電荷蓄
積用キャパシタＣとでメモリセルＭＣが構成される半導
体メモリ装置Ａにおいて、上記スイッチング素子Ｔｒの
下層に、絶縁層６を介して、電荷蓄積用キャパシタＣを
形成して構成する。
素子Ｔｒと該スイッチング素子Ｔｒに接続される電荷蓄
積用キャパシタＣとでメモリセルＭＣが構成される半導
体メモリ装置Ａにおいて、上記スイッチング素子Ｔｒの
下層に、絶縁層６を介して、電荷蓄積用キャパシタＣを
形成して構成する。
【００１１】また、本発明は、上記半導体メモリ装置Ａ
において、上記スイッチング素子Ｔｒの下層に、絶縁層
６を介して、電荷蓄積用キャパシタＣを形成すると共に
、電荷蓄積用キャパシタＣを構成するプレート電極９に
、プレート電源をスイッチング素子Ｔｒの形成されない
面（シリコン基板１３）から供給するように構成する。
において、上記スイッチング素子Ｔｒの下層に、絶縁層
６を介して、電荷蓄積用キャパシタＣを形成すると共に
、電荷蓄積用キャパシタＣを構成するプレート電極９に
、プレート電源をスイッチング素子Ｔｒの形成されない
面（シリコン基板１３）から供給するように構成する。
【００１２】
【作用】上述の本発明の構成によれば、スイッチング素
子Ｔｒの下層に電荷蓄積用キャパシタＣそのものを埋め
込むようにしたので、電荷蓄積用キャパシタＣの形成に
伴なう段差の形成並びにその増大化が無くなり、上層の
ビット線２等の配線の形成が容易になると共に、その配
線等に対し、自由度のあるパターンレイアウトを行なわ
しめることができる。しかも、基板１３上部において、
隣接するワード線間（例えば４ａ、１０４ｂ間）にキャ
パシタＣ用のコンタクトをとる必要がないため、その分
間隔を狭めることができ、メモリ装置Ａの高集積化を有
効に図ることができる。
子Ｔｒの下層に電荷蓄積用キャパシタＣそのものを埋め
込むようにしたので、電荷蓄積用キャパシタＣの形成に
伴なう段差の形成並びにその増大化が無くなり、上層の
ビット線２等の配線の形成が容易になると共に、その配
線等に対し、自由度のあるパターンレイアウトを行なわ
しめることができる。しかも、基板１３上部において、
隣接するワード線間（例えば４ａ、１０４ｂ間）にキャ
パシタＣ用のコンタクトをとる必要がないため、その分
間隔を狭めることができ、メモリ装置Ａの高集積化を有
効に図ることができる。
【００１３】また、上述の本発明の構成によれば、上記
作用、効果を有するほか、プレート電源を基板１３表面
に引き出すための工程が不要となるため、製造工程の簡
略化並びに製造コストの低廉化を図ることができる。
作用、効果を有するほか、プレート電源を基板１３表面
に引き出すための工程が不要となるため、製造工程の簡
略化並びに製造コストの低廉化を図ることができる。
【００１４】
【実施例】以下、図１〜図５を参照しながら本発明の実
施例を説明する。
施例を説明する。
【００１５】図１は、本実施例に係る半導体メモリ装置
Ａ、特にＤＲＡＭの要部を示す構成図、図２はその平面
図である。
Ａ、特にＤＲＡＭの要部を示す構成図、図２はその平面
図である。
【００１６】このメモリ装置Ａは、図２に示すように、
ＳｉＯ２ 等からなる絶縁層に囲まれた素子形成領域１
の中央部分において、横方向に延びるビット線２とのコ
ンタクト部分３を有し、このコンタクト部分３を対称と
して左右に、上下方向に延びる２本のワード線４ａ及び
４ｂが形成されてなり、図１に示すように、一方のワー
ド線と、コンタクト部分３下のＮ型のソース・ドレイン
領域５ａ及び図面上、ワード線４ａ右側のＮ型のソース
・ドレイン領域５ｂとで構成されたスイッチング素子Ｔ
ｒ１ 下に絶縁層６を介して蓄積ノードとなる多結晶シ
リコン層による１つの電極（以下、単に蓄積ノード電極
と記す）７ａが形成され、この蓄積ノード電極７ａと上
記ソース・ドレイン領域５ｂとが電気的に接続されてい
る。 また、他方のワード線４ｂと、コンタクト部分３下のソ
ース・ドレイン領域５ａ及び図面上、ワード線４ｂ左側
のＮ型のソース・ドレイン領域５ｃとで構成されたスイ
ッチング素子Ｔｒ２ 下に絶縁層６を介して蓄積ノード
電極７ｂが形成され、この蓄積ノード電極７ｂと上記ソ
ース・ドレイン領域５ｃとが電気的に接続されている。
ＳｉＯ２ 等からなる絶縁層に囲まれた素子形成領域１
の中央部分において、横方向に延びるビット線２とのコ
ンタクト部分３を有し、このコンタクト部分３を対称と
して左右に、上下方向に延びる２本のワード線４ａ及び
４ｂが形成されてなり、図１に示すように、一方のワー
ド線と、コンタクト部分３下のＮ型のソース・ドレイン
領域５ａ及び図面上、ワード線４ａ右側のＮ型のソース
・ドレイン領域５ｂとで構成されたスイッチング素子Ｔ
ｒ１ 下に絶縁層６を介して蓄積ノードとなる多結晶シ
リコン層による１つの電極（以下、単に蓄積ノード電極
と記す）７ａが形成され、この蓄積ノード電極７ａと上
記ソース・ドレイン領域５ｂとが電気的に接続されてい
る。 また、他方のワード線４ｂと、コンタクト部分３下のソ
ース・ドレイン領域５ａ及び図面上、ワード線４ｂ左側
のＮ型のソース・ドレイン領域５ｃとで構成されたスイ
ッチング素子Ｔｒ２ 下に絶縁層６を介して蓄積ノード
電極７ｂが形成され、この蓄積ノード電極７ｂと上記ソ
ース・ドレイン領域５ｃとが電気的に接続されている。
【００１７】また、蓄積ノード電極７ａ及び７ｂを含む
下面には、ＳｉＯ２やＳｉＮ等の薄膜の誘電体膜８を介
して多結晶シリコン層による共通電極のサブプレート電
極９が形成され、これらサブプレート電極９、誘電体膜
８及び蓄積ノード電極７ａ、７ｂとで、夫々スタックト
キャパシタＣ１ 及びＣ２ が構成されている。ビット
線２は、図１において、ＳｉＯ２ 等からなる層間膜１
０を貫通する開口１１を通じてソース・ドレイン領域５
ａに接続される。
下面には、ＳｉＯ２やＳｉＮ等の薄膜の誘電体膜８を介
して多結晶シリコン層による共通電極のサブプレート電
極９が形成され、これらサブプレート電極９、誘電体膜
８及び蓄積ノード電極７ａ、７ｂとで、夫々スタックト
キャパシタＣ１ 及びＣ２ が構成されている。ビット
線２は、図１において、ＳｉＯ２ 等からなる層間膜１
０を貫通する開口１１を通じてソース・ドレイン領域５
ａに接続される。
【００１８】そして、これらスイッチング素子Ｔｒ１
、Ｔｒ２ 及びスタックトキャパシタＣ１ 、Ｃ２ で
１つのメモリセル（２ビット分）ＭＣが構成され、この
メモリセルＭＣが、図２に示すように、上下方向に沿っ
て互い違いに形成されて所謂折り返しビット線方式の配
列となっている。
、Ｔｒ２ 及びスタックトキャパシタＣ１ 、Ｃ２ で
１つのメモリセル（２ビット分）ＭＣが構成され、この
メモリセルＭＣが、図２に示すように、上下方向に沿っ
て互い違いに形成されて所謂折り返しビット線方式の配
列となっている。
【００１９】尚、図１において、２０４ａ及び１０４ｂ
は上下方向に隣接する他のメモリセルＭＣのワード線を
示す（図２参照）、また、１２はサブプレート電極（プ
レート電位）９とシリコン基板（基板電位）１３とを絶
縁させるＳｉＯ２ 等の絶縁膜であり、１４は平坦化用
の多結晶シリコン層である。
は上下方向に隣接する他のメモリセルＭＣのワード線を
示す（図２参照）、また、１２はサブプレート電極（プ
レート電位）９とシリコン基板（基板電位）１３とを絶
縁させるＳｉＯ２ 等の絶縁膜であり、１４は平坦化用
の多結晶シリコン層である。
【００２０】次に、本例に係るメモリ装置Ａの製造方法
を図３及び図４に基づいて説明する。尚、図１及び図２
と対応するものについては同符号を記す。
を図３及び図４に基づいて説明する。尚、図１及び図２
と対応するものについては同符号を記す。
【００２１】まず、図３Ａに示すように、シリコン基板
２１上の所定箇所、本例では素子分離領域となる部分の
シリコン表面を例えば２０００Å程度選択的にエッチン
グ除去して凹部２２を形成したのち、全面に熱酸化を施
して全面に熱酸化膜（図面上、シリコン表面から破線ま
での厚みに相当する）２３を形成する。その後、例えば
ＣＶＤ法により、ＳｉＯ２ からなる絶縁層２４を形成
する。以下、上記熱酸化膜２３と絶縁層２４を含めて単
に絶縁層６と記す。
２１上の所定箇所、本例では素子分離領域となる部分の
シリコン表面を例えば２０００Å程度選択的にエッチン
グ除去して凹部２２を形成したのち、全面に熱酸化を施
して全面に熱酸化膜（図面上、シリコン表面から破線ま
での厚みに相当する）２３を形成する。その後、例えば
ＣＶＤ法により、ＳｉＯ２ からなる絶縁層２４を形成
する。以下、上記熱酸化膜２３と絶縁層２４を含めて単
に絶縁層６と記す。
【００２２】次に、図３Ｂに示すように、シリコン基板
２１上の素子形成領域１となる部分の所定箇所に上記絶
縁層６を貫通する開口２５を２つ設ける。その後、これ
ら開口２５に対応して多結晶シリコン層からなる蓄積ノ
ード電極７ａ及び７ｂを夫々パターニングにより形成す
る。これら蓄積ノード電極７ａ及び７ｂは、夫々一端が
後のビット線のコンタクト部分３まで延び、他端が素子
形成領域１からわずかにはみ出る程度の広さに形成され
る。
２１上の素子形成領域１となる部分の所定箇所に上記絶
縁層６を貫通する開口２５を２つ設ける。その後、これ
ら開口２５に対応して多結晶シリコン層からなる蓄積ノ
ード電極７ａ及び７ｂを夫々パターニングにより形成す
る。これら蓄積ノード電極７ａ及び７ｂは、夫々一端が
後のビット線のコンタクト部分３まで延び、他端が素子
形成領域１からわずかにはみ出る程度の広さに形成され
る。
【００２３】次に、図３Ｃに示すように、蓄積ノード電
極７ａ及び７ｂを含む全面に薄膜の誘電体膜８を例えば
減圧ＣＶＤ法等により形成したのち、該誘電体膜８上に
多結晶シリコン層からなる共通電極のサブプレート電極
９を形成する。その後、全面にＳｉＯ２ からなる絶縁
膜１２を形成したのち、全面に多結晶シリコン層１４を
形成し、該多結晶シリコン層１４表面を既知の平坦化技
術（例えばポリッシング等）により平坦化する。
極７ａ及び７ｂを含む全面に薄膜の誘電体膜８を例えば
減圧ＣＶＤ法等により形成したのち、該誘電体膜８上に
多結晶シリコン層からなる共通電極のサブプレート電極
９を形成する。その後、全面にＳｉＯ２ からなる絶縁
膜１２を形成したのち、全面に多結晶シリコン層１４を
形成し、該多結晶シリコン層１４表面を既知の平坦化技
術（例えばポリッシング等）により平坦化する。
【００２４】次に、図４Ａに示すように、平坦化された
多結晶シリコン層１４の端面に別のシリコン基板１３を
貼り合わせたのち、他方のシリコン基板２１の裏面から
選択研磨を行なう。この選択研磨は、絶縁層６が露出す
るまで行なう。この選択研磨によって、絶縁層６で囲ま
れた島状のシリコン薄層、即ち素子形成領域１が形成さ
れると共に、該絶縁層６による素子分離領域２２が形成
される。
多結晶シリコン層１４の端面に別のシリコン基板１３を
貼り合わせたのち、他方のシリコン基板２１の裏面から
選択研磨を行なう。この選択研磨は、絶縁層６が露出す
るまで行なう。この選択研磨によって、絶縁層６で囲ま
れた島状のシリコン薄層、即ち素子形成領域１が形成さ
れると共に、該絶縁層６による素子分離領域２２が形成
される。
【００２５】次に、図４Ｂに示すように、全面に熱酸化
を施して、素子形成領域１の表面に薄い熱酸化膜、即ち
ゲート絶縁膜２３を形成したのち、多結晶シリコン層に
よるワード線４ａ及び４ｂ（並びに２０４ａ及び１０４
ｂ）をパターニングにより形成する。その後、ワード線
４ａ及び４ｂをマスクとして例えばＮ型の不純物をイオ
ン注入して素子形成領域１に夫々３つのソース・ドレイ
ン領域５ａ、５ｂ及び５ｃを形成する。この時点でスイ
ッチング素子Ｔｒ１ 及びＴｒ２ が形成される。
を施して、素子形成領域１の表面に薄い熱酸化膜、即ち
ゲート絶縁膜２３を形成したのち、多結晶シリコン層に
よるワード線４ａ及び４ｂ（並びに２０４ａ及び１０４
ｂ）をパターニングにより形成する。その後、ワード線
４ａ及び４ｂをマスクとして例えばＮ型の不純物をイオ
ン注入して素子形成領域１に夫々３つのソース・ドレイ
ン領域５ａ、５ｂ及び５ｃを形成する。この時点でスイ
ッチング素子Ｔｒ１ 及びＴｒ２ が形成される。
【００２６】そして、図１に示すように、全面にＳｉＯ
２ 等からなる層間膜１０を形成したのち、ソース・ド
レイン領域５ａに対応する箇所に該層間膜１０を貫通す
る開口１１を形成する。このとき、ワード線４ａ及び４
ｂ上には層間膜１０のみが存在するだけであるため、上
記開口１１のステップカバレージは良好となる。その後
Ａｌによるビット線２をパターニングにより形成して本
例に係る半導体メモリ装置Ａを得る。尚、各蓄積ノード
電極７ａ及び７ｂには対応するスイッチング素子Ｔｒ１
及びＴｒ２ の動作によって０〜Ｖｃｃの電位がかか
り、サブプレート電極９には１／２Ｖｃｃの固定電位が
印加される。
２ 等からなる層間膜１０を形成したのち、ソース・ド
レイン領域５ａに対応する箇所に該層間膜１０を貫通す
る開口１１を形成する。このとき、ワード線４ａ及び４
ｂ上には層間膜１０のみが存在するだけであるため、上
記開口１１のステップカバレージは良好となる。その後
Ａｌによるビット線２をパターニングにより形成して本
例に係る半導体メモリ装置Ａを得る。尚、各蓄積ノード
電極７ａ及び７ｂには対応するスイッチング素子Ｔｒ１
及びＴｒ２ の動作によって０〜Ｖｃｃの電位がかか
り、サブプレート電極９には１／２Ｖｃｃの固定電位が
印加される。
【００２７】上述の如く、本例によれば、各スイッチン
グ素子Ｔｒ１ 及びＴｒ２ の下層にスタックトキャパ
シタＣ１ 及びＣ２ そのものを埋め込むようにしたの
で、スタックトキャパシタＣ１ 及びＣ２ の形成に伴
う段差の形成並びにその増大化が無くなり、上層のビッ
ト線２の形成が非常に容易になると共に、ビット線２等
の配線の形成に関し、自由度のあるパターンレイアウト
を行なわしめることができる。しかも、シリコン基板１
３上部において、隣接するワード線、例えばワード線４
ａ、１０４ｂ間に蓄積ノード電極７ａ用のコンタクトを
とる必要がないため、メモリセルＭＣの面積の縮小化が
図れ、メモリ装置Ａ自体の高集積化を有効に図ることが
できる。また、シリコン基板１３上部の段差が低減化さ
れることから、周辺回路部との接続部分における配線の
形成を容易に、かつ精度良く行なうことができる。
グ素子Ｔｒ１ 及びＴｒ２ の下層にスタックトキャパ
シタＣ１ 及びＣ２ そのものを埋め込むようにしたの
で、スタックトキャパシタＣ１ 及びＣ２ の形成に伴
う段差の形成並びにその増大化が無くなり、上層のビッ
ト線２の形成が非常に容易になると共に、ビット線２等
の配線の形成に関し、自由度のあるパターンレイアウト
を行なわしめることができる。しかも、シリコン基板１
３上部において、隣接するワード線、例えばワード線４
ａ、１０４ｂ間に蓄積ノード電極７ａ用のコンタクトを
とる必要がないため、メモリセルＭＣの面積の縮小化が
図れ、メモリ装置Ａ自体の高集積化を有効に図ることが
できる。また、シリコン基板１３上部の段差が低減化さ
れることから、周辺回路部との接続部分における配線の
形成を容易に、かつ精度良く行なうことができる。
【００２８】上記実施例は、サブプレート電極９とシリ
コン基板１３間に絶縁膜１２を介在させるようにしたが
、その他、図５に示すように、上記絶縁膜１２の形成を
省略して、サブプレート電極９とシリコン基板１３とを
直接電気的に接続させるようにしてもよい（実際には、
平坦化膜である多結晶シリコン層１４が介在する）。こ
の場合、基板電位自体がプレート電源となるため、プレ
ート電源をシリコン表面に引き出すための工程が不要と
なり、上記絶縁膜１２の形成の省略とも相俟って、製造
工程の簡略化を図ることができ、製造コストの低廉化に
つながる。
コン基板１３間に絶縁膜１２を介在させるようにしたが
、その他、図５に示すように、上記絶縁膜１２の形成を
省略して、サブプレート電極９とシリコン基板１３とを
直接電気的に接続させるようにしてもよい（実際には、
平坦化膜である多結晶シリコン層１４が介在する）。こ
の場合、基板電位自体がプレート電源となるため、プレ
ート電源をシリコン表面に引き出すための工程が不要と
なり、上記絶縁膜１２の形成の省略とも相俟って、製造
工程の簡略化を図ることができ、製造コストの低廉化に
つながる。
【００２９】また、上記実施例では、折り返しビット線
方式の配列に適用した例を示したが、もちろんオープン
ビット線方式の配列にも適用可能である。
方式の配列に適用した例を示したが、もちろんオープン
ビット線方式の配列にも適用可能である。
【００３０】
【発明の効果】本発明に係る半導体メモリ装置によれば
、スタックトキャパシタの形成に伴う段差の形成並びに
その増大化を無くすことができ、上層（配線等）のパタ
ーニングが容易に行なえ、自由度のあるパターンレイア
ウトを行なわしめることができると共に、半導体メモリ
装置自体の高集積化を図ることができる。また、本発明
に係る半導体メモリ装置によれば、上記効果のほか、製
造工程の簡略化並びに製造コストの低廉化を図ることが
できる。
、スタックトキャパシタの形成に伴う段差の形成並びに
その増大化を無くすことができ、上層（配線等）のパタ
ーニングが容易に行なえ、自由度のあるパターンレイア
ウトを行なわしめることができると共に、半導体メモリ
装置自体の高集積化を図ることができる。また、本発明
に係る半導体メモリ装置によれば、上記効果のほか、製
造工程の簡略化並びに製造コストの低廉化を図ることが
できる。
【図１】本実施例に係る半導体メモリ装置（ＤＲＡＭ）
の要部を示す構成図。
の要部を示す構成図。
【図２】本実施例に係る半導体メモリ装置の要部を示す
平面図。
平面図。
【図３】本実施例に係る半導体メモリ装置の製造方法を
示す経過図（その１）。
示す経過図（その１）。
【図４】本実施例に係る半導体メモリ装置の製造方法を
示す経過図（その２）。
示す経過図（その２）。
【図５】本実施例に係る半導体メモリ装置の他の例を示
す構成図。
す構成図。
【図６】従来例に係る半導体メモリ装置（ＤＲＡＭ）の
要部を示す構成図。
要部を示す構成図。
Ａ 半導体メモリ装置
Ｔｒ１ 、Ｔｒ２ スイッチング素子Ｃ１ 、Ｃ２
スタックトキャパシタ １ 素子形成領域 ２ ビット線 ３ コンタクト部分 ４ａ、４ｂ ワード線 ５ａ〜５ｃ ソース・ドレイン領域 ６ 絶縁層 ７ａ、７ｂ 蓄積ノード電極 ８ 誘電体膜 ９ サブプレート電極 １０ 層間膜 １１ 開口 １２ 絶縁膜 １３ シリコン基板
スタックトキャパシタ １ 素子形成領域 ２ ビット線 ３ コンタクト部分 ４ａ、４ｂ ワード線 ５ａ〜５ｃ ソース・ドレイン領域 ６ 絶縁層 ７ａ、７ｂ 蓄積ノード電極 ８ 誘電体膜 ９ サブプレート電極 １０ 層間膜 １１ 開口 １２ 絶縁膜 １３ シリコン基板
Claims (2)
- 【請求項１】 スイッチング素子と該スイッチング素
子に接続される電荷蓄積用キャパシタとでメモリセルが
構成される半導体メモリ装置において、上記スイッチン
グ素子の下層に、絶縁層を介して、上記電荷蓄積用キャ
パシタが形成されてなる半導体メモリ装置。 - 【請求項２】 スイッチング素子と該スイッチング素
子に接続される電荷蓄積用キャパシタとでメモリセルが
構成される半導体メモリ装置において、上記スイッチン
グ素子の下層に、絶縁層を介して、上記電荷蓄積用キャ
パシタが形成されると共に、上記電荷蓄積用キャパシタ
を構成するプレート電極に、プレート電源を上記スイッ
チング素子の形成されない面から供給されることを特徴
とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411136A JP2940169B2 (ja) | 1990-12-17 | 1990-12-17 | 半導体メモリ装置 |
| US07/805,967 US6072208A (en) | 1990-12-17 | 1991-12-12 | Dynamic random access memory fabricated with SOI substrate |
| KR1019910022708A KR0176716B1 (ko) | 1990-12-17 | 1991-12-12 | 반도체메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411136A JP2940169B2 (ja) | 1990-12-17 | 1990-12-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216667A true JPH04216667A (ja) | 1992-08-06 |
| JP2940169B2 JP2940169B2 (ja) | 1999-08-25 |
Family
ID=18520182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411136A Expired - Lifetime JP2940169B2 (ja) | 1990-12-17 | 1990-12-17 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072208A (ja) |
| JP (1) | JP2940169B2 (ja) |
| KR (1) | KR0176716B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606758A1 (en) * | 1992-12-30 | 1994-07-20 | Samsung Electronics Co., Ltd. | SOI transistor DRAM device and method of producing the same |
| KR100282216B1 (ko) * | 1998-01-15 | 2001-02-15 | 윤종용 | 소이 디램 및 그의 제조 방법 |
| US6242298B1 (en) | 1997-08-29 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
| US6294834B1 (en) * | 2000-01-21 | 2001-09-25 | United Microelectronics Corp. | Structure of combined passive elements and logic circuit on a silicon on insulator wafer |
| JP2004508714A (ja) * | 2000-08-31 | 2004-03-18 | マイクロン・テクノロジー・インコーポレーテッド | 二階層デジタル線を有する絶縁体上シリコン（ｓｏｉ）基板に製造されたｄｒａｍ |
| KR100450788B1 (ko) * | 1997-10-10 | 2004-12-08 | 삼성전자주식회사 | 단결정실리콘박막트랜지스터강유전체랜덤액세스메모리제조방법 |
| US7199054B2 (en) | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| JP2017046006A (ja) * | 2011-07-22 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| KR100360592B1 (ko) * | 1999-12-08 | 2002-11-13 | 동부전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US6278158B1 (en) * | 1999-12-29 | 2001-08-21 | Motorola, Inc. | Voltage variable capacitor with improved C-V linearity |
| US6706608B2 (en) * | 2001-02-28 | 2004-03-16 | Micron Technology, Inc. | Memory cell capacitors having an over/under configuration |
| JP2010050374A (ja) * | 2008-08-25 | 2010-03-04 | Seiko Instruments Inc | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142949A (ja) * | 1984-08-07 | 1986-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6344755A (ja) * | 1987-08-10 | 1988-02-25 | Chiyou Lsi Gijutsu Kenkyu Kumiai | 半導体集積回路装置 |
-
1990
- 1990-12-17 JP JP2411136A patent/JP2940169B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-12 KR KR1019910022708A patent/KR0176716B1/ko not_active IP Right Cessation
- 1991-12-12 US US07/805,967 patent/US6072208A/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606758A1 (en) * | 1992-12-30 | 1994-07-20 | Samsung Electronics Co., Ltd. | SOI transistor DRAM device and method of producing the same |
| US7199054B2 (en) | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US6242298B1 (en) | 1997-08-29 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
| KR100450788B1 (ko) * | 1997-10-10 | 2004-12-08 | 삼성전자주식회사 | 단결정실리콘박막트랜지스터강유전체랜덤액세스메모리제조방법 |
| KR100282216B1 (ko) * | 1998-01-15 | 2001-02-15 | 윤종용 | 소이 디램 및 그의 제조 방법 |
| US6294834B1 (en) * | 2000-01-21 | 2001-09-25 | United Microelectronics Corp. | Structure of combined passive elements and logic circuit on a silicon on insulator wafer |
| JP2004508714A (ja) * | 2000-08-31 | 2004-03-18 | マイクロン・テクノロジー・インコーポレーテッド | 二階層デジタル線を有する絶縁体上シリコン（ｓｏｉ）基板に製造されたｄｒａｍ |
| JP4918959B2 (ja) * | 2000-08-31 | 2012-04-18 | マイクロン テクノロジー， インク． | 二階層デジット線を有する絶縁体上シリコン（ｓｏｉ）基板に製造されたｄｒａｍ、ｄｒａｍアレイ、およびその製造方法 |
| JP2017046006A (ja) * | 2011-07-22 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10157939B2 (en) | 2011-07-22 | 2018-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory cell which includes transistor and capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0176716B1 (ko) | 1999-03-20 |
| US6072208A (en) | 2000-06-06 |
| KR920013713A (ko) | 1992-07-29 |
| JP2940169B2 (ja) | 1999-08-25 |
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