KR0123260B1 - 스택형 커패시터를 갖는 반도체 장치와 그의 제조방법 - Google Patents

스택형 커패시터를 갖는 반도체 장치와 그의 제조방법

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KR0123260B1
KR0123260B1 KR1019930004489A KR930004489A KR0123260B1 KR 0123260 B1 KR0123260 B1 KR 0123260B1 KR 1019930004489 A KR1019930004489 A KR 1019930004489A KR 930004489 A KR930004489 A KR 930004489A KR 0123260 B1 KR0123260 B1 KR 0123260B1
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electrode layer
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아쭈꼬 가와이
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시기 모리야
미쓰비시뎅끼가부시끼가이샤
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Abstract

반도체 장치의 고집적화에 따라 소자가 더욱 미세화된 경우에도 데이터의 안정된 저장을 유지하기에 충분한 용량의 커패시터를 제공하는 DRAM에 관한 것이다.
DRAM은 상층과 하층에 형성된 커패시터, 상부 전극과, 커패시터 상층의 하층을 에워싸도록 형성된 커패시터 하부 전극과, 커패시터 하부 전극의 상면과 양측면을 덮도록 형성된 커패시터 상층의 상층을 포함한다.
따라서, 커패시터 용량은 종래의 것과 동일 평면적에서 종래의 것과 비교해 볼 때 크게 증가된다.

Description

스택형 커패시터를 갖는 반도체 장치와 그의 제조방법
제1도는 본 발명의 제1실시예에 따른 스택형 커패시터를 가지는 DRAM을 나타낸 단면도.
제2도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제1단계를 설명하는 단면도.
제3도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제2단계를 설명하는 단면도.
제4도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제3단계를 설명하는 단면도.
제5도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제4단계를 설명하는 단면도.
제6도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제5단계를 설명하는 단면도.
제7도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제6단계를 설명하는 단면도.
제8도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제7단계를 설명하는 단면도.
제9도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제8단계를 설명하는 단면도.
제10도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제9단계를 설명하는 단면도.
제11도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제10단계를 설명하는 단면도.
제12도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제11단계를 설명하는 단면도.
제13도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제12단계를 설명하는 단면도.
제14도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제13단계를 설명하는 단면도.
제15도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제14단계를 설명하는 단면도.
제16도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제15단계를 설명하는 단면도.
제17도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제16단계를 설명하는 단면도.
제18도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제17단계를 설명하는 단면도.
제19도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제18단계를 설명하는 단면도.
제20도는 제1도에 나타낸 제1실시예에 따른 DRAM의 제조과정의 제19단계를 설명하는 단면도.
제21도는 본 발명의 제2실시예에 따른 스택형 커패시터를 포함하는 DRAM의 구조를 나타낸 단면도.
제22도는 제21도에 나타낸 제2실시예에 따른 제조과정의 제1단계를 설명하는 단면도.
제23도는 제21도에 나타낸 제2실시예에 따른 제조과정의 제2단계를 설명하는 단면도.
제24도는 제21도에 나타낸 제2실시예에 따른 제조과정의 제3단계를 설명하는 단면도.
제25도는 제21도에 나타낸 제2실시예에 따른 제조과정의 제4단계를 설명하는 단면도.
제26도는 제21도에 나타낸 제2실시예에 따른 제조과정의 제5단계를 설명하는 단면도.
제27도는 제21도에 나타낸 제2실시예에 따른 제조과정의 제6단계를 설명하는 단면도.
제28도는 본 발명의 제3실시예에 따른 스택형 커패시터를 포함하는 DRAM의 단면도.
제29도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제1단계를 설명하는 단면도.
제30도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제2단계를 설명하는 단면도.
제31도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제3단계를 설명하는 단면도.
제32도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제4단계를 설명하는 단면도.
제33도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제5단계를 설명하는 단면도.
제34도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제6단계를 설명하는 단면도.
제35도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제7단계를 설명하는 단면도.
제36도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제8단계를 설명하는 단면도.
제37도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제9단계를 설명하는 단면도.
제38도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제10단계를 설명하는 단면도.
제39도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제11단계를 설명하는 단면도.
제40도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제12단계를 설명하는 단면도.
제41도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제13단계를 설명하는 단면도.
제42도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제14단계를 설명하는 단면도.
제43도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제15단계를 설명하는 단면도.
제44도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제16단계를 설명하는 단면도.
제45도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제17단계를 설명하는 단면도.
제46도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제18단계를 설명하는 단면도.
제47도는 제28도에서 나타낸 제3실시예에 따른 DRAM의 제조과정의 제19단계를 설명하는 단면도.
제48도는 본 발명의 제4실시예에 따른 스택형 커패시터를 포함하는 DRAM의 구조를 나타낸 단면도.
제49도는 제48도에 나타낸 제4실시예에 따른 DRAM의 제조과정의 제1단계를 설명하는 단면도.
제50도는 제48도에 나타낸 제4실시예에 따른 DRAM의 제조과정의 제2단계를 설명하는 단면도.
제51도는 제48도에 나타낸 제4실시예에 따른 DRAM의 제조과정의 제3단계를 설명하는 단면도.
제52도는 제48도에 나타낸 제4실시예에 따른 DRAM의 제조과정의 제4단계를 설명하는 단면도.
제53도는 제48도에 나타낸 제4실시예에 따른 DRAM의 제조과정의 제5단계를 설명하는 단면도.
제54도는 제48도에 나타낸 제4실시예에 따른 DRAM의 제조과정의 제6단계를 설명하는 단면도.
제55도는 본 발명의 제5실시예에 따른 스택형 커패시터를 포함하는 DRAM을 나타낸 단면도.
제56도는 제55도에 나타낸 제5실시예에 따른 DRAM의 제조과정의 제1단계를 설명하는 단면도.
제57도는 제55도에 나타낸 제5실시예에 따른 DRAM의 제조과정의 제2단계를 설명하는 단면도.
제58도는 제55도에 나타낸 제5실시예에 따른 DRAM의 제조과정의 제3단계를 설명하는 단면도.
제59도는 제55도에 나타낸 제5실시예에 따른 DRAM의 제조과정의 제4단계를 설명하는 단면도.
제60도는 제55도에 나타낸 제5실시예에 따른 DRAM의 제조과정의 제5단계를 설명하는 단면도.
제61도는 본 발명의 제6실시예에 따른 스택형 커패시터를 포함하는 DRAM의 구조를 나타낸 단면도.
제62도는 제61도에 나타낸 제6실시예에 따른 DRAM의 제조과정의 제1단계를 설명하는 단면도.
제63도는 제61도에 나타낸 제6실시예에 따른 DRAM의 제조과정의 제2단계를 설명하는 단면도.
제64도는 제61도에 나타낸 제6실시예에 따른 DRAM의 제조과정의 제3단계를 설명하는 단면도.
제65도는 제61도에 나타낸 제6실시예에 따른 DRAM의 제조과정의 제4단계를 설명하는 단면도.
제66도는 제61도에 나타낸 제6실시예에 따른 DRAM의 제조과정의 제5단계를 설명하는 단면도.
제67도는 제61도에 나타낸 제6실시예에 따른 DRAM의 제조과정의 제6단계를 설명하는 단면도.
제68도는 일반적인 DRAM의 구조를 나타낸 불록도.
제69도는 스택형 커패시터를 포함하는 종래의 DRAM을 나타낸 단면도.
제70도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제1단계를 설명하는 단면도.
제71도는 제69도에서 나타낸 종래의 DRAM의 제조 과정의 제2단계를 설명하는 단면도.
제72도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제3단계를 설명하는 단면도.
제73도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제4단계를 설명하는 단면도.
제74도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제5단계를 설명하는 단면도.
제75도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제6단계를 설명하는 단면도.
제76도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제7단계를 설명하는 단면도.
제77도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제8단계를 설명하는 단면도.
제78도는 제69도에서 나타낸 종래의 DRAM의 제조과정의 제9단계를 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : 필드산화막
3a,3b : 소오스/드레인 영역 4 : 게이트 산화막
5 : 게이트 전극 6 : 층간 절연막
7 : 커패시터 하부 전극 8 : 커패시터 절연막
9 : 커패시터 상부 전극 10 : 층간 절연막
11 : 비트선 12 : 층간 절연막
13 : 알루미늄 배선 14 : 채널 영역
본 발명은 일반적으로는 반도체 장치와 그 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)의 구조 및 그 제조 방법에 관한 것이다.
종래에는, 반도체 기억장치에 대한 수요가 정보 기기의 광범위한 사용에 따라 급속하게 확대되었다.
더욱더 대규모 기억 용량과 고속 동작이 가능한 장치에 대한 수요가 생겼다.
따라서 반도체 장치에 대한 최근의 개발은 고집적화, 고속 응답성, 고 신뢰성과 관련된 것이다.
다양한 반도체 기억장치중, DRAM은 기억정보의 랜덤(random) 입력 및 출력이 가능한 것으로 잘 알려져 있다.
DRAM은 일반적으로 복수의 기억정보가 축적되는 메모리 셀 어레이부와, 외부 입출력용 주변 회로를 포함한다.
제68도는 일반적인 DRAM의 구성을 나타내는 블록도이다.
제68도는 참조하면, DRAM(150)은 기억정보의 데이터 신호를 축적하기 위한 메모리 셀 어레이(151)와, 단위 기억 회로를 구성하는 메모리 셀을 선택하기 위한 외부 어드레스 신호를 받아 들이는 로우 앤드 칼럼 어드레스 버퍼(152)와, 그 어드레스 신호를 해독함으로써 메모리 셀을 지정하기 위한 로우(Low) 디코더(153) 및 칼럼(Colum) 디코더(154)와, 지정된 메모리 셀에 축적된 신호를 증폭하여 읽어내기 위한 센스 리프레쉬 증폭기(155)와, 입출력 데이터용 데이터 인(in)버퍼(156) 및 데이터 아웃(out)버퍼(157)와, 클럭 신호를 발생하기 위한 클럭 제너레이터(158)를 가지고 있다.
반도체 칩상에서 큰 면적을 점유하고 있는 메모리 셀 어레이(151)는, 단위 기억정보를 축적하기 위하여 매트릭스에 복수의 메모리 셀을 가지고 있다.
더욱 상세하게는, 메모리 셀은 대개 MOS 트랜지스터와 이것에 접속된 커패시터로 형성되어 있다.
그러한 구조의 메모리 셀은 1트랜지스터 1커패시터형의 메모리 셀로서 널리 알려져 있다.
그러한 구조의 메모리 셀은 그 단순한 구조로 인하여 메모리 셀 어레이의 집적도를 향상시키는 장점이 있으며, 따라서 큰 용량의 DRAM용으로 널리 사용된다.
DRAM용 메모리 셀은 그 커패시터의 구조에 따라 몇 개의 형으로 구분될 수 있다.
그중에, 스택형 커패시터는 커패시터의 주요 부분을 게이트 전극이나 필드 산화막까지 늘림으로써 커패시터의 전극간의 대향 면적을 증대시켜 커패시터의 용량을 증가시킬 수 있다.
그러한 특징을 가지고 있는 스택형 커패시터는 반도체 장치의 집적화의 증대에 따라 소자가 미세화되는 경우에도 커패시터의 용량을 확보할 수 있다.
그 결과, 반도체 장치의 고집적화에 따라서, 더 많은 스택형 커패시터가 사용되었다.
이러한 커패시터는, 예를 들면 미국 특허공보 USP 4,907,046등에 개시되어 있다.
제69도는 종래의 스택형 커패시터를 포함하는 DRAM 구조의 단면도이다.
제69도를 참조하면, 종래의 DRAM은 P형 실리콘 기판(201)과, P형 실리콘 기판(201)의 주표면상의 소정 영역에 형성된 소자 분리용 필드 산화막(202)과, 필드 산화막(202)에 의해 둘러싸인 활성영역에 채널 영역(114)을 끼우도록 소정 간격을 두고 형성된 소오스/드레인 영역(203a) 및 (203b)과, 채널 영역상에 게이트 산화막(204)을 개재하여 형성된 게이트 전극(205)과, 게이트 전극(205)을 덮도록 형성된 층간 절연막(206)과, 소오스/드레인 영역(203a)에 전기적으로 접속되어 층간 절연막(206)을 개재한 게이트 전극(205)위로 연장되어 형성된 커패시터 하부 전극(207)과, 커패시터 하부 전극(207)을 덮도록 형성된 커패시터 절연막(208)과, 커패시터 절연막(208)을 덮도록 형성된 커패시터 상부 전극(209)과, 소오스/드레인 영역(203b)상에 콘택트 홀(210a)를 가지는 층간 절연막(210)과, 콘택트 홀(210a)내에서 소오스/드레인 영역(203b)에 전기적으로 접속되는 동시에 층간 절연막(210)의 표면을 따라서 연장되도록 형성된 비트선(211)과, 비트선(211)를 덮도록 형성되어 그 표면이 평탄화된 층간 절연막(212)과, 층간 절연막(212)상에 게이트 전극(205)에 대응하도록 형성된 알루미늄 배선(213)을 가지고 있다.
커패시터 하부 전극(207)과 커패시터 상부 전극(209)은 폴리실리콘으로 형성되어 있다. 비트선(211)은 알루미늄막으로 형성되어 있다. 커패시터 절연막(208)은 실리콘 산화막으로 형성되어 있다.
한쌍의 소오스/드레인 영역(203a),(203b) 및 게이트 전극(205)은 메모리 셀의 트랜스퍼 게이트 트랜지스터를 구성한다.
커패시터 하부 전극(207), 커패시터 절연막(208), 커패시터 상부 전극(209)은 데이터 신호에 대응한 전하를 축적하기 위한 스택형 커패시터를 구성하고 있다.
써 넣기 동작으로서는, 데이터 신호에 대응한 전하가 비트선(211)을 통하여 소오스/드레인 영역(203b)에 전달된다.
소정의 전압을 게이트 전극(205)을 인가함으로써 트랜스퍼 게이트 트랜지스터가 턴온된다.
이것에 의해, 소오스/드레인 영역(203b)에 전달된 전하가 채널 영역(214)과 소오스/드레인 영역(203a)을 통하여 또 다시 커패시터 하부 전극(207)에 전달된다.
그 결과, 데이터 신호에 대응하는 전하가 커패시터에 축적된다.
읽기 동작에서는, 게이트 전극(205)에 소정 전압을 인가함으로써 트랜스퍼 게이트 트랜지스터가 턴온된다.
이것에 의해, 커패시터에 축적된 전하가 소오스/드레인 영역(203a)과 채널 영역(214)를 통하여 소오스/드레인 영역(203b)에 전달된다.
소오스/드레인 영역(203b)으로 전달될 전하가 비트선(211)을 통하여 외부로 읽어내어진다.
제70~78도는 제69도에서 나타낸 종래의 DRAM의 제조 과정(제1단계~제9단계)을 설명하는 단면도이다.
제69도를 참조하여 다음에 종래의 DRAM의 제조 과정을 설명한다.
제70도에 나타낸 바와 같이, P형 실리콘 기판(201)의 주 표면상의 소정 영역에 열산화법을 사용하여 소자 분리용 필드 산화막(202)을 형성한다.
게이트 산화막층(도시하지 않음)은 열산화법을 사용하여 형성되며, 폴리실리콘층(도시하지 않음)은 CVD(chemical vapor deposition)법에 의하여 게이트 산화막상에 형성된다.
게이트 산화막(204)과 게이트 전극(205)은 사진제판기술 및 에칭 기술을 사용하여 형성된다.
소오스/드레인 영역(203a),(203b)은 게이트 전극(205)을 마스크로 사용하여 이온주입함으로써 형성된다.
게이트 전극(205)을 덮는 층간 절연막(206)은 CVD법 등을 사용함으로써 형성된다.
제71도에 나타낸 바와 같이, 폴리실리콘층(207a)은 전 표면에 CVD법을 사용함으로써 형성된다.
다음에 제72도에 나타낸 바와 같이, 사진제판기술 및 에칭기술을 사용하여 폴리실리콘층(270a)(제71도 참조)을 패터닝하여 커패시터 하부 전극(207)이 형성된다.
다음에 제73도에 나타낸 바와 같이, 실리콘 산화막(커패시터 절연막)(208)은 열산화법을 사용하여 커패시터 하부 전극(207)상에 형성된다.
다음에 제74도에 나타낸 바와 같이, 폴리실리콘층(209a)은 CVD법에 의하여 형성된다.
제75도에 나타낸 바와 같이, 사진제판기술 및 에칭기술을 사용하여 폴리실리콘층(209a)이 커패시터 상부전극(209)으로 패턴되어 형성된다.
제76도에 나타낸 바와 같이, 층간 절연막(210)은 CVD법에 의하여 형성된다.
그 다음 제77도에서 나타낸 바와 같이, 사진제판기술 및 에칭기술을 사용하여 콘택트 홀(210a)이 층간 절연막에 형성된다.
이것에 의해, 소오스/드레인 영역(203b)의 표면이 노출된다.
제78도에 나타낸 바와 같이, 비트선이 되는 알루미늄막은 스패터링법을 사용하여 소오스/드레인 영역(203b)에 전기적으로 접속하도록 형성된다.
끝으로 제69도에 나타낸 바와 같이, 비트선(211)상에 층간 절연막(212)이 형성된다.
층간 절연막(212)의 표면은 리플로우법(reflow)에 의하여 평탄화 된다.
그 후, 층간 절연막(212)상에 게이트 전극(205)에 대응하는 알루미늄 배선(213)이 형성된다.
이와 같이 하여, 종래의 스택형 커패시터를 가지는 DRAM이 완성된다.
상기 설명한 바와 같이, 종래에는, 반도체 장치의 집적화에 따라서 소자가 미세화된 경우에도, 일정한 커패시터 용량을 확보하기 위하여 제69도에 나타낸 구조를 가지는 스택형 커패시터가 사용되고 있다.
제69도의 구조는, 그러나, 소자가 더욱 미세화되는 경우 일정한 커패시터 용량을 확보하는 것이 어렵다.
상세히 말하면, 소자가 더욱 미세화되면, 제69도에 나타낸 구조에서는, 커패시터 하부 전극(207)과 커패시터 상부 전극(209)의 대향 면적이 감소한다.
그러므로 커패시터의 용량이 감소하여 소자가 더욱 미세화 될 경우 데이터의 안정한 기억 보전을 위하여 충분한 용량의 커패시터를 확보하는 것이 곤란하다.
본 발명은 상기와 같은 과제를 해결하기 위해서 이루어진 것이다.
본 발명의 일 목적은 반도체 장치에 있어서, 소자가 더욱 미세화된 경우에도 데이터의 안정된 저장을 위하여 충분한 용량의 커패시터를 확보하는 것이다.
본 발명의 다른 목적은, 종래의 스택 커패시터와 동일한 평면적에서 커패시터 하부 전극과 커패시터 상부 전극과의 대향 면적을 증가시키는 것이다.
본 발명의 또 다른 목적은, 반도체 장치의 제조 방법에 있어서, 소자가 더욱 미세화된 경우에도, 데이터의 안정된 기억 보전을 위하여 충분한 용량의 커패시터를 가지는 반도체 장치를 쉽게 제조하는 것이다.
본 발명의 하나의 특징은, 반도체 장치가 상층과 하층을 가지며 상층과 하층이 접속된 커패시터 상부 전극과, 커패시터 상부 전극의 하층을 둘러싸도록 형성된 커패시터 하부 전극과, 커패시터 상부 전극과 커패시터 하부 전극 사이에 개재된(끼워진) 커패시터 절연막을 가지는 것이다.
커패시터 상부 전극의 상층은 커패시터 하부 전극의 상면 및 양측면을 덮도록 형성되어 있다.
그리고, 하부 전극은 상부 전극의 하층을 둘러싸도록 형성되고, 상부 전극의 상층은 커패시터 하부 전극의 상면과 양측면을 덮도록 형성된다.
이렇게 하여 매우 증가된 용량의 커패시터가 상기 커패시터 상부 전극의 하층의 외벽부에 위치하는 커패시터 절연막과 커패시터 하부 전극의 상면과 양측면에 의하여 종래의 것과 동일한 평면적으로 제공된다.
본 발명의 다른 특징에 의하면, 반도체 장치의 제조 방법은 제1전극층을 형성하는 공정과, 제1전극층상에 제1커패시터 절연층을 형성하는 공정과, 제1전극층의 상기 소정 부분의 상방에 위치하는 제1커패시터 층간 절연층상에 제2전극층을 형성하는 공정과, 제1전극층에 전기적으로 접속하는 동시에 제2전극층의 소정 부분의 상방에 위치하는 제2커패시터 절연층상에 제3전극층을 형성하는 공정과, 제1전극층의 양측벽 부분과 제3전극층을 덮도록 제3커패시터 절연층을 형성하는 공정과, 제2커패시터 절연층중 그 상방에 제3전극층이 형성되어 있지 않은 영역의 소정 부분을 제거하는 공정과, 제거된 제2커패시터 절연층 부분 아래에 위치하는 제2전극층에 전기적으로 접속되는 동시에 제3커패시터 절연층을 덮도록 제4전극층을 형성하는 공정을 포함한다.
작동시에는, 제1커패시터 절연층이 제1전극층에 형성되고, 제2전극층은 제1전극층의 소정 부분의 상방에 위치하는 제1커패시터 절연층상에 형성되고, 제2커패시터 절연층은 제2전극층을 덮도록 형성되고, 제1전극층의 표면의 소정 부분은 제2전극층이 형성되어 있지 않은 제2커패시터의 소정영역을 제거함으로써 노출되고, 제3전극층은 그 노출된 제1전극층에 전기적으로 접속되는 동시에 제2전극층의 소정 부분의 상방에 위치하는 제2커패시터 절연층상에 형성되고, 제3커패시터 절연층은 제1전극층의 양측벽 부분과 제3전극층을 덮도록 형성되고, 제2커패시터 절연층중 그 상방에 제3전극층이 형성되어 있지 않은 영역의 소정 부분이 제거되고, 제4전극층은 제거된 제2커패시터 절연층 부분 밑에 위치하는 제2전극층에 전기적으로 접속되는 동시에 제3커패시터 절연층을 덮도록 형성되고, 상기 제1전극층과 제3전극층은 커패시터 하부 전극을 구성하며, 상기 제2전극층과 제4전극층은 커패시터 상부 전극을 구성하며, 그 커패시터 하부 전극과 커패시터 상부 전극의 사이에 개재된 제1커패시터 절연층, 제2커패시터 절연층 및 제3커패시터 절연층에 의해 커패시터 용량이 종래와 동일 평면적으로 현저하게 증가된다.
후자의 특징에 따른 반도체 장치의 제조 방법에 따르면, 제1,2,3,4전극층과, 제1,2,3절연층은 종래의 제조 공정을 반복함으로써 형성되며, 따라서 본 발명에 따른 반도체 장치는 쉽게 제공될 수 있다.
이하 본 발명의 실시예를 도면에 의거하여 설명한다.
제1도에 의하면, 제1실시예에 의한 DRAM은 P형 실리콘 기판(1)과, P형 실리콘 기판(1)의 주표면상의 소정 부분에 소자 분리용으로 형성된 필드 산화막(2)과, 필드 산화막(2)에 의해 둘러싸인 활성영역에 채널영역(14)을 끼우도록 소정의 간격을 두고 형성된 소오스/드레인 영역(3a),(3b)과, 채널 영역(14)상에 게이트 산화막(4)을 개재하여 형성된 게이트 전극(5)과, 게이트 전극(5)을 덮도록 형성된 층간 절연막(6)과, 소오스/드레인 영역(3a)에 전기적으로 접속된 커패시터 하부 전극(7a),(7b)과, 커패시터 하부 전극(7)의 표면상을 따라 형성된 커패시터 절연막(8a),(8b),(8c)과, 커패시터 절연막(8)의 표면상에 형성된 커패시터 상부 전극(9a),(9b)과, 커패시터 상부 전극(9)을 덮도록 형성되고 소오스/드레인 영역(3b)상에 콘택트 홀(10a)를 가지는 층간 절연막(10)과, 콘택트 홀(10a)에서 소오스/드레인 영역(3b)에 전기적으로 접속되는 동시에, 층간 절연막(10)의 표면상을 따라 연장되도록 형성된 비트선(11)과, 전면을 덮도록 형성하고, 그 표면이 평탄화된 층간 절연막(12)과, 층간 절연막(12)상에 형성되고 게이트 전극(5)에 대응하는 알루미늄 배선(13)을 구비하고 있다.
소오스/드레인 영역(3a),(3b) 및 게이트 전극(5)은 메모리 셀의 트랜스퍼 게이트 트랜지스터를 구성하고 있다. 커패시터 하부 전극(7), 커패시터 절연막(8), 커패시터 상부 전극(9)은 데이터 신호에 대응하는 전하 축적용 스택형 커패시터를 구성한다.
커패시터 하부 전극(7)은 폴리실리콘에 의해 형성되며 그 두께는 약 1000Å ~ 2000Å이다.
커패시터 상부 전극(9)은 도우프트 폴리실리콘(doped polysilicon)에 의해 형성되며 그 두께는 약 1000Å~3000Å이다.
커패시터 절연막(8)은 SiO2막으로 형성되며, 그 두께는 약 30Å~200Å이다.
본 실시예에서는, 커패시터 상부 전극(9)과 상층의 커패시터 상부 전극(9a)은 그 중앙부에서 서로 전기적으로 접속되어 있다.
하층의 커패시터 상부 전극(9a)은 P형 실리콘 기판(1)의 주표면을 따라 연장되도록 형성되어 있다.
커패시터 하부 전극(7)은 하층의 커패시터 상부 전극(9a)를 둘러싸도록 형성되어 있다.
더욱 상세히 말하면, 커패시터 하부 전극(7)은 층간 절연막(6)을 통해서 게이트 전극(4)의 상방으로 연장되도록 형성된 하층의 커패시터 하부 전극(7a)과, 하층의 커패시터 하부 전극(7a)에 전기적으로 접속되어 있는 동시에, 하층의 커패시터 상부 전극(9a)의 양측면 및 상명을 덮도록 형성된 상층의 커패시터 하부 전극(7b)으로 형성되어 있다.
또한, 본 실시예에서는, 커패시터 상부 전극(9b)은 커패시터 하부전극(7)의 상면 및 양 측면을 덮도록 형성되어 있다.
상기와 같이, 본 실시예에 따르면, 커패시터 상부 전극(9)은 하층의 상부 전극(9a)과, 상층의 커패시터 하부 전극(9b)으로 형성되어 있고, 그 하층의 상부 전극(9a)을 둘러싸도록 커패시터 하부 전극(7)이 형성되어 있다.
상층의 커패시터 상부 전극(9b)은 하부 전극(7b)의 상면 및 양측벽 부분의 모든 것을 덮도록 형성되어 있다.
이와 같이 구성함으로써, 커패시터 하부 전극(7)과 커패시터 상부 전극(9)의 대향 면적을 제69도에 표시한 종래의 DRAM과 동일 평면적에서 약 2배로 할 수 있고, 그 결과 커패시터 용량의 2배가 된다.
따라서, 반도체 장치의 고집적화에 따라서 소자가 더 미세화된 경우에는, 저장된 데이터의 안전한 유지에 충분한 커패시터 용량이 확보될 수 있다.
제1도 및 제2~20도를 참조하여 다음에 제1실시예에 따른 DRAM의 제조과정을 설명한다.
제2도에 나타낸 바와 같이, 필드 산화막(2)이 열산화법에 의하여 P형 실리콘 기판(1)의 주 표면상의 소정 영역에 형성된다.
그 후, 제3도에서 나타낸 바와 같이, 게이트 산화막층(도시하지 않음)이 열산하법에 의하여 형성된 후, 폴리실리콘으로 형성된 게이트 전극(도시하지 않음)이 CVD법에 의하여 형성된다.
산화막층(도시하지 않음)이 게이트 전극층상에 형성된다.
사진제판기술과 에칭기술을 사용하여 패터닝함으로써, 게이트 산화막(4), 게이트 전극(5), 산화막(5a)이 형성된다.
게이트 전극(5) 및 산화막(6a)을 마스크로 하여, 40~50KeV, 3×103atoms/cm2의 조건하에서 경사회전 이온주입을 함으로써 소오스/드레인 영역(3a) 및 (3b)을 형성한다.
제4도에 나타낸 바와 같이, 전면에 산화막층(6b)을 형성한 후, 이방성 에칭함으로써 제5도에 나타낸 것과 같은 측벽산화막(6b)이 형성된다.
다음에, 제6도에 나타낸 바와 같이, 약 1000~2000Å의 두께를 가지는 커패시터 하부 전극을 구성하는 폴리실리콘층(7a)이 550~650℃에서 CVD법에 의하여 전면에 형성된다.
폴리실리콘층(7a)은 사진제판기술 및 에칭기술을 사용하여 패터닝함으로써, 제7도에 나타낸 것과 같은 커패시터 하부 전극(7a)이 얻어진다.
커패시터 하부 전극(7a)이 표면을 산화함으로써, SiO2막(커패시터 절연층)(8a)이 형성된다.
커패시터 절연층(8a)은 약 30~200Å의 두께를 가지도록 형성된다.
SiO2와 Si3N4로 형성된 2층막도 SiO2막(8a)을 대신하여 사용될 수 있다.
제8도에 나타낸 바와 같이, 약 1000~3000Å 두께의 폴리실리콘층(9a)이 500~650℃의 온도에서 CVD법에 의하여 전면에 형성된 후, 패터닝함으로써 제9도에 나타낸 바와 같은 하층의 커패시터 상부 전극(9a)이 형성된다.
제10도에 나타낸 바와 같이, 하층의 커패시터 상부 전극(9a)이 산화되어, 300~200Å두께의 SiO2막(커패시터 절연막)(8b)을 형성한다.
제11도에 나타낸 바와 같이, 사진제판기술과 에칭기술을 사용하여 커패시터 하부 전극(7a)의 표면을 덮은 커패시터 절연막(8a)중, 그 위에 커패시터 상부 전극(9a)이 형성되어 있지 않은 커패시터 절연막(8a)의 소정 부분을 제거한다.
이것에 의해, 커패시터 하부 전극(7a)의 소정의 표면 부분이 노출된다.
다음, 제12도에 나타낸 바와 같이, 1000~2000Å 두께의 폴리실리콘층(7b)이 550~650℃의 온도에서 CVD법에 의하여 형성된다.
폴리실리콘층(7b)은 커패시터 하부 전극(7a)에 전기적으로 접속되어 있다.
제13도에 나타낸 바와 같이, 사진재판기술과 에칭기술을 사용하여 패터닝함으로써, 폴리실리콘층(7b)이 형성되고, 상층의 커패시터 하부 전극(7b)이 형성된다.
상층의 커패시터 하부 전극(7b)은 하층의 커패시터 상부 전극(9a)의 중앙 부분의 상방에는 형성되지 않도록 패터닝된다.
제14도에 나타낸 바와 같이, 커패시터 하부 전극(7a),(7b)은 약 30~300Å 두께의 SiO2막(커패시터 절연막)(8c)을 형성하도록 산화된다.
제15도에 나타낸 바와 같이, 커패시터 절연막(8b) 중 그 위에 커패시터 하부 전극(7b)이 형성되어 있지 않은 영역의 소정부분은 에칭에 의해 제거한다.
이것에 의해, 하층의 커패시터 상부 전극(9a) 표면의 소정 영역이 노출된다.
제16도에 나타낸 바와 같이, 1000~3000Å두께의 폴리실리콘층(9b)은 550~650℃의 온도에서 CVD법에 의하여 전면에 형성된다.
제17도에 나타낸 바와 같이, 사진제판기술과 에칭기술을 사용하여 폴리실리콘층(9b)을 패터닝함으로써, 상층의 커패시터 상부 전극(9b)을 형성한다.
상층의 커패시터 상부 전극(9b)은 커패시터 하부 전극(7b)의 상면 및 양측벽 부분과 커패시터 하부 전극(7a)의 양측벽 부분을 덮도록 형성된다.
이와 같이해서, 커패시터 하부 전극(7a),(7b)과, 커패시터 상부 전극(9a),(9b)이 형성된다.
더욱 상세하게는, 하층의 커패시터 상부 전극(9a)을 에워 싸도록 하부 전극(7a),(7b)이 형성되는 동시에, 상층의 커패시터 상부 전극(9b)이 커패시터 하부 전극(7b)의 상면 및 측면과 커패시터 하부 전극(7a)의 양방의 측면을 덮도록 형성된다.
다음에 제18도에 나타낸 바와 같이, 전면에 층간 절연막(10)이 형성된다.
제19도에 나타낸 바와 같이, 사진제판기술과 에칭기술에 의하여 층간 절연막(10)의 소오스/드레인 영역(3b)상에 위치하는 영역에 콘택트 홀(10a)이 형성된다.
다음에, 제20도에 나타낸 바와 같이, 폴리실리콘층 또는 폴리실리콘층과 금속실리사이드층의 2중막등으로 형성된 비트선(11)이 형성된다.
마지막으로, 제1도에 나타낸 바와 같이 PSG막 또는 TEOS막으로 된 층간 절연막(12)이 형성된다.
층간 절연막(12)의 표면을 리플로우법 또는 에치백법을 사용하여 평탄화된다.
알루미늄 배선(13)은 서로 소정의 간격으로 게이트 전극(5)에 대응하도록 층간 절연막(12)상에 형성된다.
이것에 의해, 본 발명의 제1실시예에 따른 DRAM이 완성된다.
커패시터 하부 전극(7a),(7b), 커패시터 상부 전극(9a),(9b), 그리고 커패시터 절연막(8a),(8b),(8c)은 종래의 막의 형성방법과 똑같은 과정으로 형성되면, 그러한 종래의 막의 형성방법을 복수외 반복함으로써 쉽게 형성될 수 있다.
제21도를 참조하면, 제2실시예에 따른 DRAM은 P형 실리콘 기판(21)과, P형 실리콘 기판의 주표면상의 소정영역에 형성된 소자 분리용 필드 산화막(22)과, 필드 산화막(22)에 의해 둘러싸인 활성 영역에 의해 채널 영역(36)을 끼우도록 소정의 간격을 두고 형성된 한쌍의 소오스/드레인 영역(23a) 및 (23b)과, 채널 영역(36)상에 게이트 산화막(24)을 통해서 형성된 게이트 전극(25)과, 게이트 전극(25)을 덮도록 형성된 층간 절연막(26)과, 소오스/드레인 영역(23a)에 전기적으로 접속된 커패시터 하부 전극(27a),(27b)과, 커패시터 하부 전극(27)의 표면상에 형성된 커패시터 절연막(28a),(28b),(28c)과, 커패시터 절연막(28)의 표면상에 형성된 커패시터 상부 전극(29a),(29b)과, 소오스/드레인 영역에 전기적으로 접속되어 층간 절연막(26)을 통해서 게이트 전극(25)위까지 연장되어 형성된 폴리실리콘으로 형성된 패드층(32)과, 패드층(32)을 절연하기 위해서 형성된 실리콘 산화막(33)과, 커패시터 하부 전극(27)과, 커패시터 상부 전극(29)과, 커패시터 상부 전극(29)을 덮도록 형성되어 패드층(32)에 콘택트 홀(30a)을 가지는 층간 절연막(30)과 콘택트 홀(30a)내에서 패드층(32)에 전기적으로 접속되는 동시에, 층간 절연막(30)의 표면상을 따라서 연장되도록 형성된 폴리실리콘층 또는, 폴리실리콘층과 금속실리사이드층의 2층막 등으로 된 비트선(31)과, 전면을 덮도록 형성되어 그 표면이 평탄화된 층간 절연막(34)과, 층간 절연막(34)상에 게이트 전극(25)에 대응하도록 소정의 간격을 두고 형성된 알루미늄 배선(35)을 구비한 것이다.
소오스/드레인 영역(23a),(23b)과, 게이트 전극(25)은 메모리 셀의 트랜스퍼 게이트 트랜지스터를 구성한다.
커패시터 하부 전극(27), 커패시터 절연막(28), 커패시터 상부 전극(29)은 데이터 신호에 대응하는 전하를 축적하기 위한 커패시터를 구성한다.
커패시터 하부 전극(27a),(27b)은 1000~2000Å의 두께를 가지도록 형성된다.
커패시터 절연막(28a),(28b),(28c)은 각각 30~200Å의 두께를 가지도록 형성된다.
커패시터 상부 전극(29a),(29b)은 각각 1000~3000Å의 두께를 가지도록 형성된다.
커패시터 하부 전극(27)과 커패시터 상부 전극(29)은 모두 폴리실리콘층으로 형성된다.
제2실시예에 따르면, 제1도에 나타낸 제1실시예와 같이 하층의 커패시터 상부 전극(29a)이 P형 실리콘기판(21)의 주표면의 방향으로 연장하도록 형성되어 있다.
하층의 커패시터 상부 전극(29a)과 상층의 커패시터 상부 전극(29b)은 중앙부분에서 전기적으로 접속되어 있다.
하층의 커패시터 상부 전극(29a)은 커패시터 하부 전극(27)(27a,27b)에 의해 둘러싸이도록 형성되어 있다. 상층의 커패시터 상부 전극(29b)은 커패시터 하부 전극(27b)의 상면 및 양 측벽부분과 커패시터 하부 전극(27a)의 양 측벽부분을 덮도록 형성되어 있다.
제2실시예에서는 제1도에 나타낸 제1실시예와는 달리, 비트선(31)과 소오스/드레인 영역(23b)과의 사이에 패드층(32)을 개재시킨다. 이 패드층(32)의 단부를 덮도록 실리콘 산화막(33)을 형성한다.
이것에 의해 커패시터 하부 전극(27a)이 실리콘 산화막(33)에 얹힌 것 같이 형성된다.
결과적으로, 커패시터 하부 전극(27a)에 실리콘 산화막(33)에 대응하는 계단부분이 생겨, 제1도에 나타낸 제1실시예와 비교하여 이 계단 부분의 양 만큼 커패시터 용량이 증가된다.
이 결과, 제2실시예의 구조에서는 제1도에 나타낸 제1실시예의 구조와 비교하여 커패시터 용량을 증가시킬 수 있다. 또 제2실시예에서는 비트선(31)의 접촉부분의 허용범위가 넓어지고 비트선(31)의 계단부분이 감소됨으로서 비트선(31)의 형성이 쉽게 된다.
제21-27도를 참조하여 제2실시예의 DRAM의 제조공정에 관해서 설명한다.
제22도에 나타낸 바와 같이, P형 실리콘 기판(21)의 주표면 상의 소정영역에 열산화법을 사용하여 소자분리를 위한 필드 산화막(22)을 형성한다.
게이트 산화막(24), 게이트 전극(25) 및 게이트 전극(25)상의 산화막(26a)을 형성한다.
그후, 그들을 마스크로 사용하여 이온주입을 행함으로서 소오스/드레인 영역(23a,23b)을 형성한다.
이 이온주입 조건은 경사회전 이온주입법을 사용하여 인(P)을 40-50KeV, 약 3×10³atoms/㎠의 조건하에서 행해진다.
그후, 게이트 전극(25)의 측벽부분에 측벽산화막(26b)이 형성된다. 이것에 의해 게이트 전극(25)을 덮도록 층간 절연막(26a,26b)이 형성된다.
다음에 제23도에 나타낸 바와 같이, CVD법을 이용하여 폴리실리콘층(32a)을 형성한다.
제24도에 나타낸 바와 같이, 사진제판기술 및 에칭기술을 사용하여 폴리실리콘층(32a)(제23도 참조)을 패터닝함으로서 패드층(32)을 형성한다.
제25도에 나타낸 바와 같이, 전면에 실리콘 산화막층(33a)을 형성한다.
다음에 제26도에 나타낸 바와 같이, 사진제판기술 및 에칭기술을 사용하여 실리콘 산화막층(33a)을 패터닝함으로서 패드층(32)의 단부를 덮도록 실리콘 산화막(33)을 형성한다.
이렇게 하여 제6도-제20도에 나타낸 제1실시예의 제조공정과 같은 제조공정을 사용하여 제27도에 나타낸 바와 같은 구조가 얻어진다.
제21도에 나타낸 바와 같이, 층간 절연막(34)을 형성한 후, 알루미늄 배선(35)을 형성함으로서 제2실시예의 DRAM이 완성된다.
제28도를 참조하면, 제3실시예에 의한 DRAM은 P형 실리콘 기판(41)과, P형 실리콘 기판(41)의 표면상의 소정영역에 형성된 소자분리를 위한 필드 산화막(42)과, 필드 산화막(42)에 의해 둘러싸여진 활성영역의 채널 영역(54)을 끼우도록 소정의 간격을 두고 형성된 소오스/드레인 영역(43a,43b)과, 채널 영역(54)상에 게이트 산화막(44)을 통해 형성된 게이트 전극(45)과, 게이트 전극(45)을 덮도록 형성된 층간 절연막(46)과, 소오스/드레인 영역(43a)에 전기적으로 접속된 커패시터 하부 전극(47)(47a,47b,47c)과, 커패시터 하부 전극(47)의 표면상에 형성된 커패시터 절연막(48)(48a,48b,48c,48d)과, 커패시터 절연막(48)의 표면상에 형성된 커패시터 상부 전극(49)(49a,49b)과, 커패시터 상부 전극(49)을 덮도록 형성되어 소오스/드레인 영역(43b)상에 콘택트 홀(50a)을 가지는 층간 절연막(50)과, 콘택트 홀(50a)에서 소오스/드레인 영역(43b)에 전기적으로 접속되는 동시에, 층간 절연막(50)의 표면을 따라 연장되도록 형성된 비트선(51)과, 전면을 덮도록 형성되어 그 표면이 평탄화된 PGS막 또는 TEOS막의 층간 절연막(52)과, 층간 절연막(52)상에 게이트 전극(45)에 대응하도록 형성된 알루미늄 배선(53)을 설치하고 있다.
소오스/드레인 영역(43a,43b)과 게이트 전극(45)이 메모리 셀의 트랜스퍼 게이트 트랜지스터를 구성한다. 커패시터 하부 전극(47)과 커패시터 상부 전극(49)은 둘다 폴리실리콘층으로 형성된다. 커패시터 절연막(48)은 SiO₂막 또는 SiO₂막과 Si₃N₄막과의 다층막에 의해 형성되어 있다.
커패시터 하부 전극(47)은 제1층째의 하부 전극(47a)과, 제2층째의 커패시터 하부 전극(47b)과, 제3층째의 하부 전극(47c)으로 구성되어 있고, 커패시터 상부 전극(49)은 제1층째의 커패시터 상부 전극(49a)과 제2층째의 커패시터 상부 전극(49b)에 의해 형성되어 있다.
제2층째의 커패시터 상부 전극(49b)과 제1층째의 커패시터 상부 전극(49a)은 두 지점에서 전기적으로 접속되어 있다.
커패시터 하부 전극(47)은 P형 실리콘 기판(41)의 주표면에 대해 수직방향으로 연장되는 3개의 부분으로 형성되고, 중앙부분의 커패시터 하부 전극(47)은 P형으로 형성된다. 또 커패시터 하부 전극(47)은 제1층째의 커패시터 상부 전극(49a)을 둘러싸도록 형성되어 있다.
제3실시예에서, 커패시터 하부 전극(47)이 제1,제2 및 제3층째로된 3층 구조로 되어 있으므로, 제1도에 나타낸 제1실시예에 비해 P형 실리콘 기판(41)의 표면으로부터의 높이가 높아진다.
그 결과, 제1도에 나타낸 제1실시예와 비교하여 커패시터 하부 전극(47)과 커패시터 상부 전극(49)의 대향면적을 더 증대시킬 수 있다. 이 결과 제69도에 나타낸 종래의 DRAM과 비교하여 동일 평면적으로 약 3-4배 정도의 커패시터 용량을 얻을 수 있다.
따라서, 제3실시예에 있어서도 반도체 장치의 고집적화에 따라 소자가 더 미세화되었을지라도 데이터의 안정된 기억유지에 필요한 커패시터 용량을 확보할 수 있다. 커패시터 하부 전극(47a,47b,47c)의 각각의 두께는 1000-2000Å 정도이며, 커패시터 상부 전극(49a,49b)의 각각의 층의 두께는 1000-3000Å정도이다.
또, 커패시터 절연막(48a,48b,48c,48d)의 각각의 두께는 30-200Å정도이다.
제28도-제47도를 참조하여 다음에 제3실시예에 따른 DRAM의 제조공정을 설명한다.
제29도를 참조하면, P형 실리콘 기판(41)상에 열산화법을 사용하여 필드 산화막(42)을 형성한다. 게이트 산화막층(도시하지 않음)을 열산화법에 의해 형성한 후, 폴리실리콘으로된 게이트 전극층(도시하지 않음)을 형성한다. 그리고, 그 게이트 전극층상에 산화막층(도시하지 않음)을 형성한다.
사진제판기술과 에칭기술을 사용하여 이 층들을 패터닝함으로서 게이트 산화막(44), 게이트 전극(44) 및 산화막(46a)을 형성한다. 게이트 산화막(44), 게이트 전극(45) 및 산화막(46)을 마스크로하여, 40-50KeV, 약 3×10³atoms/㎠의 조건하에서 경사회전 이온주입을 실행함으로서 소오스/드레인 영역(43a,43b)이 형성된다.
이어서, 전면에 산화막(도시하지 않음)을 형성한 후, 이방성 에칭을 함으로서, 게이트 전극(45a) 및 산화막(46a)의 측벽부분에 측벽산화막(46b)을 형성한다. 이에 의해 산화막(46a) 및 측벽산화막(46b)으로 된 층간 절연막(46)이 형성된다.
제30도에 나타낸 바와 같이, CVD법을 사용하여 550-650℃의 조건하에서 1000-2000Å의 두께를 가지는 폴리실리콘층(제1층째의 커패시터 하부 전극)(47a)이 형성된다.
다음에, 제31도에 나타낸 바와 같이, 열산화법을 사용하여 제1층째의 커패시터 하부 전극(47a)의 표면에 30-200Å의 두께를 가지는 실리콘 산화막(제1층째의 커패시터 절연막)을 형성한다.
제32도에 나타낸 바와 같이, 사진제판기술과 에칭기술을 사용하여 제1층째의 커패시터 절연막(48a)을 패터닝한다.
제33도에 나타낸 바와 같이, CVD법을 사용하여 500-650℃의 조건하에서 1000-2000Å의 두께를 가지는 폴리실리콘층(커패시터 하부 전극)(47b)을 형성한다.
이어서, 제34도에 나타낸 바와 같이, 사진제판기술과 에칭기술을 사용하여 제1층째의 커패시터 절연막(48a)상에 위치하는 제2층째의 커패시터 하부 전극(47b)을 제거한다.
다음, 제35도에 나타낸 바와 같이, 2층째의 커패시터 하부 전극(47b)의 표면을 열산화법에 의해 산화함으로서, 30-200Å의 두께를 가지는 실리콘 산화막(제2층째의 커패시터 절연막)을 형성한다.
이에 의해 제1층째의 커패시터 절연막(48a)과 제2층째의 커패시터 절연막(48b)이 접속된다.
이어서, 제36도에 나타낸 바와 같이, CVD법을 사용하여 550-650℃의 조건에서 1000-3000Å의 두께를 가지는 폴리실리콘층(일층째의 커패시터 상부 전극)(49a)을 형성한다.
제37도에 나타낸 바와 같이, 사진제판기술과 에칭기술을 사용하여 제1층째의 커패시터 상부 전극(49a)을 소정의 형식으로 패터닝한다.
구체적으로 제1층째의 커패시터 상부 전극(49a)중 제2층째의 커패시터 하부 전극(47b)의 상방에 위치하는 영역의 소정부분을 제거한다.
다음, 제38도에 나타낸 바와 같이, 열산화법을 사용하에 제1층째에 커패시터 상부 전극(48c)의 표면에 30-200Å의 두께를 가지는 실리콘 산화막(제3층째의 커패시터 절연막)(48c)을 형성한다.
다음에, 제39도에 나타낸 바와 같이, 제1층째의 커패시터 상부 전극(49a)의 주변에 위치하는 제2층째의 커패시터 절연막(48b)을 제거한다.
이어서, 제40도에 나타낸 바와 같이, CVD법을 사용하여 550-650℃의 조건하에서 1000-2000Å의 두께를 가지는 폴리실리콘층(제3층째의 커패시터 하부 전극)(47c)을 형성한다.
다음, 제41도에 나타낸 바와 같이, 제1층째의 커패시터 상부 전극(49a)의 3층째의 커패시터 하부 전극(47c)의 일부를 제거하고, 제1층째의 커패시터 하부 전극(47a)과, 제2층째의 커패시터 하부 전극(47b)과, 제3층째의 커패시터 하부 전극(47c)이 적층되어 있는 부분의 일부를 제거한다.
이에 의해, 제1층째의 커패시터 하부 전극(47a)과 제2층째의 커패시터 하부 전극(47b)과 제3층째의 커패시터 하부 전극(47c)으로 된 커패시터 하부 전극(47)이 형성된다.
다음에 제42도에 나타낸 바와 같이, 제1층째의 커패시터 하부 전극(47a), 제2층째의 커패시터 하부 전극(47b), 제3층째의 커패시터 하부 전극(47c)의 표면상에 30-200Å의 두께를 가지는 실리콘 산화막으로 된 제4층째의 커패시터 절연막(48d)을 형성한다.
이어서, 제43도에 나타낸 바와 같이, 제1층째의 커패시터 상부 전극(47a)상에 커패시터 하부 전극(47c)에 의해 남겨진 부분에 위치하는 제3층째의 커패시터 절연막(47c)을 제거한다.
제44도에 나타낸 바와 같이, CVD법을 사용하여 550-650℃의 조건하에서 전면에 1000-3000Å의 두께를 가지는 폴리실리콘층(제2층째의 커패시터 상부 전극)(49B)을 형성한다.
이에 의해, 제1층째의 커패시터 상부 전극(49a)과 제2층째의 커패시터 상부 전극(49b)으로 된 커패시터 상부 전극(49)이 형성된다.
이어서, 제45도에 나타낸 바와 같이, 전면에 층간 절연막(10)을 형성한다.
다음, 제46도에 나타낸 바와 같이, 소오스/드레인 영역(43b)상에 위치하는 층간 절연막(50)에 콘택트 홀(50a)을 형성한다.
이어서, 제47도에 나타낸 바와 같이, 콘택트 홀(50a)내에서 소오스/드레인 영역(43b)에 전기적으로 접속되고 층간 절연막(50)의 표면을 따라서 연장하도록 형성된 비트선을 형성한다.
마지막으로, 제28도에 나타낸 바와 같이, 비트선(51)을 덮도록 층간 절연막(52)을 형성한다. 층간 절연막(52)의 표면을 리플로우법 또는 에치백법을 사용하여 평탄화한다.
그 평탄화된 층간 절연막(52)의 표면상에 게이트 전극(45)에 대응시켜 알루미늄 배선(53)을 형성한다. 이에 의해, 제3실시예의 DRAM이 완성된다.
제48도를 참조하면, 이 제1실시예의 DRAM은 P형 실리콘 기판(61)과, P형 실리콘 기판(61)의 주표면상의 소정 영역에 형성된 소자분리를 위한 필드 산화막(62)과, 필드 산화막(62)에 의해 둘러싸인 활성영역에 채널 영역(76)을 끼우도록 소정의 간격을 두고 형성된 한쌍의 소오스/드레인 영역(63a,63b)과, 채널 영역(76)상에 게이트 산화막(64)을 개재하여 형성된 게이트 전극(65)과, 게이트 전극(65)을 덮도록 형성된 층간 절연막(66), 소오스/드레인 영역(63a)에 전기적으로 접속된 커패시터 하부 전극(67)(67a,67b,67c)과, 커패시터 하부 전극(67)의 표면상에 형성된 커패시터 절연막(68)(68a,68b,68c,68d)과, 커패시터 절연막(68)의 표면상에 형성된 커패시터 상부 전극(69)(69a,69b)과, 소오스/드레인 영역(63b)에 전기적으로 접속되어, 층간 절연막(66)을 통해 게이트 전극(65)의 상방까지 연장되어 형성된 패드층(72)과, 게이트 전극(65)의 상방에 위치하는 패드층(72)의 단부를 덮는 동시에 패드층과 커패시터 하부 전극(67) 및 커패시터 상부 전극(69)을 절연하기 위한 실리콘 산화막(73)과, 커패시터 상부 전극(69)을 덮도록 형성되어, 패드층(72)상에 콘택트 홀(70a)을 가지는 층간 절연막(70)과, 콘택트 홀(70a)내의 패드층(72)에 전기적으로 접속되고 층간 절연막(70)의 표면을 따라 연장하는 비트선(71)과, 비트선(71)을 덮도록 형성되어 그 표면이 평탄화된 PSG막 또는 TEOS막으로 된 층간 절연막(74)과, 층간 절연막(74)상에 게이트 전극(65)에 대응하여 형성된 알루미늄 배선(75)을 구비하고 있다.
소오스/드레인 영역(63a,63b) 및 게이트 전극(65)에 의해 메모리 셀의 트랜스퍼 게이트 트랜지스터가 구성되어 있다.
제4실시예의 커패시터는 제28도에 나타낸 제3실시예의 커패시터와 기본적으로는 같은 구조를 가지고 있다. 그러나, 이 제4실시예에서는 비트선(71)과 소오스/드레인 영역(63b)사이에 패드층(72)을 개재시키고 있다. 또한, 패드층(72)과, 커패시터 하부 전극(67) 및 커패시터 상부 전극(69)사이에 실리콘 산화막(73)을 개재하고 있다.
이에 의해, 제4실시예에서는 실리콘 산화막(73)의 계단 부분에 대응하는 양만큼 커패시터 하부 전극(67)과 커패시터 상부 전극(69)사이의 대향면적이 증가한다.
이 결과, 제4실시예의 커패시터 용량은 제28도에 나타낸 제3실시예와 비교하여 실리콘 산화막(73)의 단차분만 증가한다. 결국 제69도에 나타낸 종래의 DRAM과 비교하여 동일 평면적에서 약 3-4배 정도 커패시터 용량이 증가한다.
이에 따라 반도체 장치의 고집적화에 따라 소자가 더욱 미소화된 경우에도 데이터의 기록유지에 충분한 커패시터 용량을 확보할 수 있다. 또, 제4실시예에서는, 비트선(71)과 소오스/드레인 영역(63b)사이에 패드층(72)을 게재시킴으로서 비트선의 형성을 쉽게한다.
즉, 패드층(72)에 의하여 비트선(71)의 접촉부분의 허용범위가 넓어져, 비트선(71)의 단차가 경감되므로, 비트선(71)의 형성이 용이하다.
제1층째의 커패시터 하부 전극(67a), 제2층째의 커패시터 하부 전극(67b) 및 제3층째의 커패시터 하부 전극(67c)의 두께는 각각 1000-2000Å정도이다.
제1층째의 커패시터 절연막(67a), 제2층째의 커패시터 절연막(68b), 제3층째의 커패시터 하부 전극(68c) 및 제4층째의 커패시터 절연막(68d)의 두께는 각각 약 30-200Å정도이다.
제1층째의 커패시터 상부 전극(69a) 및 제2층째의 커패시터 상부 전극(69b)의 각각의 두께는 약 1000-3000Å정도이다.
제48도-제54도를 참조하여 다음에 제4실시예의 DRAM의 제조공정에 관해서 설명한다.
제49도에 나타낸 바와 같이, P형 실리콘 기판(61)의 주표면상의 소정영역에 열산화법을 사용하여 필드 산화막(62)을 형성한다.
게이트 산화막(64), 게이트 전극(65) 및 산화막(66a)을 형성한 후, 이것을 마스크로 하여 40-50KeV, 약 3×10³atoms/㎠의 조건하에서 인(P)을 경사회전 이온주입함으로서, 소오스/드레인 영역(63a,63b)을 자기정합적으로 형성한다.
전면에 산화막층(도시하지 않음)을 형성한 후, 이방성 에칭을 함으로서 게이트 전극(65)의 양측벽부분에 측벽산화막(66b)을 형성한다.
제50도에 나타낸 바와 같이, CVD법을 사용하여 폴리실리콘층(72a)을 형성한다. 폴리실리콘층(72a)을 사진제판기술 및 에칭기술을 사용하여 패터닝함으로서 제51도에 나타낸 형상을 가지는 패드층(72)을 형성한다.
제52도에 나타낸 바와 같이, CVD법을 사용하여 실리콘 산화막층(73a)을 형성한다. 사진제판기술 및 에칭기술을 사용하여 실리콘 산화막층(73a)을 패터닝함으로서 제53도에 나타낸 형상의 실리콘 산화막(73)을 형성한다.
즉, 패드층(72)의 게이트 전극(65)의 상방에 위치하는 에지부를 덮는 형상을 가지는 실리콘 산화막(73)을 형성한다.
이후, 제30도-제47도에 나타낸 제3실시예의 DRAM의 제조공정과 같은 공정을 거치므로 제54도에 나타낸 바와 같은 형상을 얻는다.
끝으로, 제48도에 나타낸 바와 같이, 비트선(71)을 덮도록 PSG막 또는 TEOS막으로 된 층간 절연막(74)을 형성한다.
리플로우법 또는 에치백법을 사용하여 층간 절연막(74)의 표면을 평탄화한다. 층간 절연막(74)상에 게이트 전극(65)에 대응하는 알루미늄 배선(75)을 형성한다. 이것에 의해 제4실시예의 DRAM이 완성된다.
제55도를 참조하면, 제5실시예의 DRAM은 P형 실리콘 기판(81)과, P형 실리콘 기판(81)의 주표면상의 소정영역에 형성된 소자분리를 위한 필드 산화막(82)과, 필드 산화막(82)에 의해 둘러싸인 활성영역에 채널 영역(94)을 끼우도록 소정의 간격을 두고 형성된 한쌍의 소오스/드레인 영역(83a,83b)과, 채널 영역(94)상에 게이트 산화막(84)을 통하여 형성된 게이트 전극(85)과, 게이트 전극(85)을 덮도록 형성된 층간 절연막(86)과, 소오스/드레인 영역(83a)에 전기적으로 접속되어 층간 절연막(86)을 통해서 게이트 전극(85)의 상방으로 늘어나도록 형성된 커패시터 하부 전극(87)(87a,87b)과, 커패시터 하부 전극(87)의 표면상에 형성된 커패시터 절연막(88)(88a,88b,88c)과, 커패시터 절연막(88)의 표면상에 형성된 커패시터 상부 전극(89)(89a,89b)과, 커패시터 상부 전극(89)을 덮도록 형성되어 소오스/드레인 영역과 전기적으로 접속되고 층간 절연막(90)의 표면을 따라 연장하도록 형성된 비트선(91)과, 비트선(91)을 덮도록 형성되어 그 표면이 평탄화된 PGS막 또는 TEOS막으로 된 층간 절연막(92)과, 층간 절연막(92)상에 게이트 전극(85)에 대응하도록 형성된 알루미늄 배선(93)을 형성한다.
소오스/드레인 영역(83a,83b)과 게이트 전극(85)에 의해 메모리 셀의 트랜스퍼 게이트 트랜지스터가 구성된다. 커패시터 하부 전극(87)과, 커패시터 절연막(88)과, 커패시터 상부 전극(89)에 의해 데이터신호에 대응하는 전하를 축적하기 위한 스택형 커패시터가 구성된다.
즉, 커패시터 하부 전극(87)은 소오스/드레인 영역(83a)에 전기적으로 접속되고 층간 절연막(86)을 통해서 게이트 전극(85)의 상방으로 연장하도록 형성된 제1층째의 커패시터 하부 전극(87a)과, P형 실리콘 기판(81)의 주표면에 대해 수직방향으로 연장하도록 형성된 제2층째의 커패시터 하부 전극(87b)에 의해 구성된다.
커패시터 상부 전극(89)은 P형 실리콘 기판(81)의 표면을 따라 연장하도록 형성된 제1층째의 커패시터 상부 전극(89a)과, 제1층째의 커패시터 하부 전극(89a)과 소정 위치에서 전기적으로 접속되어 커패시터 하부 전극(87)의 상부 표면 및 양측벽부분을 덮도록 형성된 제2층째의 커패시터 상부 전극(89b)으로 구성된다.
또한, 커패시터 하부 전극(87)은 P형 실리콘 기판(81)의 주표면에 대해 수직으로 연장하는 3개의 부분으로 구성되어, 그중 중앙 부분은 T형이 되도록 형성되어 있다.
즉, 커패시터 하부 전극(87)은 제1층째의 커패시터 상부 전극(89a)을 둘러싸도록 형성되어 있다. 이것에 의해 제69도에 나타낸 종래의 DRAM과 비교하여 동일면적으로 약 2-3배 정도의 커패시터 용량을 확보할 수 있다.
따라서 이 제5실시예에 있어서, 반도체 장치의 고집적화에 따라서 소자가 더 미세화되는 경우에도 데이터의 안정된 기억유지를 유지하기에 충분한 커패시터 용량을 확보할 수 있다.
커패시터 하부 전극(87a,87b)은 폴리실리콘으로 구성되어 있고, 각각 1000-2000Å 정도의 두께를 갖는다. 커패시터 절연막(88)(88a,88b,88c)은 SiO₂막 또는 SiO₂막과 SiO₃N₄와의 2층막으로 구성되고, 그 두께는 30-200Å정도이다.
커패시터 상부 전극(89a,89b)은 폴리실리콘으로 구성되고 각각 1000-3000Å정도의 두께를 갖는다.
제55도-제60도를 참조하여 다음에 제5실시예의 DRAM의 제조공정에 관해서 설명한다.
제56도에 나타낸 바와 같이, P형 실리콘 기판(81)의 주표면의 소정영역에 소자분리를 위한 필드 산화막(82)을 열산화법을 사용하여 형성한다. 게이트 산화막(84)과, 게이트 전극(85)과 산화막(86a)을 형성한다.
그것들을 마스크로 이용하여 40-50KeV, 약 3×10³atoms/㎠의 조건하에서 인(P)을 경사회전 이온주입을 실행함으로서 소오스/드레인 영역(83a,83b)을 형성한다.
전면에 산화막(도시하지 않음)을 형성한 후, 이방성 에칭함으로서 게이트 전극(85)의 양측벽 부분에 측벽산화막(86b)을 형성한다.
다음에 제57도에 나타낸 바와 같이, CVD법을 사용하여 500-650℃의 조건하에서 1000-2000Å의 두께를 가지는 제1층째의 커패시터 하부 전극(87a)을 형성한다.
제58도에 나타낸 바와 같이, 제1층째의 커패시터 하부 전극(87a)의 표면을 산화시킴으로서 30-200Å의 두께를 가지며 SiO₂로된 제1층째의 커패시터 절연막(88a)을 형성한다.
제1층째의 커패시터 하부 전극(88a)상에 CVD법을 사용하여 550-650℃의 조건하에서 1000-3000Å의 두께를 가지는 제1층째의 커패시터 상부 전극(89a)을 형성한다.
사진제판기술과 에칭기술을 사용하여 제1층째의 커패시터 상부 전극(89a)을 패터닝함으로서 제58도에 나타낸 형상의 제1층째의 커패시터 상부 전극(89a)을 형성한다.
그후, 제38도-제47도에 나타낸 제3실시예와 동일한 제조공정을 거쳐 제60도에 나타낸 구조를 얻는다.
끝으로, 제55도에 나타낸 바와 같이, 비트선(91)을 덮도록 층간 절연막(92)을 형성한 후, 리플로우법 또는 에치백법을 사용하여 층간 절연막(92)의 표면을 평탄화한다.
층간 절연막(92)상에 게이트 전극(85)에 대응하도록 알루미늄 배선(93)을 형성한다. 이와 같이하여, 이 제5실시예의 DRAM이 완성된다.
제61도를 참조하면, 제6실시예의 DRAM은 P형 실리콘 기판(101)과, P형 실리콘 기판(101)의 주표면상의 소정영역에 형성된 소자분리를 위한 필드 산화막(102)과, 필드 산화막(102)에 의해 둘러싸인 활성영역에 채널 영역(114)을 끼우도록 소정의 간격을 두고 형성된 한쌍의 소오스/드레인 영역(103a,103b)과, 채널 영역(114)상에 게이트 산화막(104)을 통해 형성된 게이트 전극(105)과, 게이트 전극(105)을 덮도록 형성된 층간 절연막(106)과, 소오스/드레인 영역(103a)에 전기적으로 접속되어 층간 절연막(106)을 개재한 게이트 전극(105)의 상방으로 연장하는 커패시터 하부 전극(107)(107a,107b)과, 커패시터 하부 전극(107)의 표면상에 형성된 커패시터 절연막(108)(108a,108b,108c)과, 커패시터 절연막(108)의 표면상에 형성된 커패시터 상부 전극(109)(109a,109b)과, 소오스/드레인 영역(103b)에 전기적으로 접속되어 층간 절연막(106)을 개재하여 게이트 전극(103)의 상방으로 연장하는 폴리실리콘으로 된 패드층(112)과, 패드층(112)의 게이트 전극(105)의 상방에 위치하는 에지부를 덮으며, 패드층(112)과, 커패시터 하부 전극(107)과, 커패시터 상부 전극(109)의 절연을 위한 실리콘 산화막(113)과, 커패시터 상부 전극(109)을 덮도록 형성되어 패드층(112)상에 콘택트 홀(110a)을 가지는 층간 절연막(110)과, 콘택트 홀내에서 패드층(112)에 전기적으로 접속되고 층간 절연막의 표면을 따라 연장하도록 형성된 비트선(111)과, 비트선(111)을 덮도록 형성되어 그 표면이 평탄화된 PGS막 또는 TEOS막으로 된 층간 절연막(112)과, 층간 절연막(112)상에 게이트 전극(105)에 대응하도록 형성된 알루미늄 배선(113)을 형성한다.
소오스/드레인 영역(103a,103b)과, 게이트 전극(105)이 메모리 셀의 트랜스퍼 게이트 트랜지스터를 구성한다. 커패시터 하부 전극(107)은 소오스/드레인 영역(103a)에 전기적으로 접속되는 동시에 층간 절연막(106)을 통해서 게이트 전극(105)의 상방으로 연장하는 제1층째의 커패시터 하부 전극(107a)과, 제1층째의 커패시터 하부 전극(107a)에 전기적으로 접속되어, P형 실리콘 기판(101)의 주표면에 대해 연장하도록 형성된 제2층째의 커패시터 하부 전극(107b)으로 구성되어 있다.
커패시터 하부 전극(107)은 P형 실리콘 기판(101)의 주표면에 수직방향으로 연장하는 3개의 부분으로 구성되어 있고 그중 중앙부분은 T자형으로 형성되어 있다. 커패시터 상부 전극(109)은 제1층째의 커패시터 하부 전극(107a)과 제2층째의 커패시터 하부 전극(107b)사이에 위치한 P형 실리콘 기판(101)을 따라 연장하는 제1층째의 커패시터 상부 전극(109a)과, 제1층째의 커패시터 상부 전극(109a)과 소정지점에서 전기적으로 접속되는 동시에, 커패시터 하부 전극(107)의 상부면 및 양측벽 부분을 덮도록 형성된 제2층째의 커패시터 상부 전극(109b)으로 구성된다.
즉, 제1층째의 커패시터 상부 전극(109a)은 커패시터 하부 전극(107)에 의해 둘러싸여 있다. 이와 같은 구조는 제55도에 나타낸 제5실시예의 커패시터 부분과 본질적으로 같은 구조이다.
그러나 이 제6실시예에 있어서는 제5실시예와 달리, 비트선(11)과 소오스/드레인 영역(103b)과의 사이에 패드층(112)을 개재시켜서 그 패드층(112)의 에지부분을 덮도록 실리콘 산화막(113)을 형성하고 있다. 이것에 의하여 제1층째의 커패시터 하부 전극(107a)은 실리콘 산화막(113)에 얹힌 것 같은 구조가 되어 제1층째의 커패시터 하부 전극(107a)은 실리콘 산화막(113)의 단차 만큼을 반영하는 형상이 된다. 그 결과, 실리콘 산화막(113)의 단차만큼 제5실시예에 비해서 커패시터 하부 전극(107)과 커패시터 상부 전극(109)사이의 대향면적이 증가한다.
이것에 의해 제6실시예에서는 제5실시예에 비하여 또 다시 커패시터 용량을 증가시킬 수 있다. 따라서 이 제6실시예에 있어서, 반도체 장치의 고집적화에 따라 소자가 미세화된 경우에도 데이터의 안정된 기억유지에 충분한 커패시터 용량을 확보할 수 있다.
또한, 제1층째의 커패시터 하부 전극(107a)과 제2층째의 커패시터 하부 전극(107b)은 폴리실리콘으로 구성되어 각각 1000-2000Å정도의 두께를 가지고 있다. 예를 들어, 커패시터 절연막(108a,108b,108c)은 SiO₂막 또는 SiO₂막과 Si₃N₄막과의 다층막 등에 의해 구성되고, 그 각각의 두께는 30-200Å정도이다. 제1층째의 커패시터 상부 전극(109a) 및 제2층째의 커패시터 상부 전극(109b)은 폴리실리콘에 의해 구성되고, 그 각각의 두께는 1000-3000Å정도이다.
제6실시예에 있어서도, 제2실시예의 및 제4실시예와 동일하게, 패드층(112)을 비트선과 소오스/드레인 영역(103b)사이에 개재시킴으로서 비트선(111)의 단차부분이 경감되는 동시에 비트선(111)의 콘택트 마진이 확대된다. 이 결과 비트선(111)의 형성이 용이해진다.
제61도-제67도를 참조하여 제6실시예의 DRAM의 제조공정에 대해서 설명한다.
제62도에 나타낸 바와 같이, P형 실리콘 기판(101)의 주표면상의 소정영역에 열산화법을 사용하여 소자분리를 위한 필드 산화막(102)을 형성한다.
이어서, 게이트 산화막(104)과 게이트 전극(105)과 산화막(106a)을 형성한다. 그리고 그것들을 마스크로 이용하여 불순물 이온주입 함으로서 자기정합적으로 소오스/드레인 영역(103a,103b)을 형성한다.
이 이온주입은 경사회전 이온주입법에 의해 인(P)을 40-50KeV, 약 3×10³atoms/㎠의 조건하에서 형성한다. 그리고 전면을 덮도록 산화막(도시하지 않음)을 형성한 후, 이방성 에칭함으로서 게이트 전극(105)의 양측벽 부분에 측벽산화막(106b)을 형성한다.
제63도에 나타낸 바와 같이, CVD법을 사용하여 폴리실리콘층(112a)을 형성한다. 폴리실리콘층(112a)을 사진제판기술과 에칭기술을 사용하여 패터닝함으로서 제64도에 나타낸 바와 같은 형상을 가지는 패드층(112)을 형성한다.
제65도에 나타낸 바와 같이, 전면에 CVD법을 사용하여 실리콘 산화막층(113a)을 형성한다. 사진제판기술 및 에칭기술을 사용하여 패터닝함으로서 제66도에 나타낸 실리콘 산화막(113)을 형성한다.
즉, 패드층(112)의 게이트 전극(105)의 상방에 위치하는 에지(edge)부를 덮도록 실리콘 산화막(113)을 형성한다.
그후, 제57도-제60도에 나타낸 제5실시예와 같은 제조공정을 거쳐 제67도에 나타낸 구조를 얻는다.
끝으로 비트선(111)을 덮도록 층간 절연막(114)을 형성한다. 층간 절연막(114)의 표면을 리플로우법 또는 에치백법을 사용하여 평탄화한다. 층간 절연막(114)상에 게이트 전극(105)에 대응하도록 알루미늄 배선(115)을 형성한다.
이것에 의해 제6실시예의 DRAM이 완성된다.
본 발명의 반도체 장치에서, 커패시터 상부 전극은 서로 접속된 상층과 하층을 가지며, 그 커패시터 상부 전극의 하층을 둘러싸도록 커패시터 하부 전극을 형성하고, 커패시터 상부 전극의 상층을 커패시터 하부 전극의 상부면 및 양측면을 덮도록 형성함으로서, 종래에 비하여 커패시터 상부 전극과 커패시터 하부 전극이 서로 대향하는 면적이 크게 증가된다.
이 결과, 종래와 동일 평면적에서 커패시터 용량을 현저하게 증가시킬 수 있고, 반도체 장치의 고집적화에 따라서 소자가 미세화되었을 경우에도 데이터의 안정된 기억유지에 충분한 커패시터 용량을 확보할 수 있다.
또한, 본 발명에 따른 반도체 장치를 제조하는 방법에서는 제1전극층상에 제1커패시터 절연층을 형성하고, 제1전극층의 소정부분 상면에 위치한 제1커패시터 절연층상에 제2전극층을 형성하고, 제2전극층을 덮기 위하여 제2커패시터 절연층을 형성하고, 제2전극층이 형성되지 않은 제2커패시터 절연층의 소정영역을 제거함으로서 제1전극층의 표면의 소정영역을 노출시키고, 제2전극층의 소정영역의 상방에 위치하는 제2커패시터 절연층상에 노출된 제1전극층에 전기적으로 접속하도록 제3전극층을 형성하고, 제1전극과 제3전극의 양측벽 부분을 덮도록 제3커패시터 절연층을 형성하고, 제2커패시터 절연층중 제3전극층이 형성되어 있지 않은 영역의 소정부분을 제거하고, 그 제2커패시터 절연층을 제거한 부분의 아래에 위치하는 제2전극층에 전기적으로 접속하며 제3커패시터 절연층을 덮도록 제3전극층을 형성함으로서 제1 및 제3전극층에 의해 커패시터 하부 전극을 형성하고, 제3 및 제4전극층에 의해 상부전극을 형성하고, 제1전극층과 제3전극층의 양측벽을 커패시터 상부 전극을 형성하는 제4전극층이 덮고 있어, 커패시터 상부 전극과 커패시터 하부 전극의 대향면적이 종래에 비해 현저하게 증가된다.
그 결과, 종래와 동일한 평면적에서 커패시터 용량을 현저하게 증가시킬 수 있다.
종래의 공정과 같은 공정을 반복함으로서 제1,제2,제3 및 제4전극층을 쉽게 형성할 수 있는 효과도 있다.

Claims (20)

  1. 서로 접속된 상층과 하층을 가지는 커패시터 상부 전극(9,29,39,69,89,109)과, 상기 커패시터 상부 전극의 하층을 둘러싸도록 형성된 커패시터 하부 전극(7,27,47,67,87,107)과, 상기 커패시터 상부 전극과 상기 커패시터 하부 전극 사이에 개재된 커패시터 절연막(8,28,48,68,88,108)을 포함하는 반도체 장치에 있어서, 상기 커패시터 상부 전극의 상층(9b,29b,49b,69b,89b,109b)이 상기 커패시터 하부 전극의 양측면 및 상부면을 덮도록 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 커패시터 하부 전극이 서로 전기적으로 접속되어 있는 제1전극층(7a,27a,47a,47b,67a,67b,87a,107a)과 제2전극층(7b,27b,47c,67c,87b,107b)를 포함하며, 상기 제1전극층이 그 사이에 상기 커패시터 절연막을 가지는 상기 커패시터 상부 전극(9a,29a,49a,69a,89a,109a)의 하층의 하부로 연장되어 형성되어 있고, 상기 제2전극층이 그 사이에 커패시터 절연막을 가지는 상기 커패시터 상부 전극의 하층상으로 연장되어 있는 반도체 장치.
  3. 제2항에 있어서, 상기 커패시터 상부 전극의 상층이 상기 제2전극층의 표면과 양측면 및 상기 제1전극층의 양측면을 덮도록 형성되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 커패시터 상부 전극의 상층(9b,29b) 및 하층(9a,29a)이 일부분에서 전기적으로 접속되어 있는 반도체 장치.
  5. 제1항에 있어서, 상기 커패시터 상부 전극의 상층(49b,69b,89b,109b)과 하층(49a,69a,89a,109a)이 두부분에서 전기적으로 접속되어 있는 반도체 장치.
  6. 제2항에 있어서, 상기 커패시터 하부 전극을 구성하는 상기 제1전극층이 제3전극층(47a,67a)과 상기 제3전극층상에 형성된 제4전극층(47b,67b)을 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 커패시터 하부 전극이 서로 소정의 거리를 두고 기판 표면에 수직으로 형성되어 있는 제1,2,3스탠딩 월을 포함하며, 상기 커패시터 상부 전극의 상·하층이 상기 제1스탠딩 월과 제2의 스탠딩 월사이 및 상기 제2스탠딩 월과 제3스탠딩 월 사이에 전기적으로 접속되어 있는 반도체 장치.
  8. 주표면을 가지는 제1도전형의 반도체 기판(1,21,41,61,81,101)과, 그 사이에 채널을 가지며 서로 소정간격으로 떨어져 형성되도록 상기 반도체 기판의 주표면에 형성된 제2도전형의 한쌍의 소오스/드레인 영역(3a,3b,23a,23b,43a,63a,63b,83a,83b,103a,103b)과, 그 사이에 게이트 절연막을 가지며 상기 채널영역상에 형성된 게이트 전극(5,25,45,65,85,105)과, 상기 소오스/드레인 영역의 하나에 전기적으로 접속되어 있는 커패시터 하부 전극(7,27,47,67,87,107)과, 그 사이에 커패시터 절연막(8,28,48,68,88,108)을 가지며 상기 커패시터 하부 전극의 표면에 형성된 커패시터 상부 전극(9a,29,49,69,89,109)을 구비하는 반도체 장치에 있어서, 상기 커패시터 상부 전극이 소정 영역에서 서로 전기적으로 접속되는 상층과 하층을 가지며, 상기 커패시터 하부 전극이 상기 커패시터 상부 전극(9a,29a,49a,69a,89a,109a)을 둘러싸도록 형성되고, 상기 커패시터 상부 전극의 상층이 상기 커패시터 하부 전극의 양측면 및 상부 표면을 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 커패시터 하부 전극이 서로 전기적으로 접속되는 제1전극층(7a,27a,47a,67a,87a,107a)과 제2전극층(7b,27b,47b,67b,67c,87b,107b)을 포함하며, 상기 제1전극층이 그 사이에 절연막을 가지는 게이트 전극상으로 연장되어 형성되고, 상기 제2전극층이 그 사이에 상기 커패시터 절연막을 가지는 상기 커패시터 상부 전극의 하층의 표면으로 연장되어 형성되는 반도체 장치.
  10. 제8항에 있어서, 비트선(11,31,51,71,91,111)이 상기 다른 소오스/드레인 영역에 접속되어 있고, 상기 비트선이 그 사이에 층간 절연막을 가지는 상기 커패시터 상부 전극상으로 연장되어 형성되어 있는 반도체 장치.
  11. 제10항에 있어서, 패드층(32,72,112)이 상기 비트선과 다른 소오스/드레인 영역사이에 끼워져 있고, 층간 절연막(33,73,143)이 상기 패드층, 상기 커패시터 상부 전극과 상기 커패시터 하부 전극사이에 끼워져 있는 반도체 장치.
  12. 제8항에 있어서, 상기 커패시터 상부 전극의 상층(9b,29b)과 하층(9a,29a)의 일부분에서 접속되어 있는 반도체 장치.
  13. 제8항에 있어서, 상기 커패시터 상부 전극의 상층(49b,69b,89b,109b)과 하층(49a,69a,89a,109a)이 두부분에서 전기적으로 접속되어 있는 반도체 장치.
  14. 제8항에 있어서, 상기 커패시터 하부 전극이 서로 소정의 거리를 두고 기판에 수직으로 형성되어 있는 제1,2,3스탠딩 월과, 상기 커패시터 상부 전극의 상·하층이 상기 제1스탠딩 월과 제2스탠딩 월사이와, 제2스탠딩 월과 제3스탠딩 월사이에 전기적으로 접속되어 있는 반도체 장치.
  15. 제1항에 있어서, 상기 커패시터 하부 전극과 커패시터 상부 전극이 폴리실리콘층으로 형성되어 있는 반도체 장치.
  16. 제1항에 있어서, 상기 커패시터 하부 전극의 두께가 약 1000~2000Å이고, 상기 커패시터 상부 전극의 상층과 하층의 두께가 공히 1000Å과 3000Å사이의 범위인 반도체 장치.
  17. 제1전극층(7a,27a,47a,47b,67a,67b,87a,107a)을 형성하는 공정과, 상기 제1전극층상에 제1커패시터 절연막(8a,28a,48a,48b,68a,68b,88a,108a)을 형성하는 공정과, 상기 제1전극층의 소정 영역상에 위치한 상기 제1커패시터상에 제2전극층(9a,29a,49a,69a,89a,109a)을 형성하는 공정과, 상기 제2전극층을 덮도록 제2커패시터 절연막(8b,28b,48c,68c,88b,108b)을 형성하는 공정과, 상기 제2전극층이 형성되어 있지 않은 상기 제2커패시터 절연층의 소정영역을 제거하여 상기 제1전극층의 표면의 소정영역을 노출시키는 공정과, 상기 제2전극층의 소정 부분상에 위치한 상기 제2절연층상의 상기 노출된 제1전극층에 전기적으로 접속되는 제3전극층(7b,27b,47c,67c,87b,107b)을 형성하는 공정과, 상기 제1전극층의 양측벽과 상기 제3전극층을 덮도록 제3커패시터 절연층(8c,28c,48d,68d,88c,108c)을 형성하는 공정과, 상기 제3전극층이 형성되어 있지 않은 상기 제2커패시터 절연층의 소정영역을 제거하는 공정과, 상기 제2커패시터 절연층을 제거된 부분밑에 위치하는 상기 제2전극층에 전기적으로 접속하고 상기 제3커패시터 절연층을 덮도록 제4전극층(9b,29b,49b,69b,89b,109b)을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 제1전극층을 형성하는 공정이 제5전극층(47a,67a)을 형성하는 공정과, 상기 제5전극층상의 소정영역에 제4커패시터 절연층(48a,68a)을 형성하는 공정 및 상기 양 절연층이 형성되어 있지 않은 제5전극층상에 제6전극층(47b,67b)을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  19. 제17항에 있어서, 상기 제1전극층과 제3전극층을 형성하는 공정이 CVD법에 의해 각각 1000~2000Å사이의 두께를 가지는 층을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  20. 제17항에 있어서, 상기 제2전극층과 제4전극층을 형성하는 공정이 CVD법에 의해 각각 1000~3000Å사이의 두께를 가지는 층을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
KR1019930004489A 1992-03-27 1993-03-23 스택형 커패시터를 갖는 반도체 장치와 그의 제조방법 KR0123260B1 (ko)

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