KR0146639B1 - 반도체 기억장치 및 그의 제조방법 - Google Patents

반도체 기억장치 및 그의 제조방법

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KR0146639B1 KR1019940029649A KR19940029649A KR0146639B1 KR 0146639 B1 KR0146639 B1 KR 0146639B1 KR 1019940029649 A KR1019940029649 A KR 1019940029649A KR 19940029649 A KR19940029649 A KR 19940029649A KR 0146639 B1 KR0146639 B1 KR 0146639B1
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도모노리 오꾸다이라
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

제2의 컨택트홀(15a)을 가지는 제1의 층간 절연막(14a)은 주변회로계에 있어서 반도체 기판1의 주표면상에 형성된다.
메모리셀 어레이에 있어서 제1의 플러그 전극(16)과 동일한 재료의 제2의 플러그 전극(16a)은 제2의 컨택트홀(15a)내에 형성된다.
패드층(17a)은 제2의 플러그 전극(16a) 및 제1의 층간 절연막(14a)의 상면위에 형성된다.
패드층(17a)과 커패시터 하부 전극(17)은 동일한 재료로 만들어진다.
패드층(17a)은 제2의 층간 절연막(20a)으로 커버된다.
제3의 컨택트홀(15b)은 패드층(17a)의 위에 위치하는 제2의 층간 절연막(20a)의 일부분에 형성된다.
제1의 알루미늄 배선층(21a)은 제3의 컨택트홀(15b)내에 형성된다.
이것에 의해, DRAM의 주변회로계에 있어서 반도체 기판의 주표면과 배선층 사이에 컨택트가 용이하게 형성될 수 있고, 제조공정이 간략화될 수 있다.

Description

반도체 기억장치 및 그의 제조방법
제1a도 및 제1b도는 본 발명의 제1의 실시예의 DRAM의 부분 단면도이다.
제2a도 및 제2b도 - 9a도 및 9b 도는 본 발명의 제1의 실시예의 DRAM을 제조하는 공정에 있어서 제1∼8스텝을 각각 표시하는 부분 단면도이다.
제10a도 및 제10b도는 본 발명의 제2의 실시예의 DRAM의 부분 단면도이다.
제11a도 및 제11b∼12a도 및 제12b도는 본발명의 제2의 실시예의 DRAM을 제조하는 공정에 있어서 제8∼9스텝을 각각 표시하는 부분 단면도이다.
제13a도 및 13b도는 본 발명의 제3의 실시예의 DRAM의 부분 단면도이다.
제14a도 및 14b도∼18a도 및 18b도는 본 발명의 제3의 실시예의 DRAM을 제조하는 공정에 있어서 제2∼6스텝을 각각 표시하는 부분 단면도이다.
제19a도 및 19b도는 본 발명의 제4의 실시예의 DRAM의 부분 단면도이다.
제20a도 및 20b도∼22a도 및 22b도는 본 발명의 제4의 실시예의 DRAM을 제조하는 공정에 있어서 제6∼8스텝을 각각 표시하는 부분 단면도이다.
제23a도 및 23b도는 본 발명의 제5의 실시예의 DRAM의 부분 단면도이다.
제24a도 및 24b도∼27a도 및 27b도는 본 발명의 제5의 실시예의 DRAM을 제조하는 공정에 있어서 제4∼7스텝을 각각 표시하는 부분 단면도이다.
제28도는 DRAM의 일반적인 구조를 표시하는 블럭도이다.
제29a도 및 29b도는 종래의 DRAM의 일예를 표시하는 부분 단면도이다.
제30a도 및 30b도∼36a도 및 36b도는 종래의 DRAM을 제조하는 공정에 있어서 제1∼7스텝을 각각 표시하는 부분 단면도이다.
제37도는 종래의 DRAM의 제1의 문제점을 표시하며, 종래의 DRAM의 제조공정의 제5스텝에 있어서 DRAM의 주변회로계를 표시하는 부분 단면도이다.
제38도는 종래의 DRAM의 제3의 문제점을 표시하며, 종래의 DRAM의 제조공정의 제7스텝을 표시하는 부분 단면도이다.
본 발명은 반도체 기억장치 및 그를 제조하는 방법에 관한 것이며, 특히 DRAM(Dynamic random access memory)의 구조 및 그의 제조방법에 관한 것이다.
컴퓨터등의 정보기기의 폭넓은 사용으로 인하여 반도체 기억장치의 수요가 급속히 증가하고 있다.
기능적인 관점에서, 대규모의 기억용량을 가지며 고속에서 동작할 수 있는 장치가 많이 요구된다.
대응하여, 반도체 기억장치의 집적도, 속도 및 신뢰성을 향상시키기 위한 기술이 개발되어 있다.
기억정보의 랜덤한 입력과 출력이 가능한 반도체 기억장치로써는 DRAMs(Dynamic Random Access Memories)이 잘 알려져 있다.
일반적으로, DRAM은 다수의 기억정보를 기억하는 기억영역인 메모리셀 어레이와 상기 메모리셀 어레이의 동작을 제어하는 주변회로계로 형성되어 있다.
제28도는 종래의 DRAM의 구조를 표시하는 블럭도이다.
제28도를 참조하여, DRAM 150은 기억정보의 데이터 신호를 기억하기 이한 메모리셀 어레이 151 와, 단위 기억 회로를 형성하는 메모리셀을 선택하는데 사용되는 어드레스 신호를 외부에서 받기 위한 로우 및 칼럼 어드레스 버퍼 152 와, 어드레스 신호를 디코드함으로써 메모리셀을 지정하기 위한 로우 및 칼럼 디코더 153 및 154 와, 지정된 메모리셀에 기억된 신호를 증폭하고 판독하기 위한 센스 리프레시 증폭기 155 와, 데이터의 입출력을 위한 데이터인 버퍼 156 및 데이터아웃 버퍼 157 와, 클럭 신호를 발생하기 위한 클럭 발생기 158 를 포함한다.
반도체칩상에서 큰 면적을 점유하는 메모리셀 어레이 151 는 매트릭스상으로 배열되어 각각이 단위 기억 정보를 기억하는데 적합한 복수의 메모리셀이 형성되어 있다.
각각의 메모리셀은 하나의 MOS(Metal Oxide Semiconductor) 트랜지스터와 그에 접속된 하나의 커패시터로 형성되어 있다.
상기 구조의 메모리는 1-트랜지스터/1-커패시터형의 메모리셀이라고 불린다.
이러한 형의 메모리셀은 단순한 구조를 가지기 때문에, 메모리셀 어레이의 집적도는 용이하게 향상될 수 있다.
이러한 이유로, 대용량의 DRAMs에 있어서 널이 사용된다.
DRAMs의 메모리셀은 커패시터의 구조에 따라서 여러가지 타입으로 분류된다.
적층형의 커패시터 메모리셀에 있어서, 커패시터의 주요 부분은 게이트 전극과 필드 절연막의 위의 부분까지 연장되어 커패시터내의 전극의 대향부분의 면적을 증가시킨다.
이는 커패시터 용량을 증가시킬 수 있다.
반도체 장치의 고집적화에 따라서 소자가 미세화하더라도 위의 특징을 가지는 적층형의 커패시터는 충분한 커패시터 용량을 확보할 수 있다.
결과적으로, 적층형의 커패시터는 반도체 기억장치의 고집적화에 따라서 널리 사용되어 왔다.
그러나, 예를들어 256 Mbits의 DRAM을 형성하기 위해 소자를 더욱 미세화하더라도, 상술한 적층형의 커패시터에 있어서 의도된 커패시터 용량을 확보하는 것은 곤란하다.
커패시터 용량을 증가시키기 위하여, PZT(lead zirconate titanate ceramics)등의 고유전체막을 사용하는 것이 시도되어 왔다.
제29a도 및 제29b도는 PZT 등의 고유전체막을 커패시터의 유전체막으로써 사용한 DRAM의 일예를 표시한다.
제29a도 및 제29b도를 참조하여, DRAM은 상술한 것과 같이 메모리셀 어레이와 주변회로계를 포함한다.
종래의 DRAM의 메모리셀 어레이의 구조는 아래에 설명될 것이다.
메모리셀 어레이에 있어서, p-형 반도체 기판 201 은 그의 주표면에 소자 분리 영역이 구비되어 있고, 소자 분리 영역에는 필드 산화막 202 이 형성되어 있다.
반도체 기판 201 은 그이 주표면에 소자 형성 영역을 또한 구비하고 있고, 소자 형성 영역에는 트랜스퍼 게이트 트랜지스터 204a 및 204b가 형성되어 있다.
트랜스퍼 게이트 트랜지스터 204a는 서로간에 간격을 두고 반도체 기판 201 의 주표면에 형성되어 소스/드레인 영역을 형성하는 n-형 불순물 영역 203a 및 203b 과, 불순물 영역 203a 및 203b 사이의 채널 영역상에서 그 사이의 게이트 절연막 206a 으로 형성된 게이트 전극(워드선) 207a을 포함한다.
트랜스퍼 게이트 트랜지스터 204b는 소스/드레인 영역을 형성하는 n-형 불순물 영역 203b 및 203c 와, 불순물 영역 203b 및 203c 사이의 채널 영역상에 그 사이의 게이트 절연막 206b로 형성된 게이트 전극 207b을 포함한다.
또다른 트랜스퍼 게이트 트랜지스터의 게이트 전극 207c 및 207d 은 필드 산화막 202 의 위에 연장되어 있다.
게이트 전극 207a 207b, 207c, 207d 은 산화막 209 으로 커버되어 있다.
매립 비트선 210 은 불순물 영역 203b 상에 형성되어 있고 그에 전기적으로 접속되어 있다.
매립 비트선 210 은 절연층 212 으로 커버되어 있다.
절연층 212 및 산화막 209 은 평탄화된 상면을 가지는 제1의 층간 절연막 214 으로 커버되어 있다.
제1의 층간 절연막 214 에는 불순물 영역 203a, 203c, 203d 위에 위치하는 제1의 컨택트홀 215 이 구비되어 있다.
컨택트홀 215 내에는, 불순물 영역 203a, 203c, 203d 에 각각 전기적으로 접속된 제1의 플러그 전극 216 이 형성되어 있다.
커패시터 하부전극 217 은 제1의 플러그 전극 216 상에서 그 사이에 삽입된 매립층 229 으로 형성되어 있고 그에 전기적으로 접속되어 있다.
커패시터 하부전극 217 은 백금(Pt)으로 형성될 수도 있다.
매립층 229 은 커패시터 하부전극 217 의 재료와 제1의 플러그 전극 216 의 재료 사이의 확산을 방지한다.
커패시터 하부전극 217 은 SrTiO3등의 고유전체막 재료로 형성된 커패시터 유전체막 218 으로 커버되어 있다.
커패시터 유전체막 218 은 백금(Pt) 등의 재료로 형성된 커패시터 상부전극 219 으로 커버되어 있다.
커패시터 상부전극 219 은 평탄화된 상면을 가지는 제2의 층간 절연막 220 으로 커버되어 있다.
제2의 층간 절연막 220 의 상면과 반도체 기판 201 의 주표면 사이의 거리 D 는 약 1.7㎛이다.
제1의 알루미늄 배선층 221 은 서로 간격을 두고 제2의 층간 절연막 220 상에 형성되어 있다.
제1의 알루미늄 배선층 221 은 제2의 알루미늄 배선층 223 이 형성되어 있는 보호막 222 으로 커버되어 있다.
커패시터 하부전극 217, 커패시터 유전체막 218 및 커패시터 상부전극 219 은 커패시터 224 를 형성한다.
이제, 종래의 DRAM의 주변회로계의 구조를 아래에 설명한다.
제29b도에 표시된 주변회로계에 있어서, 서로 간격을 둔 필드 산화막 202 은 p-형 반도체 기판 201 의 주표면내의 소자 분리영역에 형성되어 있다.
MOS 트랜지스터 205 는 반도체 기판 210 의 주표면내의 소자 형성 영역에 형성되어 있다.
MOS 트랜지스터 205 는 소스/드레인 영역을 형성하는 n-형 불순물 영역 203f 및 203g 과, 불순물 영역 203f 및 203g 사이의 채널영역 상에서 그 사이의 게이트 절연막 206c 으로 형성된 게이트 전극 208 을 포함한다.
또다른 트랜지스터의 불순물 영역 203e 은 반도체 기판 201 의 주표면내의 소자 형성영역에 형성되어 있다.
플리실리콘 패드 211a 는 불순물 영역 203f 상에 형성되어 있고 그에 전기적으로 접속되어 있다.
플리실리콘 패드 211b는 불순물 영역 203g 상에 형성되어 있고 그에 전기적으로 접속되어 있다.
플리실리콘 패드 211a 는 절연층 213 으로 커버되어 있다.
게이트 전극 208 은 산화막 209a 으로 커버되어 있다.
제1의 층간 절연막 214a은 반도체 기판 201의 주표면위에 형성되어 있다.
제2의 층간 절연막 220a은 제1의 층간 절연막 214a상에 형성되어 있다.
제2의 층간 절연막 220a은 제2의 층간 절연막 220 이 메모리셀 어레이에 형성되어 있는 경우에 주변회로계에 형성되어 있다.
제2의 층간 절연막 220a은 후에 설명될 알루미늄 배선층 221a 과, 반도체 기판 210 상에 형성된 도전층 사이의 절연성을 확보하도록 기여한다.
그러나, 제2의 층간 절연막 220a이 제거된다 하더라도, 제1의 알루미늄 배선층 221a과 반도체 기판 210상의 도전층 사이의 절연성은 제1의 층간 절연막 214a에 의해서 확보된다.
제1 및 제2의 층간 절연막 214a 및 220a을 관통하는 제2의 컨택트홀 215a이 형성되어 있다.
제2의 컨택트홀 215a의 깊이 D2는 그의 위치에 의존하여 변하고, 약 0.8㎛에서 2.0㎛의 범위내에 있다.
제1 및 제2의 층간 절연막 214a 및 220a의 막두께의 변동에 따라서 그의 베이스의 불규칙한 형상이나 단차로 인하여 깊이가 특히 변한다.
예를 들면 플리실리콘으로 만들어진 제2의 플러그 전극 216a은 제2의 컨택트홀 215a내에 형성된다.
제1의 알루미늄 배선층 221a은 제2의 플러그 전극 216a상에 형성된다.
제1의 알루미늄 배선층 221a은 제2의 알루미늄 배선층 223a이 형성되어 있는 보호층 222a 으로 커버되어 있다.
위의 구조를 가지는 종래의 DRAM의 제조방법을 아래에 설명한다.
제30a도 및 30b도∼36a도 및 36B도는 종래의 DRAM를 제조하는 공정의 제1∼7스텝을 표시하는 부분 단면도이다.
우선 제 30A 도 및 30B 도를 참조하여, 필드 산화막 202 은 예를들어, LOCOS(Local Oxidation Of Silicon)법에 의해서 반도체 기판 201 의 주표면상의 소자 분리 영역에 형성되어 있다.
다음에, 게이트 절연막 206a, 206b, 206c 은 예를들어 열산화법에 의해서 형성되어 있다.
메모리셀 어레이에 있어서, 게이트 전극(워드선) 207a, 207b, 207c, 207d 는 필드 산화막 202 뿐 아니라 게이트 절연막 206a 및 206b 상에 선택적으로 형성되어 있다.
동시에, 게이트 전극 208 은 주변회로계에 있어서 게이트 절연막 206c 상에 형성되어 있다.
다음에, 게이트 전극 207a, 207b 및 208 과 필드 산화막 202 을 마스크로 사용하여 반도체 기판 201 의 주표면으로 불순물을 주입한다.
그것에 의해서, 불순물 영역 203a, 203b, 203c 및 203d 는 메모리셀 어레이내에 형성되고, 불순물 영역 203e, 203f 및 203g 는 주변회로계내에 형성된다.
다음에, 산화막 209 및 209a 는 게이트 전극 207a, 207b, 207c 및 208 의 위에 형성된다.
플리실리콘층은 반도체 기판 201 의 주표면상의 전체위에 형성되고, 다음에 소정의 형상으로 패턴된다.
이것에 의해, 불순물 영역 203b 에 전기적으로 접속되이 있는 매립 비트선 210 은 메모리셀 어레이내에 있어서 불순물 영역 203b 상에 형성된다.
동시에, 불순물 영역 203f에 전기적으로 접속된 플리실리콘 패드 211a는 주변회로계에 있어서 불순물 영역 203f 상에 형성된다.
절연층 212 및 213 은 매립 비트선 210 및 플리실리콘 패드 211a 를 커버하도록 형성되어 있다.
다음에, 플리실리콘층이 반도체 기판 201 의 주표면 전체위에 퇴적된다.
이러한 플리실리콘층은 그에 전기적으로 접속된 불순물 영역 203g 상에서 플리실리콘 패드 211b를 형성하도록 패턴된다.
다음에, CVD 법등을 사용하여 반도체 기판 201 의 주표면 전체 위에 예를 들어 BPSG(Boro-Phospho Silicate Glass)로 만들어진 제1의 층간 절연막 214 및 214a 를 형성한다.
제1의 층간 절연막 214 및 214a 상에 평탄화 처리를 행한다.
제31a 및 31b도를 참조하여, 메모리셀 어레이에 있어서 제1의 층간 절연막 214 에 불순물 영역 203a, 203c 및 203d 의 표면에 이르는 제1의 컨택트홀 215 을 형성한다.
제1의 컨택트홀 215 을 충전하는 플리실리콘층(도시되지 않음)은 제1의 층간 절연막 214 의 위에 형성되어 제1의 컨택트홀 215 을 충전한다.
플리실리콘층상에 에치백을 행하여 제1의 컨택트홀 215에 있어서 플리실리콘으로 만들어진 제1의 플러그 전극 216 을 형성한다.
제32a 및 32b도를 참조하여 TiN으로 만들어진 매립층 229 과 예를 들어 백금(Pt)으로 만들어진 커패시터 하부전극 217 은 스퍼터링법 등에 의해서 플러그 216 상에 형성되어 있다.
고유전체 재료로 만들어진 커패시터 유전체막 218 이 형성되어 스퍼터링법 등에 의해서 커패시터 하부전극 217 을 커버한다.
커패시터 유전체막 218 은 산화 탄탈(TaO2), 티탄산 지르콘산연(PZT), 티탄산 지르콘산 란탄연(PLZT), 티탄산 스트론튬(STO) 또는 티탄산 바륨(BTO)으로 만들어질 수 있다.
예를 들어 백금(Pt)으로 만들어진 커패시터 상부전극 219 은 스퍼터링법 등에 의해서 커패시터 유전체막 218 상에 형성되어 있다.
이것에 의해서, 각각이 커패시터 하부전극 217, 커패시터 유전체막 218 및 커패시터 상부전극 219 을 포함하는 커패시터 224 는 제1의 층간 절연막 214 상에 형성되어 있다.
제33a 및 33b도를 참조하여, 예를 들어 BPSG로 만들어진 제2의 층간 절연막 220 은 CVD법등에 의해서 메모리셀 어레이에 있어서 커패시터 상부전극 219 상에 형성되어 있다.
동시에, 제2의 층간 절연막 220a은 주변회로계에 있어서 제1의 층간 절연막 214 상에 형성되어 있다.
평탄화 공정은 제2의 층간 절연막 220 및 220a상에서 실행된다.
제34a 및 34b도를 참조하여, 제1 및 제2의 층간 절연막 214a 및 220a를 관통하는 제2의 컨택트홀 215a은 주변회로계내에 형성되어 있다.
따라서 주변회로계내에 형성된 제2의 컨택트홀 215의 깊이 D2는 약 0.8㎛에서 2.0㎛까지의 큰 범위내에서 변화한다.
제1 및 제2의 층간 절연막 214a 및 220a의 막두께가 그의 베이스의 불규칙하거나 단차의 형성으로 반도체 기판 201 상에서 그의 위치에 따라서 변하는 사실에 의하여 제2의 컨택트홀 215a의 깊이 D2는 다양한 값을 갖는다.
제35a 및 35b도를 참조하여, 예를 들어 플리실시콘으로 만들어진 제2의 플러그 전극 216a은 주변회로계에 형성된 제2의 컨택트홀 215a내에 형성되어 있다.
제2의 플러그 전극 216a 은 제2의 컨택트홀 215a의 깊이가 상술한 것처럼 약 0.8㎛에서 약 2.0㎛까지의 다양한 값을 갖는다는 사실로 인하여 요구된다.
제36a도 및 제36b도를 참조하여, 서로 간격을 두고 떨어진 제1의 알루미늄 배선층 221 은 스퍼터링법 등에 의해서 메모리셀 어리이내의 제2의 층간 절연막 220 상에 형성되어 있다.
동시에, 제1의 알루미늄 배선층 221a 은 주변회로계에 있어서 제2의 플러그 전극 216a 의 상면상에 형성되어 있다.
그 후, 보호막 222 및 222a 이 형성되어 제1의 알루미늄 배선층 221 및 221a 를 각각 커버하고, 제2의 알루미늄 배선층 223 및 223a 은 보호막 222 및 222a 위에 각각 형성된다.
상술한 공정을 통하여, 제29a도 및 제29b도에 표시된 종래의 DRAM이 완성된다.
그러나, 상술한 종래의 DRAM은 제37 및 38도를 참조하여 아래에 설명될 문제점들을 갖는다.
제37도는 종래의 DRAM의 제1의 문제점을 표시하고, 종래의 DRAM의 제조공정의 제5스텝에서 주변회로계의 부분 단면도이다.
제38도는 종래의 DRAM의 제3의 문제점을 표시하며, 종래의 DRAM의 제조공정에 있어서 제7스텝에서 주변회로계의 부분 단면도이다.
종래의 DRAM의 제1의 문제점은 제37도를 참조하여 아래에 설명된다.
제37도에 표시된 것처럼, 종래의 DRAM에 있어서 주변회로계에서 형성된 제2의 컨택트홀 215a의 깊이 D2는 약 1㎛이하의 작은 값에서 약 1.8㎛∼2.0㎛의 큰 값까지의 범위내에서 변화한다.
따라서, 제2의 컨택트홀 215a의 깊이 D2는 비교적 큰 범위로 변화한다.
한편, 제2의 컨택트홀 215a은 일반적으로 약 0.6㎛에서 약 0.8㎛까지의 실질적으로 일정한 값의 개구폭 W를 갖는다.
따라서, 제2의 컨택트홀 215a의 에스펙트비는 약1의 작은 값에서 2∼3이상의 큰 값까지의 범위내에서 변화한다.
따라서, 에스펙트비는 상대적으로 큰 범위로 변화한다.
그러나, 더 높은 집적화에 따라서, 제2의 컨택트홀 215a 의 개구폭 W은 축소된다.
이는 컨택트홀 215a의 에스펙트비의 값을 더욱 증가시킨다.
환언하면, 더 높은 집적화에 따라서, 에스펙트비의 값은 증가한다.
그 결과, 더 높은 집적화는 주변회로계에 있어서 제2의 컨택트홀 215a를 형성하는 것을 극히 곤란하게 한다.
종래의 DRAM의 제2의 문제점을 아래에 설명한다.
이러한 문제점은 더 높은 집적화에 따라서 제2의 컨택트홀 215a의 에스펙트비의 위의 증대에 의해서 야기된다.
집적화에 의한 제2의 컨택트홀 215a의 에스펙트비의 증가는 다음의 필요성을 야기한다.
제2의 컨택트홀 215a 은 예를 들면 제2의 플러그 전극 216a으로 매립되어 제1의 알루미늄 배선층 221a 과 불순물 영역 203e, 203f, 203g 사이에 접촉을 만들어야만 한다.
더욱 특히, 주변회로계에 있어서 제1의 알루미늄 배선층 221a 과 불순물 영역 203e, 203f, 203g 사이의 접촉을 만들도록 제2의 컨택트홀 215a내에 제2의 플러그 전극 216a 을 형성하기 위한 임시 스텝이 사용되어야만 한다.
이는 제조가격을 증대시키고 제조공정을 복잡하게 한다.
종래의 DRAM의 제3의 문제점을 제38도를 참조하여 아래에 설명한다.
이미 설명된 것처럼, 주변회로계에 있어서 제2의 컨택트홀 215a의 개구폭 W은 제38도에 표시된 것처럼 더 높은 집적화에 따라서 축소된다.
제2의 컨택트홀 215a상에 형성된 제1의 알루미늄 배선층 221a 의 평면폭 Wl 역시 축소된다.
이는 제1의 알루미늄 배선층 221a을 패턴하는데 사용된 마스크의 어긋남의 최대 허용량을 감소시킨다.
그 결과, 종래의 DRAM의 구조는 더 높은 집적화에 따라서 제1의 알루미늄 배선층 221a의 형성이 어렵게 된다는 문제점을 야기한다.
본 발명은 위의 문제의 견지에서 개발되어 왔다.
본 발명의 목적은 컨택트홀이 주변회로계에 있어서 용이하게 형성될 수 있는 구조를 가지는 반도체 기억장치와, 그의 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은 제조가격의 감소가 가능한 구조를 가지는 반도체 기억장치와, 그의 제조방법을 제공하는 것이다.
본 발명의 여전히 다른 목적은 제조가격을 증대시키지 않고 주변회로계의 제1의 알루미늄 배선층과 반도체 기판의 주표면의 불순물 영역 사이의 접촉의 형성을 용이하게 하는 구조를 가지는 반도체 기억장치와, 그의 제조방법을 제공하는 것이다.
본 발명에 의한 반도체 기억장치는 정보를 기억하는 메모리셀을 포함하는 메모리셀 어레이(메모리셀 부분)와 메모리셀의 동작을 제어하는 주변회로를 포함하는 주변회로계(주변회로 부분)가 반도체 기판의 주표면상에 형성되는 구조를 일반적으로 포함한다.
본 발명에 의한 반도체 기억장치는 메모리셀 어레이에 있어서 반도체 기판의 주표면상의 소정의 위치에서 제1의 개구를 구비하고 주변회로계에 있어서 반도체 기판의 주표면상의 소정의 위치에서 제2의 개구를 구비한 제1의 층간 절연막과, 제1 및 제2의 개구내에 각각 형성되어 반도체 기판의 주표면에 전기적으로 접속된 제1 및 제2의 플러그 전극과, 제1의 플러그 전극에 전기적으로 접속되고 그 위에 형성된 커패시터 하부전극과, 커패시터 하부전극을 커버하는 커패시터 유전체막과, 커패시터 유전체막을 커버하는 커패시터 상부전극과, 제2의 플러그 전극의 상면 및 제1의 층간 절연막의 상면 위에 형성되어 제2의 플러그 전극에 전기적으로 접속된 패드층과, 패드층 위에 형성되어 패드층 위에 위치하는 제3의 개구를 가지는 제2의 층간 절연막과, 적어도 제3의 개구에 형성되어 패드층에 전기적으로 접속된 배선층을 포함한다.
패드층과 커패시터 하부전극은 동일한 재료로 바람직하게 만들어져 있다.
커패시터 하부전극과 제1의 플러그 전극은 서로 바람직하게 일체화되어 있고, 패드층과 제2의 플러그 전극은 서로 바람직하게 일체화되어 있다.
패드층과 커패시터 하부전극은 높은 융점을 가지는 귀금속으로 바람직하게 만들어져 있다.
본 발명의 위의 국면의 반도체 기억장치에 의하면, 주변회로계에 형성된 배선층을 반도체 기판의 주표면에 전기적으로 접속하는 접촉은 제2의 층간 절연막에서 형성된 제3의 개구와, 제3의 개구내에 형성된 배선층과, 패드층과, 제1의 층간 절연막에 형성된 제2의 개구와, 제2의 개구내에 형성된 제2의 플러그 전극으로 형성되어 있다.
패드층은 제2의 플러그 전극상에 형성되어 있다.
패드층은 제1의 층간 절연막의 상면과 제2의 플러그 전극의 위에 바람직하게 형성되어 있다.
이는 패드층의 상면의 커다란 면적을 확보한다.
패드층의 상면의 커다란 면적은 제3의 개구의 위치에 관련하는 자유도를 증가시킨다.
이는 제3의 개구의 형성을 용이하게 한다.
제2의 개구는 제1의 층간 절연막에 형성된다.
제3의 개구는 제2의 층간 절연막에 형성된다.
이것에 의해, 제2 및 제3의 개구의 깊이는 종래의 주변회로계에 형성된 개구(컨택트홀)보다 작다.
따라서, 제2 및 제3의 개구의 에스펙트비는 종래의 주변회로계에 형성된 개구보다 작을 수 있다.
결과적으로, 제2 및 제3의 개구는 종래의 주변회로계내의 개구보다 더욱 용이하게 형성될 수 있다.
위의 문제점들로 인하여, 절연층과 반도체 기판 사이의 접촉은 종래 기술보다 더욱 용이하게 형성될 수 있다.
제3의 개구의 위치에 관련하는 자유도는 증대하기 때문에, 제3의 개구는 제2의 개구의 위치로부터 이동된 위치에 형성될 수 있다.
이것에 의해, 집적도가 증가하더라도 배선층을 형성하기 위하여 넓은 영역을 확보할 수 있다.
그 결과, 집적도가 증가하더라도 배선층은 비교적 용이하게 형성될 수 있다.
패드층과 커패시터 하부전극이 동일한 재료로 만들어진 경우에, 패드층과 커패시터 하부전극은 동일한 스텝에서 형성될 수 있다.
이는 제조공정을 간략화한다.
제1의 플러그 전극 및 커패시터 하부전극이 서로 적분하여 형성되고, 제2의 플러그 전극 및 패드층이 서로 적분하여 형성된 경우, 제1의 플러그 전극과 커패시터 하부전극은 동일한 스텝에서 형성될 수 있으며, 제2의 플러그 전극과 패드층은 동일한 스텝에서 형성될 수 있다.
따라서, 제조공정은 간략화된다.
패드층은 백금(Pt)으로 만들어질 수 있으며, 그 경우에 다음의 동작과 효과를 얻는다.
백금은 제3의 개구의 베이스를 형성한다.
제3의 개구를 형성하는 스텝과 관련하여, 백금의 오버 에칭에 대한 내성은 양호하다.
따라서, 제3의 개구는 용이하게 형성될 수 있다.
백금은 안정한 재료이고 따라서 산화되기 어렵다.
따라서, 배선층과 패드층 사이에 양호한 접촉이 행해질 수 있다.
본 발명의 국면의 반도체 기억장치의 제조방법에 따르면, 제1의 층간 절연막은 메모리셀 부분과 주변회로 부분을 커버하도록 형성되고, 제1의 개구는 메모리셀 부분의 일부를 노출하도록 형성되고, 제2의 개구는 주변회로 부분의 일부를 노출하도록 형성된다.
제1 및 제2의 플러그 전극의 상면과 제1의 층간 절연막의 상면을 커버하도록 도전층이 형성된다.
도전층을 패턴하여 제1의 플러그 전극의 상면상에서 커패시터 하부전극을 형성하고, 제2의 플러그 전극의 상면상에서 패드층을 형성한다.
커패시터 유전체막과 커패시터 상부전극은 커패시터 하부전극을 커버하도록 일련으로 형성된다.
제2의 층간 절연막은 패드층과 커패시터 상부전극을 커버하도록 형성된다.
패드층의 위에 위치하는 제3의 개구는 제2의 층간 절연막에 형성된다.
패드층에 전기적으로 접속된 배선층은 적어도 제3의 개구에서 형성된다.
본 발명의 위의 국면의 반도체 기억장치의 제조방법에 의하면, 주변회로계의 제2의 플러그 전극은 메모리셀 어레이(메모리셀 부분)에 있어서 반도체 기판에 커패시터 하부전극을 접속하도록 제1의 플러그 전극을 형성하는 것과 동일한 스텝에서 형성된다.
주변회로계(주변회로 부분)내의 패드층은 메모리셀 어레이에 있어서 커패시터 하부전극을 형성하는 것과 동일한 스텝에서 형성된다.
따라서, 제2의 플러그 전극과 패드층은 어떠한 부가적인 스텝을 요하지 않고 주변회로계에서 형성된다.
패드층을 커버하는 제3의 개구는 제2의 층간 절연막에 형성된다.
따라서, 제3의 개구는 종래의 주변회로계에 형성된 개구보다 얕다.
제3의 개구는 패드층상에 위치되는 것만이 요구됨으로써, 패드층의 상면의 넓이는 클 수 있으며, 이것에 의해 제3의 개구의 위치에 관련하는 자유도는 비교적 넓게 될 수 있다.
이것에 의해, 제3의 개구는 용이하게 형성될 수 있다.
배선층은 제3의 개구내에 형성된다.
이러한 방법으로, 주변회로계내의 배선층과 반도체 기판의 주표면 사이의 전기적인 접속을 행하도록 접촉을 형성하여, 주변회로계내의 배선층과 반도체 기판의 주표면 사이의 전기적인 접속을 행하는 플러그 전극을 형성하는 데에만 사용되는 스텝을 제거하는 것이 가능하게 될 수 있다.
따라서, 제조공정은 종래 기술보다 간략화될 수 있고, 제조가격을 낮게 할 수 있다.
본 발명의 또다른 국면의 반도체 기억장치의 제조방법에 의하면, 제1의 층간 절연막은 메모리셀 부분과 주변회로 부분을 커버하도록 형성되고, 제1의 개구는 메모리셀 부분의 일부를 노출하도록 형성되고 제2의 개구는 주변회로 부분의 일부를 노출하도록 형성된다.
제1 및 제2의 개구를 충전하는 도전층은 제1의 층간 절연막의 상면 위에 형성된다.
도전층을 패턴하여 제1의 개구를 커버하고 메모리셀 부분의 일부에 전기적으로 접속된 커패시터 하부전극과, 제2의 개구를 커버하고 주변회로 부분의 일부에 전기적으로 접속된 패드층을 형성한다.
커패시터 유전체막과 커패시터 상부전극은 커패시터 하부전극의 위에 연속적으로 형성된다.
제2의 층간 절연막은 패드층과 커패시터 상부전극의 위에 형성된다.
제3의 개구는 패드층의 위에 위치하는 제2의 층간 절연막에 형성된다.
패드층에 전기적으로 접속된 배선층은 적어도 제3의 개구에 형성된다.
위의 국면의 반도체 기억장치의 제조방법에 의하면, 커패시터 하부전극은 제1의 플러그 전극으로써의 기능을 가지도록 부분적으로 형성되고, 패드층은 제2의 플러그 전극으로써의 기능을 가지도록 부분적으로 형성된다.
따라서, 커패시터 하부전극과 제1의 플러그 전극은 서로 일체화되고, 패드층 및 제2의 플러그 전극은 서로 일체화된다.
이것에 의해, 커패시터 하부전극과 제1의 플러그 전극은 동일한 스텝에서 형성될 수 있고, 패드층과 제2의 플러그 전극은 동일한 스텝에서 형성될 수 있다.
따라서, 제조공정은 위의 경우와 비교하여 더욱 간략화될 수 있다.
본 발명의 앞의 다른 목적들, 특징들, 국면 및 이점들은 수바하는 도면과 관련하는 본 발명의 뒤따르는 상세한 설명으로부터 더욱 명백하게 될 것이다.
[실시예1]
본 발명의 제1실시예를 제1a 및 1b∼9a 및 9b도를 참조하여 아래에 설명한다.
제1a도 및 제1b도는 본 발명의 제1실시예의 DRAM의 부분 단면도이다.
제2a 및 2b-9a 및 9b도는 본 발명의 제1실시예의 DRAM을 제조하는 공정에 있어서의 제1∼8스텝을 각각 표시하는 부분 단면도이다.
본 발명의 제1실시예의 DRAM의 구조를 제1a 및 1b도와 관련하여 아래에 설명한다.
제1a도를 참조하여, 본 발명의 DRAM의 메모리셀 어레이(메모리셀 부분)의 구조는 종래 기술에 있어서 DRAM의 메모리셀 어레이와 실질적으로 동일하다.
필드 산화막 2 은 p-형의 반도체 기판 1의 주표면상의 소자 분리영역에 형성된다.
트랜스퍼 트랜지스터 4a 및 4b는 반도체 기판 1의 주표면상의 소자 형성 영역에 형성되어 있다.
트랜스퍼 게이트 트랜지스터 4a는 소스/드레인 영역을 형성하는 n-형 불순물 영역 3a 및 3b과, 불순물 영역 3a 및 3b 사이의 채널 영역상에 그 사이의 게이트 절연막 6a으로 형성된 게이트 전극(워드선) 7a을 포함한다.
트렌스퍼 게이트 트랜지스터 4b는 소스/드레인 영역을 형성하는 n-형 불순물 영역 3b 및 3c 과, 불순물 영역 3b 및 3c사이의 채널영역상에 그 사이의 게이트 절연막 6b으로 형성된 게이트 전극 7b을 포함한다.
또다른 트랜스퍼 게이트 트랜지스터의 게이트 전극 7c 및 7d 은 필드 산화막 2상에 형성된다.
게이트 전극(워드선) 7a, 7b, 7c, 7d 은 산화막 9 으로 커버되어 있다.
불순물 영역 3b에 전기적으로 접속된 매립 비트선 10 은 소정의 불순물 영역 3b상에 형성되어 있다.
매립 비트선 10 은 절연층 12 으로 커버되어 있다.
절연층 12 및 산화막 9 은 반도체 기판 1 의 주표면상에 형성되고 BPSG막으로 만들어진 제1의 층간 절연막 14 으로 커버되어 있다.
제1의 층간 절연막 14 은 소정의 위치에 불순물 영역 3a, 3c, 3d의 표면까지 연장하는 제1의 컨택트홀 15 을 구비하고 있다.
그 안에 도입된 불순물을 함유하는 플리실리콘이나 텅스텐(W)으로 만들어진 제1의 플러그 전극 16 은 컨택트홀 15내에 형성되어 있다.
매립층 29 은 제1의 플러그 전극 16 의 상면상에 형성되어 있다.
매립층 29은 Tin, Ta, Ti/TiN/Ti 또는 Ti 등의 재료로 만들어질 수 있다.
매립층 29 은 커패시터 하부전극 17 의 재료와 제1의 플러그 전극 16 의 재료 사이의 확산을 방지한다.
커패시터 하부전극 17 은 매립층 29 상에 형성된다.
커패시터 하부전극 17 은 백금(Pt)이나 팔라듐(Pd) 등의 고융점의 귀금속으로 만들어질 수 있고, 약 500Å에서 약 2000Å의 막 두께를 바람직하게 갖는다.
커패시터 하부전극 17 은 커패시터 유전체막 18 으로 커버되어 있다.
커패시터 유전체막 18 은 SrTiO3(STO)나 PZT 등의 고유전체 저항을 가지는 재료로 만들어질 수 있고, 약 500Å에서 약 1000Å의 막두께를 바람직하게 갖는다.
커패시터 유전체막 18 은 커패시터 상부전극 19 으로 커버되어 있다.
커패시터 상부전극 19 은 백금(Pt)등의 고융점의 귀금속으로 만들어질 수 있고, 약 500Å에서 약 2000Å의 막두께를 바람직하게 갖는다.
커패시터 하부전극 17, 커패시터 유전체막 18 및 커패시터 상부전극 19 은 커패시터 24 를 형성한다.
커패시터 상부전극 19 은 예를 들어 BPSG막으로 만들어진 제2의 층간 절연막 20으로 커버되어 있다.
제2의 층간 절연막 20은 약 5000Å에서 약 8000Å의 막두께를 갖는다.
제1의 알루미늄 배선층 21 은 서로간에 소정의 간격을 두고 제2의 층간 절연막 20으로 형성되어 있다.
제1의 알루미늄 배선층 21 은 보호막 22 으로 커버되어 있다.
제2의 알루미늄 배선층 23 은 보호막 22 상에 형성되어 있다.
다음에, 실시예의 DRAM의 주변회로계(주변회로 부분)의 구조를 아래에 설명한다.
제1b도를 참조하여, 주변회로계 역시 반도체 기판 1의 주표면상의 소자 분리영역에 필드 산화막 2 을 구비한다.
MOS 트랜지스터 5 및 불순물 영역 3e 은 반도체 기판 1의 주표면상의 소자 형성 영역에 형성되어 있다.
MOS 트랜지스터 5 는 소스/드레인 영역을 형성하는 불순물 영역 3f 및 3g 과, 불순물 영역 3f 및 3g 사이의 채널 영역상에 그 사이의 게이트 절연막 6c 으로 형성된 게이트 전극 8 을 포함한다.
폴리실리콘 패트 11a 및 11b 는 각각 불순물 영역 3f 및 3g 상에 형성되고 그에 전기적으로 접속된다.
폴리실리콘 패드 11a 는 절연층 13 으로 커버된다.
불순물 영역 3e 뿐 아니라 폴리실리콘 패드 11a 및 11b 역시 BPSG 등으로 만들어진 수 있는 제 1의 층간 절연막 14a 으로 커버되어 있다.
제 1의 층간 절연막 14a 은 그의 소정 위치에 약 300Å 에서 약 1㎛의 깊이를 가지는 제 2의 컨택트홀 15a 을 구비하고 있다.
따라서, 제 2의 컨택트홀 15a 은 종래 기술에 있어서 제 2의 컨택트홀 215a 보다 얕다.
이것에 의해, 제 2의 컨택트홀 15a 의 에스펙트비는 이미 기술된 종래 기술에 있어서 제 2의 컨택트홀 215a 보다 작을 수 있다.
그 안으로 도입된 불순물을 함유하는 폴리실리콘이나 텅스텐(W)으로 만들어진 제 2의 플러그 전극 16a은 제 2의 컨택트홀 15a 내에 형성되어 있다.
제2의 플러그 전극 16a 은 이미 기술된 제1의 플러그 전극 16 의 재료와 동일하게 만들어지는 것이 바람직하다.
패드층 17a 은 제2의 플러그 전극 16a 상에 형성되어 있다.
패드층 17a 은 커패시터 하부전극 17 과 동일한 재료로 만들어지는 것이 바람직하다.
이것에 의해, 패드층 17a 은 커패시터 하부전극 17 과 동일한 스텝에서 형성될 수 있다.
이는 새로운 스텝을 부가하지 않고 주변회로계에 있어서 패드층 17a 의 형성을 가능하게 한다.
위의 구조에 있어서, 패드층 17a 과 반도체 기판 1 상의 도전층 사이의 거리는 종래 기술에 있어서 제1의 알루미늄 배선층 221a과 반도체 기판 201 상의 도전층 사이의 거리보다 짧다.
그러나, 종래 기술과 관련하여 이미 기술된 것처럼, 패드층 17a 과 반도체 기판 1 상의 도전층 사이의 위의 막두께를 가지는 제1의 층간 절연막 14a 을 가지는 것에 의해서 그들 사이의 절연성을 확보할 수 있다.
패드층 17a 은 제1도에 표시된 것처럼 제2의 플러그 전극 16a 과 제1의 층간 절연막 14a 의 상면까지 연장한다.
패드층 17a 은 비교적 큰 상면과 저면을 가지도록 형성되는 것이 바람직하다.
이것에 의해, 패드층 17a 은 제2의 플러그 전극 16a 에 용이하게 접속될 수 있다.
따라서 패드층 17a 은 용이하게 형성될 수 있다.
이는 또한 후의 스텝에서 패드층 17a상에 형성될 제3의 컨택트홀 15b의 위치와 관련하는 자유도를 증가시킨다.
따라서, 제3의 컨택트홀 15b 은 용이하게 형성될 수 있다.
제3의 컨택트홀 15b 의 위치와 관련하는 높은 자유도로 인하여, 제3의 컨택트홀 15b 은 제2의 컨택트홀 15a 의 위치에서 이동된 위치에 형성될 수 있다.
이것에 의해, 집적도가 증가하더라도 제1의 알루미늄 배선층 21a을 형성하기 위해서 비교적 큰 영역을 확보하는 것이 가능하다.
그 결과, 제1의 알루미늄 배선층 21a은 집적도가 향상되더라도 용이하게 형성될 수 있다.
제2의 층간 절연막 20a 은 패드층 17a 위에 형성된다.
제2의 층간 절연막 20a 의 막두께는 약 5000Å에서 8000Å인 것이 바람직하고, BPSG 등의 재료로 만들어질 수 있다.
제2의 층간 절연막 20a 은 패드층 17a 위에 위치하는 제3의 컨택트홀 15b를 구비하고 있다.
제2의 컨택트홀 15b의 깊이는 약 5000Å에서 8000Å 정도이고, 종래의 기술에 있어서 제2의 컨택트홀 215a보다 작다.
이것에 의해, 제3의 컨택트홀 15b의 에스펙트비는 종래의 기술에 있어서 제2의 컨택트홀 215a보다 작을 수 있다.
제3의 컨택트홀 15b 의 베이스는 패드층 17a 으로 형성된다.
패드층 17a의 재료로써 백금이 선택된다면, 제3의 컨택트홀 15b을 형성하는 경우에 오버-에칭에 대하여 양호한 저항이 얻어질 수 있다.
위의 문제점들로 인하여, 제3의 컨택트홀 15b 은 매우 용이하게 형성될 수 있다.
제1의 알루미늄 배선층 21a 은 제3의 컨택트홀 15b 내에 형성된다.
패드층 17a 의 재료로써 백금이 선택된다면, 패드층 17a 의 표면은 거의 산화되지 않고, 이는 백금이 안정한 재료이기 때문이다.
따라서, 제1의 알루미늄 배선층 21a 과 패드층 17a 사이에서 양호한 접촉이 만들어질 수 있다.
보호막 22a 은 제1의 알루미늄 배선층 21a 을 커버하도록 형성된다.
제2의 알루미늄 배선층 23a 은 보호막 22a 위에 형성된다.
제2a도 및 2b∼9a 및 9b도를 참조하여, 제1도에 표시된 본 발명의 제1실시예의 DRAM울 제조하는 방법을 아래에 설명한다.
제2a 및 2b도를 참조하여, 종래의 기술과 동일한 공정을 수행하여 메모리셀 어레이에 있어서 트랜스퍼 게이트 트랜지스터 4a 및 4b, 매립 비트선 10, 게이트 전극 7c 및 7d, 필드 산화막 2 을 형성한다.
또한, MOS 트랜지스터 5, 플리실리콘 패드 11a 및 11b, 필드 산화막 2 을 주변회로계내에 형성한다.
CVD법등을 수행하여 반도체 기판 1의 주표면 전체 위에 예를 들어 BPSG 막으로 만들어진 제1의 층간 절연막 14 및 14 을 형성한다.
따라서 바람직하게 형성된 제1의 층간 절연막 14 및 14a 는 약 3000Å에서 1㎛의 막두께를 갖는다.
제3a 및 3b도를 참조하여, 불순물 영역 3a, 3c, 3d의 표면에 이르는 제1의 컨택트홀 15 은 메모리셀 어레이에 있어서 소정 위치에 형성된다.
동시에, 불순물 영역 3e 과 플리실리콘 패드 11a 및 11b 의 표면에 각각 이르는 제2의 컨택트홀 15a 은 주변회로계의 제1의 층간 절연막 14a 에 있어서 소정 위치에 형성된다.
주변회로계내의 제2의 컨택트홀 15a 은 약 3000Å에서 1㎛정도의 깊이 D3를 가지며, 또한 약 0.6㎛에서 0.8㎛의 개구폭 W1을 갖는다.
따라서, 제2의 컨택트홀 15a 의 에스펙트비는 약 0.4에서 1.7의 범위내에 있고, 따라서 종래 기술에 있어서 주변회로계에 형성된 컨택트홀 215a의 약 2에서 3의 불이익하게 큰 에스펙트비보다 작다.
이는 종래의 기술에 있어서 제2의 컨택트홀 215a에 비하여, 제2의 컨택트홀 15a 의 형성을 용이하게 한다.
제4a 및 4b도를 참조하여, 예를 들어 플리실리콘으로 되는 제1 및 제2의 플러그 전극 16 과 16a 은 아래에 설명된 방식으로 제1 및 제2의 컨택트홀 15 및 15a 내에 각각 형성된다.
우선, 반도체 기판의 주표면상에서, CVD법등을 사용하여 제1 및 제2의 컨택트홀 15 및 15a를 충전하는 플리실리콘층을 형성한다.
바람직하게 그렇게 형성된 플리실리콘층은 그 안으로 도입된 불순물을 함유한다.
플리실리콘층상에 에치백을 행하여 제1 및 제2의 컨택트홀 15 및 15a에 있어서 플리실리콘으로 만들어진 제1 및 제2의 플러그 전극 16 및 16a 를 각각 형성한다.
그러나 CMOS(Complementary Metal Oxide Semiconductor) 장치가 주변회로계에서 형성된다면, 위의 방식으로 제1 및 제2의 플러그 전극 16 및 16a 을 형성하는 것은 CMOS 가 pMOS 및 nMOS 를 가진다는 사실로 인하여 다음의 문제점을 야기할 수 있다.
메모리셀 어레이내에 형성돈 불순물 영역 3a, 3b, 3c, 3d 의 도전형은 이 실시예에 있어서 n-형이다.
따라서, n-형의 불순물은 제1 및 제2의 플러그 전극 16 및 16a 을 형성하는 플리실리콘층으로 도입된다.
따라서, n-형의 불순물을 함유하는 제2의 플러그 전극 16a 은 pMOS의 불순물 영역상에도 형성된다.
그러나 그러한 기술은 기초가 되는 p-형 영역을 가지는 그들 부분의 저항을 증가시킨다.
위의 문제점을 극복하기 위하여, 도프되지 않은 플리실리콘은 제1 및 제2의 플럭 전극 16 및 16a 을 형성하도록 퇴적될 수 있다.
도프되지 않은 폴리실리콘층상에 에치백을 행하여 제1 및 제2의 컨택트홀 15 및 15a에 있어서 플러그 전극 16 및 16a 을 형성한다.
그 후 이온 주입을 수행하여 n-형 불순물을 n-형 영역의 위의 그들 플러그로 주입하고 p-형 불순물은 p-형 영역의 위의 그들 플러그내로 주입한다.
이것에 의해, 제1 및 제2의 플러그 전극 16 및 16a 가 형성된다.
이러한 방식으로, 반도체 기판 1의 주표면에 형성된 불순물 영역의 도전형에 대응하는 도전형의 제1 및 제2의 플러그 전극 16 및 16a 을 형성하는 것이 가능하다.
제1a 및 5b도를 참조하여, 스퍼터링법 등을 사용하여 제1 및 제2의 플러그 전극 16 및 16a 과 제1의 층간 절연막 14 및 14a 상에 매립층을 퇴적한다.
예를 들어 스퍼터링법에 의하여 매립층상에 소정의 막두께를 가지는 백금층을 퇴적한다.
백금층 및 매립층은 소정의 형상으로 패턴된다.
이것에 의해, 매립층 29 및 커패시터 하부전극 17 은 메모리셀 어레이내에 형성되고, 동시에, 매립층 29a 및 패드층 17a 은 주변회로계내에 형성된다.
주변회로계내에 이렇게 형성된 패드층 17a의 평면폭 W2은 약 1㎛에서 2㎛인 것이 바람직하다.
패드층 17a은 임의의 형상을 가질 수 있다.
제6a 및 6b도를 참조하여, 커패시터 유전체막 18 을 형성하여 예를 들어 스퍼터링법에 의하여 메모리셀 어레이에 있어서 커패시터 하부전극 17 을 커버한다.
커패시터 유전체막 18 은 SrTiO3등의 고유전체 재료로 만들어진다.
예를 들어 백금으로 만들어진 커패시터 상부전극 19 을 형성하여 예를 들어 스퍼터링법에 의하여 커패시터 유전체막 18 을 커버한다.
이것에 의해, 커패시터 상부전극 19, 커패시터 유전체막 18, 커패시터 하부전극 17 을 포함하는 커패시터 24 는 메모리셀 어레이 24 내에 형성된다.
제7a 및 7b도를 참조하여, 예를 들어 BPSG로 만들어진 제2의 층간 절연막 20 및 20a 을 형성하여 CVD법등에 의하여 커패시터 상부전극 29 및 패드층 17a 을 각각 커버한다.
제2의 층간 절연막 20 및 20a 의 막두께는 약 5000Å∼8000Å인 것이 바람직하다.
제8a 및 8b도를 참조하여, 제3의 컨택트홀 15b는 제2의 층간 절연막 20a 내에 형성된다.
제3의 컨택트홀 15b은 패드층 17a 의 위에 위치한다.
따라서, 제3의 컨택트홀 15b의 위치에 관련하는 자유도는 증대될 수 있고, 이는 패드층 17a 각각이 이미 설명한 것처럼 비교적 큰 평면폭 W2 을 가지기 때문이다.
제2의 층간 절연막 20a의 막두께는 약 5000Å∼8000Å의 범위내에 있기 때문에, 제3의 컨택트홀 15b의 깊이 D4는 종래의 기술에 있어서 제2의 컨택트홀 215a 의 깊이D2보다 작다.
따라서, 제3의 컨택트홀 15b 의 에스펙트비는 종래의 기술에 있어서 제2의 컨택트홀 215a 의 에스펙트비보다 작다.
따라서, 제3의 컨택트홀 15b 은 용이하게 형성될 수 있다.
제9a 및 9b도를 참조하여, 제1의 알루미늄 배선층 21은 서로 소정 간격을 두고 메모리셀 어레이에 있어서 제2의 층간 절연막 20 상에 형성된다.
동시에, 제1의 알루미늄 배선층 21a 은 주변회로계의 제3의 컨택트홀 15a 내에 형성된다.
이와 관련하여, 패드층 17a 은 백금으로 만들어지고, 따라서 산화되기 어렵다.
따라서, 알루미늄 배선층 21a 과 패드층 17a 사이에 양호한 접촉을 얻을 수 있다.
그 후, 종래의 기술에 있어서와 동일한 스텝을 수행하여 제2의 알루미늄 배선층 23 및 23a 뿐만 아니라 보호막 22 및 22a 도 형성한다.
이것에 의해, 제1a 및 1b에 표시된 제1실시예의 DRAM을 완성한다.
[실시예2]
제10a 및 10b∼12a 및 12b도를 참조하여, 본 발명의 제2실시예를 아래에 설명한다.
제10a 및 10b도는 본 발명의 제2실시예의 DRAM을 표시하는 부분 단면도이다.
제11a 및 11b∼12a 및 12b도는 본 발명의 제2실시예의 DRAM을 제조하는 공정에 있어서 제8 및 9 스텝을 각각 표시하는 단면도이다.
제10a 및 10b도를 참조하여, 본 발명의 제2실시예의 DRAM의 구조를 아래에 설명한다.
제10도에 표시된 실시예에 있어서, 주변회로계는 텅스텐(W) 등으로 만들어지고 제3의 컨택트홀 15b 내에 형성되는 제3의 플러그 25를 구비한다.
구조의 나머지는 제1실시예의 DRAM과 실질적으로 동일하다.
따라서, 제1실시예와 동일하게, 제1의 알루미늄 배선층 21a 뿐 아니라 제2 및 제3의 컨택트홀 15a 및 15b 역시 선행기술에 있어서보다 용이하게 형성될 수 있다.
제3의 플러그 전극 25 를 구비함으로써, 제1의 알루미늄 배선층 21a 및 패드층 17a 사이의 접촉의 신뢰성은 다음의 이유로 향상될 수 있다.
제1의 알루미늄 배선층 21a은 스퍼터링법에 의하여 일반적으로 형성된다.
따라서, 그들은 불규칙한 표면이나 단차표면을 근접하여 커버하지 못한다.
한편, 컨택트홀 15b의 깊이 D4(제8B도에 표시됨)는 상술한 것과 같이 종래 기술의 주변회로계에 있어서 제2의 컨택트홀 215a 의 깊이 D2(제37도에 표시됨)보다 작지만 , 어느 정도의 양을 갖는다.
따라서, 제1실시예에 있어서와 같이, 제1의 알루미늄 배선층 21a 이 제3의 컨택트홀 15b내에 직접적으로 형성된다면, 알루미늄 배선층 21a 의 단차 피복성은 약하기 때문에 제1의 알루미늄 배선층 21a 은 제3의 컨택트홀 15b에서 파괴될 수 있다.
위와는 대조적으로, 이러한 제2실시예에는 제3의 플러그 전극 25 으로 충전된 제3의 컨택트홀 15b를 구비함으로써, 상술된 제1의 알루미늄 배선층 21a의 파괴의 문제는 실질적으로 발생하지 않게 된다.
제11a 및 11b∼12a 및 12b도를 참조하여, 본 발명에 의한 제2실시예의 DRAM을 제조하는 공정을 아래에 설명한다.
제11a 및 11b도를 참조하여, 초기 스텝에서부터 제3의 컨택트홀 15 을 형성하는 스텝까지의 공정은 제1실시예와 동일하게 수행된다.
다음에, CVD법등을 사용하여 제3의 컨택트홀 15b 을 충전하는 텅스텐(W)등의 도전층을 퇴적한다.
도전층 25a상에 에치백을 행하여 제12a 및 12b도에 표시된 것처럼 제3의 컨택트홀 15b에 있어서 제3의 플러그 전극 25 을 형성한다.
그 후, 제1실시예와 동일한 스텝을 행하여 제1의 알루미늄 배선층 21a 및 21, 보호막 22 및 22a, 제2의 알루미늄 배선층 23 및 23a 을 연속적으로 형성한다.
이것에 의해, 제10a도 및 10b에 표시된 제2실시예의 DRAM을 완성한다.
이러한 실시예는 공정이 비싸다는 사실에도 불구하고 플러그 전극 25 을 형성하는 공정을 사용하고, 따라서 제조가격은 제1실시예보다 크다.
그러나, 제2실시예는 패드층 17a 및 제1의 알루미늄 배선층 21a 사이의 접촉 신뢰성을 더욱 향상시킬 수 있다.
[실시예3]
다음에, 본 발명의 제3실시예를 제13a 및 13b∼18a 및 18b도를 참조하여 아래에 설명한다.
제18a 및 18b도는 본 발명의 제3실시예의 DRAM을 표시하는 부분 단면도이다.
제14a 및 14b∼18a 및 18b도는 본 발명의 제3실시예의 DRAM을 제조하는 공정에 있어서 제2∼6스텝을 표시하는 부분 단면도이다.
제13a 및 13b도를 참조하여, 본 발명의 제3실시예의 DRAM의 구조를 아래에 설명한다.
제13a 및 13b도에 표시된 것처럼, 이러한 실시예는 제1의 컨택트홀 15 과 제1의 플러그 전극 16 각각의 내부 표면 사이에 매립층 28을 구비한다.
이러한 실시예에 있어서, 매립층 28 은 Ti층 26 과 Ti층 26 상에 형성된 TiN 총 27 을 포함한다.
매립층 28 은 반도체 기판 1 의 재료와 플러그 전극 16 의 재료 사이의 상호 확산을 방지하는 어떠한 다른 재료로 형성될 수 있다.
또한, 주변회록계는 제2의 컨택트홀 15a 와 제2의 플러그 전극 16a 의 내부표면 사이에 형성된 매립층 28a 을 구비한다.
각각의 매립층 28a은 Ti층 26a과 Ti층 26a상에 형성된 TiN층 27a를 포함한다.
Ti층 26 및 26a의 막두께는 약 50Å∼100Å인 것이 바람직하다.
TiN층 27 및 27a의 막두께는 약 500Å인 것이 바람직하다.
나머지의 구조는 제1실시예와 실질적으로 동일하다.
따라서, 제1실시예와 동일하게, 제1의 알루미늄 배선층 21a 뿐 아니라 제2 및 제3의 컨택트홀 15a 및 15b 은 선행 기술에 있어서보다 더욱 용이하게 형성될 수 있다.
매립층 28 및 28a 을 구비한 것은 2가지의 경우, 즉, 제1 및 제2의 플러그 전극 16 및 16a이 폴리실리콘으로 만들어진 경우 및 텅스텐(W)으로 만들어진 경우와 관련하여 아래에 설명될 이점들을 획득할 수 있다.
폴리실리콘이 제1 및 제2의 플러그 전극 16 및 16a의 재료로써 선택된다면, CMOS 장치가 주변회로계에 있어서 형성되는 경우라도 매립층 28 및 28a 을 구비하는 것을 용이한 제조를 가능하게 한다.
더욱 특히, 모든 제2의 플러그 전극 16a 은 동일한 도전형을 가지도록 설정될 수 있다.
따라서, 제1실시예에 있어서 요구되는, 제2의 플러그 전극 16a의 도전형을 변화시키기 위한 이온 주입을 행할 필요가 없다.
그 결과, 제2의 플러그 전극은 용이하게 형성될 수 있다.
매립층 28 및 28a 을 구비하는 것에 의하여, 반도체 기판 1의 주표면상에 형성된 불순물 영역과 제1 및 제2의 플러그 전극 16 및 16a 사이의 오믹(ohmic) 접촉을 행하는 것이 가능하다.
따라서, 컨택트 저항의 저감이 가능하다.
제1 및 제2의 플러그 전극 16 및 16a 의 재료로써 텅스텐(W)이 선택되는 경우, 매립층 28 및 28a 을 구비하는 것은 반도체 기판 1과 텅스텐(W)의 반응을 방지할 수 있다.
또한 매립층 28 및 28a 의 구비로 인하여, 반도체 기판 1 과 제1 및 제2의 플러그 전극 16 및 16a 사이의 밀착성은 매립층 28 및 28a 가 구비되지 않은 경우에 비하여 향상될 수 있다.
본 발명의 제3실시예의 DRAM의 제조공정은 제14a 및 14b∼18a 및 18b도를 참조하여 아래에 설명될 것이다.
제14a 및 14b도를 참조하여, 초기 스텝에서부터 제1의 층간 절연막 14 및 14a를 형성하는 스텝까지의 공정은 제1실시예와 동일하게 수행한다.
그러나 제1실시예와 대조하여, 폴리실리콘 패드 11a 및 11b는 이러한 실시예에 의한 주변회로계에 있어서 불순물 영역 3f 및 3g 상에 형성되지 않는다.
폴리실리콘 패드 11a 및 11b는 제2의 컨택트홀 15a의 형성시 마스크의 어긋남의 최대 허용량이 비교적 크게 될 수 있다는 장점을 가질 수 있다.
그러나, 폴리실리콘 패드 11a 및 11b의 구비는 바람직하지 않게 제조공정을 복잡하게 한다.
따라서, 가능하다면 폴리실리콘 패드 11a 및 11b을 형성하지 않는 것이 바람직하다.
위의 문제점들의 견지에서, 폴리실리콘 패드 11a 및 11b을 구비하지 않도록 이러한 실시예를 고안한다.
따라서, 마스크의 어긋남의 최대 허용량은 제2의 컨택트홀 15a의 형성시에 비교적 작게 될 수 있으나, 제조가격은 감소될 수 있다.
제1의 층간 절연막 14 및 14a 상에 이방성 에칭을 행하여 불순물 영역 3a, 3c, 3d, 3e, 3f, 3g 의 표면에 이르는 제1 및 제2의 컨택트홀 15 및 15a 을 형성한다.
제15a도 및 15b도를 참조하여, 스퍼터링법 등을 사용하여 제1 및 제2의 컨택트홀 15 및 15a 의 내부표면을 포함하는 제1의 층간 절연막 14 및 14a상에 Ti층 26 및 TiN층 27 을 형성한다.
CVD 법등을 사용하여 예를 들어, 그 안으로 도입된 불순물을 포함하는 텅스텐(W)이나 폴리실리콘으로 만들어진 도전층 16b을 TiN층 27 상에 퇴적한다.
이러한 스텝에 있어서, 제1 및 제2의 컨택트홀 15 및 15a 을 충전하도록 도전층 16b을 형성한다.
다음에, 도전층 16b 상에서 에치백을 행한다.
이것에 의해, 제16a 및 16b도에 표시돈 것처럼, 제1 및 제2의 컨택트홀 15 및 15a내에 제1 및 제2의 플러그 전극 16 및 16a 을 형성한다.
다음에, TiN층 27 및 27a 와 TiN층 26 및 26a상에 에칭을 행한다.
이것에 의해, Ti층 26 및 26a와 TiN층 27 및 27a는 제17a 및 17b도에 표시된 것처럼 제1 및 제2의 컨택트홀 15 및 15a 내에만 남게 된다.
제18a 및 18b도를 참조하여, 매립층 29 및 커패시터 하부전극 17 은 제1실시예와 동일한 방법에 의하여 제1의 플러그 전극 16 상에 형성된다.
동시에, 매립층 29a 및 패드층 17a는 주변회로계에 있어서 제2의 플러그 전극 16a과 제1의 층간 절연막 14a의 상면 위에 형성된다.
그 후, 제1실시예와 동일한 스텝을 수행하여 커패시터 유전체막 18, 커패시터 상부전극 19, 제2의 층간 절연막 20 및 20a, 제1의 알루미늄 배선층 21 및 21a, 보호막 22 및 22a, 제2의 알루미늄 배선층 23 및 23a 을 형성한다.
이것에 의해, 제13a 및 13b도에 표시된 제3실시예의 DRAM이 완성된다.
이 실시예의 제조방법에 따라서, 매립층 28 및 28a은 제1실시예의 구조에 부가된다.
이는 어느 정도까지는 제조공정을 복잡하게 할 수 있다.
그러나, DRAM의 신뢰성, 성능 및 기타는 더욱 향상될 수 있다.
[실시예4]
제19a 및 19b∼22a 및 22b도를 참조하여, 본 발명의 제4실시예의 DRAM을 아래에 설명한다.
제19a 및 19b도는 본 발명의 제4실시예의 DRAM을 표시하는 부분 단면도이다.
제20a 및 20b∼22a 및 22b도는 본 발명의 제4실시예의 DRAM을 제조하는 공정에 있어서 제6∼8 공정을 표시하는 부분 단면도이다.
우선 제19a 및 19b도를 참조하여, 본 발명의 제4실시예의 DRAM의 구조를 아래에 설명한다.
이러한 실시예는 전에 설명된 제3실시예의 변형이며, 제3의 플러그 전극 25이 제3의 컨택트홀 15b내에 형성된다는 점에서 제3실시예와 다르다.
타의 구조는 제3실시예와 동일하다.
이러한 구조로 인하여, 제2실시예는 제1실시예에 비하여 신뢰성을 향상할 수 있기 때문에, 제1의 알루미늄 배선층 21a 과 패드층 17a 사이의 접촉의 신뢰성은 제3실시예에 비하여 향상될 수 있다.
제20a 및 20b∼22a 및 22b도를 참조하여, 본 발명의 제4실시예의 DRAM을 제조하는 방법을 아래에 설명한다.
제20a 및 20b도를 참조하여, 초기의 스텝에서부터 제2의 층간 절연막 20 및 20a를 형성하기 위한 스텝까지의 공정은 제3실시예와 유사하게 수행된다.
제21a 및 21b도를 참조하여, 제3의 컨택트홀 15b은 제2실시예와 동일한 방법에 의하여 주변회로계에 있어서 제2의 층간 절연막 20a에 형성된다.
제3의 플러그 전극 25 은 제2실시예와 동일한 방법에 의하여 제3의 컨택트홀 15b내에 형성된다.
제22a 및 22b도를 참조하여, 제1의 알루미늄 배선층 21은 서로 소정의 간격을 두고 메모리셀 어레이에 있어서 제2의 층간 절연막 22 상에 형성된다.
동시에, 제1의 알루미늄 배선층 21a은 주변회로계에 있어서 제3의 플러그 전극 25 상에 형성된다.
그후, 제 1 실시예와 동일한 스텝을 수행하여 제 2의 알루미늄 배선층 23 및 23a 뿐만 아니라 보호막 22 및 22a 도 형성한다.
이것에 의해, 제 19a 및 29b 도에 표시된 제 4 실시예의 DRAM을 완성한다.
또한 이러한 실시예에 있어서, 제 2 및 제 3의 컨택트홀 15a 및 15b 은 이미 설명된 실시예와 동일하게, 종래 기술보다 더욱 용이하게 형성될 수 있다.
플러그 전극 25 의 형성은 어느 정도까지 제조 가격을 증대시킨다 하더라도, 신뢰성을 향상시킨다.
[실시예 5]
제 23a 및 23b∼27a 및 27b도를 참조하여, 본 발명의 제 5 실시예의 DRAM을 아래에 설명한다.
제 23a 및 23b 도는 본 발명의 제 5 실시예의 DRAM을 표시하는 부분 단면도이다.
제 24a 및 24b∼27a 및 27b 도는 본 발명의 제 5 실시예의 DRAM을 제조하는 공정에 있어서 제 4∼7 스텝을 표시하는 부분 단면도이다.
커패시터 유전체막으로써 고유전체막으로 만들어진 막을 사용하지 않는 DRAM에 본 발명이 적용될 수 있다는 사실의 견지에서 이 실시예를 설명한다.
제23a 및 23b도를 참조하여, 본 발명의 제5실시예의 DRAM의 구조를 아래에 설명한다.
제23a 및 23b도를 참조하여, 이러한 실시예는 제13a도에 표시된 제3실시예에 있어서 커패시터 하부전극 17 및 플러그 전극 16 을 총체적으로 포함하는 구조를 각각 가지는 커패시터 하부전극 17b을 포함한다.
주변회로계내에 형성된 패드층 17c은 제13b도에 표시된 패드층 17a 및 제2의 플러그 전극 16a을 총체적으로 포함하는 구조를 각각 가진다.
패드층 17c 및 커패시터 하부전극 17b은 폴리실리콘으로 만들어질 수 있다.
이 실시예에 있어서, 커패시터 유전체막 18 은 ONO막등으로 만들어진다.
커패시터 상부전극 19a은 폴리실리콘으로 만들어진다.
타의 구조는 제13a 및 13b도에 표시된 제3실시예의 구조와 동일하다.
커패시터 하부전극 17b 및 패드층 17c의 위의 구조로 인하여, 제조공정은 제3실시예보다 더욱 단순할 수 있다.
제3실시예에 있어서, 커패시터 하부전극 17 및 패드층 17a은 제1 및 제2의 플러그 전극 16 및 16a를 형성하는 것과는 다른 공정에서 형성된다.
그러나, 이 실시예는 동일한 공정에서 그것들을 형성할 수 있다.
따라서, 제조공정은 제3실시예보다 더 단순하게 될 수 있다.
이미 설명된 실시예와 동일하게, 실시예는 선행 기술보다 더욱 용이하게 제1의 알루미늄 배선층 21a 뿐 아니라 제2 및 제3의 컨택트홀 15a 및 15 을 형성할 수 있다.
제24a 및 24b∼27a 및 27b도를 참조하여, 본 발명의 제5실시예의 DRAM을 제조하는 방법을 아래에 설명한다.
제24a 및 24b도를 참조하여, 초기 스텝에서부터 TiN층 27 및 27a 을 형성하는 스텝까지의 공정은 제3실시예와 동일하게 수행한다.
다음에, CVD 법등을 사용하여 TiN층 27 및 27a상에 폴리실리콘층 17b 및 17c 를 각각 형성한다.
소정의 형상으로 패턴한 레지스트 패턴 30 및 30b는 폴리실리콘등 17b 및 17c상에 형성된다.
제25a 및 25b도를 참조하여, 폴리실리콘층 17b 및 17c, TiN층 27 및 27a, Ti층 26 및 26a는 레지스트 패턴 30 및 30a을 마스크로 사용하여 순차 에칭된다.
이것에 의해, 매립층 28 및 28a, 커패시터 하부전극 17b 및 패드층 17c가 형성된다.
제26a 및 26b도를 참조하여, ONO막으로 만들어진 커패시터 유전체막 18a을 형성하여 커패시터 하부전극 17bZ을 커버한다.
CVD법등을 사용하여 폴리실리콘등으로 만들어지고 커패시터 유전체막 18a을 커버하는 커패시터 상부전극 19a을 형성한다.
제27a 및 28b도를 참조하여, CVD법등을 사용하여 BPSG막으로 이루어진 제2의 층간 절연막 20 및 20a을 형성하여 커패시터 상부전극 19a 및 패드층 17c을 커버한다.
주변회로계에 있어서 패드층 17c 위에 위치하는 제2의 층간 절연막 20a의 위치에서 제3의 컨택트홀 15b을 형성한다.
그 후, 제3실시예와 동일한 공정을 수행하여 제1의 알루미늄 배선층 21 및 21a, 보호막 22 및 22a, 제2의 알루미늄 배선층 23 및 23a을 형성한다.
그것에 의해, 제23a 및 23b도에 표시된 제5실기예의 DRAM을 완성한다.
전에 설명된 실시예에 있어서, 메모리셀 어레이내에 형성된 층간 절연막(14 및 20)은 주변회로계에 형성된 층간 절연막(14a 및 20a)과 동일한 재료로 만들어진다.
그러나, 다른 재료가 사용될 수 있다.
이전에 설명한 것처럼, 본 발명의 반도체 기억장치에 의하면, 종래 기술에서 행하여졌던 것처럼, 주변회로계에 있어서 커다란 에스펙트비의 개구(컨택트홀)를 형성할 필요가 없다.
따라서, 개구는 주변회로계에 있어서 용이하게 형성될 수 있다.
패드층은 주변회로계내에 형성되어 반도체 기판의 주표면과 배선층 사이에 접촉을 행한다.
패드층은 제3의 개구의 위치에 관련하는 자유도를 증가시키는 제1의 층간 절연막의 상면위로 연장될 수 있다.
이것에 의해, 제3의 개구와 배선층은 집적도가 더욱 증가하더라도 용이하게 형성될 수 있다.
패드층과 커패시터 하부전극은 동일한 재료로 만들어질 수 있으며, 그 경우에 패드층과 커패시터 하부전극은 동일한 단계에서 형성될 수 있고, 제조공정을 단순화한다.
그것에 의해, 제조가격은 감속될 수 있다.
제1의 플러그 전극과 커패시터 하부전극은 서로 종합될 수 있으며, 제2의 플러그 전극과 패드층은 서로 종합될 수 있고, 그 경우에 제조공정은 더욱 단순화될 수 있다.
그것에 의해, 제조가격은 더욱 감소될 수 있다.
백금등의 고융점의 금속은 패드층의 재료로써 선택될 수 있으며, 그 경우 배선층과 패드층 사이에 양호한 접촉이 만들어질 수 있고, 제3의 컨택트홀 15b은 용이하게 형성될 수 있다.
본 발명의 하나의 국면의 반도체 기억장치를 제조하는 방법에 의하면, 커패시터 하부전극과 동일한 스텝에서 형성된 패드층이 잔재한다.
이것에 의해, 주변회로계에 형성된 제2 및 제3의 개구는 종래 기술의 주변회로계내의 개구보다 얕을 수 있다.
이것에 의해, 제2 및 제3의 개구는 용이하게 형성될 수 있다.
패드층은 비교적 넓은 영역의 저면이나 상면을 가지도록 형성될 수 있다.
이것에 의해, 제3의 개구가 형성되는 위치의 자유도를 증가시킬 수 있다.
따라서, 제3의 개구는 용이하게 형성될 수 있다.
더우기, 주변회로계에 있어서 반도체 기판의 주표면에 배선층을 전기적으로 접속하기 위하여 플러그를 형성하는 종래의 스텝을 제거할 수 있다.
이것에 의해, 제조공정은 종래 기술보다 단순화될 수 있고, 따라서 제조가격은 감소될 수 있다.
본 발명의 또다른 국면의 반도체 기억장치를 제조하는 방법에 의하면, 커패시터 하부전극은 제1의 플러그 전극과 총합하고, 패드층은 제2의 플러그 전극과 총합한다.
그것에 의해, 커패시터 하부전극과 제1의 플러그 전극은 동일한 스텝에서 형성될 수 있고, 패드층과 제2의 플러그 전극은 동일한 스텝에서 형성될 수 있다.
따라서, 제조공정은 더욱 간략화될 수 있다.
그 결과, 제조가격은 더욱 감소될 수 있다.
본 발명이 상세히 설명되고 예시되었다 하더라도, 본 발명은 예시에 의한 것만이고 제한되지 않으며, 본 발명의 정신과 범위는 계류된 청구항의 용어에 의해서만 제한된다는 것이 명백히 이해된다.

Claims (15)

  1. 반도체 기판의 주표면상에 메모리셀 부분과 주변회로 부분을 포함하고, 상기 메모리셀 부분은 정보를 기억하기 위한 메모리셀을 포함하고 상기 주변회로 부분은 상기 메모리셀의 동작을 제어하기 위한 주변회로를 포함하는 반도체 기억장치에 있어서, 상기 반도체 기억장치는; 상기 반도체 기판의 상기 메모리셀 부분에 있어서 소정의 위치에 제1의 개구를 구비하고 상기 반도체 기판의 상기 주변회로 부분에 있어서 소정의 위치에 제2의 개구를 구비하는 제1의 층간 절연막과; 상기 제1 및 제2의 개구에 각각 형성된 제1 및 제2의 플러그 전극과; 상기 제1의 플러그 전극에 전기적으로 접속되고 그 위에 형성된 커패시터 하부전극과; 상기 커패시터 하부전극을 커버하는 커패시터 유전체막과; 상기 커패시터 유전체막을 커버하는 커패시터 상부전극과; 상기 제2의 플러그 전극의 상면과 상기 제1의 층간 절연막의 상면상에 형성되고 상기 제2의 플러그 전극에 전기적으로 접속된 패드층과; 상기 패드층상에 형성되고 상기 패드층의 위에 위치하는 제3의 개구를 가지는 제2의 층간 절연막과; 적어도 상기 제3의 개구내에 형성되고 상기 패드층에 전기적으로 접속된 배선층을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 패드층과 상기 커패시터 하부전극은 동일한 재료로 만들어진 반도체 기억장치.
  3. 제1항에 있어서, 상기 커패시터 하부전극과 상기 제1의 플러그 전극은 서로 일체화되어 있고, 상기 패드층과 상기 제2의 플러그 전극은 서로 일체화되어 있는 반도체 기억장치.
  4. 제1항에 있어서, 상기 패드층과 상기 커패시터 하부전극은 고융점을 가지는 귀금속으로 만들어진 반도체 기억장치.
  5. 제4항에 있어서, 상기 커패시터 하부전극과 상기 패드층은 Pt 및 Pd를 구성하는 그룹으로부터 선택된 적어도 하나의 재료로 만들어진 반도체 기억장치.
  6. 제1항에 있어서, 상기 커패시터 유전체막은 고유전체 저항을 가지는 재료로 만들어진 반도체 기억장치.
  7. 제1항에 있어서, 상기 패드층은 상기 제2의 플러그 전극의 상면상에 형성된 제1의 층과 상기 제1의 층의 위에 형성된 제2의 층을 부가하여 구비하고, 여기에서 상기 제1의 층은 상기 제2의 플러그 전극의 재료와 반응하지 않는 재료로 형성되는 반도체 기억장치.
  8. 제1항에 있어서, 상기 커패시터 하부전극은 상기 제1의 플러그 전극의 상면상에 형성된 제1의 층과 상기 제1의 층의 상면상에 형성된 제2의 층을 부가하여 구비하고, 여기에서 상기 제1의 층은 상기 제1의 플러그 전극의 재료와 반응하지 않는 재료로 형성되고 상기 제2의 층은 상기 유전체 재료를 위한 기판을 형성하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 제1 및 제2의 플러그 전극의 각각은 상기 제1 및 제2의 플러그 전극의 대응하는 하나를 언더라인하는 반도체 기판의 그 부분에 대응하는 불순물형으로 선택적으로 이온 주입된 폴리실리콘을 구비하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 제3의 개구는 상기 제1의 층간 절연막의 상기 상면위에 위치하는 상기 패드층상에 형성되는 반도체 기억장치.
  11. 반도체 기판의 주표면상에 메모리셀 부분과 주변회로 부분을 포함하고, 상기 메모리셀 부분은 정보를 기억하기 위한 메모리셀을 포함하고 상기 주변회로 부분은 상기 메모리셀 동작을 제어하기 위한 주변회로를 포함하는 반도체 기억장치의 제조방법에 있어서, 제1의 층간 절연막을 형성하여 상기 메모리셀 부분과 상기 주변회로 부분을 커버하는 스텝과; 상기 제1의 층간 절연막에 있어서 제1의 개구를 형성하여 상기 메모리셀 부분의 일부를 노출하고, 제2의 개구를 형성하여 상기 주변회로 부분의 일부를 노출하는 스텝과, 상기 제1 및 제2의 개구에 있어서, 상기 주변회로 부분의 일부와 상기 메모리셀 부분의 일부에 전기적으로 접속된 제1 및 제2의 플러그 전극을 각각 형성하는 스텝과; 도전층을 형성하여 상기 제1 및 제2의 플러그 전극의 상면과 상기 제1의 층간 절연막의 상면을 커버하는 스텝과; 상기 도전층을 패턴하여 상기 제1의 플러그 전극의 상기 상면상에 커패시터 하부전극을 형성하고 상기 제2의 플러그 전극의 상기 상면상에 패드층을 형성하는 스텝과; 커패시터 유전체막과 커패시터 상부전극을 순차 형성하여 상기 커패시터 하부전극을 커버하는 스텝과; 제2의 층간 절연막을 형성하여 상기 패드층과 상기 커패시터 상부전극을 커버하는 스텝과; 상기 패드 전극의 위에 위치하는 상기 제2의 층간 절연막에서 제3의 개구를 형성하는 스텝과, 적어도 상기 제3의 개구에 있어서, 상기 패드층에 전기적으로 접속되어 있는 배선층을 형성하는 스텝을 포함하는 반도체 기억장치의 제조방법.
  12. 제11항에 있어서, 상기 패드층을 형성하는 상기 스텝은 상기 패드층을 형성하는 스텝을 포함함으로써 상기 패드층은 상기 제2의 플러그 전극의 상기 상면과 상기 제1의 층간 절연막의 상기 상면의 위까지 연장하는 반도체 기억장치의 제조방법.
  13. 제11항에 있어서, 상기 도전층은 고융점을 가지는 귀금속으로 만들어지고, 상기 커패시터 유전체막은 고유전체 저항을 가지는 재료로 만들어지는 반도체 기억장치의 제조방법.
  14. 제11항에 있어서, 상기 제1 및 제2의 개구를 형성하는 상기 스텝은 상기 제1 및 제2의 개구의 내부 표면상에 배리어층을 형성하는 스텝을 포함하고, 상기 배리어층은 상기 제1 및 제2의 플러그 전극의 재료와 상기 반도체 기판의 재료의 상호 확산을 방지하고 불순물의 확산을 방지하는 기능을 가지는 반도체 기억장치의 제조방법.
  15. 반도체 기판의 주표면상에 메모리셀 부분과 주변회로 부분을 포함하고, 상기 메모리셀 부분은 정보를 기억하기 위한 메모리셀을 포함하고 상기 주변회로 부분은 상기 메모리셀의 동작을 제어하기 위한 주변회로를 포함하는 반도체 기억장치의 제조방법에 있어서, 제1의 층간 절연막을 형성하여 상기 메모리셀 부분과 상기 주변회로 부분을 커버하는 스텝과; 상기 제1의 층간 절연막에 있어서 제1의 개구를 형성하여 상기 메모리셀 부분의 일부를 노출하고, 제2의 개구를 형성하여 상기 주변회로 부분의 일부를 노출하는 스텝과; 상기 제1 및 제2의 개구를 채우는 도전층을 형성하여 상기 제1의 층간 절연막의 상면을 커버하는 스텝과; 상기 도전층을 패턴하여 상기 제1의 개구를 커버하고 상기 메모리셀 부분의 일부에 전기적으로 접속된 커패시터 하부전극과, 상기 제2의 개구를 커버하고 상기 주변회로 부분의 일부에 전기적으로 접속된 패드층을 형성하는 스텝과; 커패시터 유전체막과 커패시터 상부전극을 순차 형성하여 상기 커패시터 하부전극을 커버하는 스텝과; 제2의 층간 절연막을 형성하여 상기 패드층과 상기 커패시터 상부전극을 커버하는 스텝과; 상기 패드층의 위에 위치하는 상기 제2의 층간 절연막에서 제3의 개루를 형성하는 스텝과; 적어도 상기 제3의 개구에 있어서, 상기 패드층에 전기적으로 접속되는 배선층을 형성하는 스텝을 포함하는 반도체 기억장치의 제조방법.
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