JPH11111933A - 高集積強誘電体メモリ装置及びその製造方法 - Google Patents
高集積強誘電体メモリ装置及びその製造方法Info
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- JPH11111933A JPH11111933A JP10156466A JP15646698A JPH11111933A JP H11111933 A JPH11111933 A JP H11111933A JP 10156466 A JP10156466 A JP 10156466A JP 15646698 A JP15646698 A JP 15646698A JP H11111933 A JPH11111933 A JP H11111933A
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Abstract
(57)【要約】
【課題】 プレートラインが強誘電体キャパシタの下部
電極として用いられる強誘電体メモリ装置及びその製造
方法を提供する。 【解決手段】 プレートラインとして作用する下部電極
１０８が一対のソース領域１１２に各々隣接してワード
ライン１０５と平行に延長され、下部電極１０８上に強
誘電体膜１３０及び上部電極１４０が形成されて一対の
強誘電体キャパシタを構成する。上部電極１４０は前記
一対のソース領域１１２の１つに電気的に連結される。
また、ビットライン１９０がドレイン領域１１４に電気
的に連結され、ワードライン１０５と直交する方向に延
長される。
電極として用いられる強誘電体メモリ装置及びその製造
方法を提供する。 【解決手段】 プレートラインとして作用する下部電極
１０８が一対のソース領域１１２に各々隣接してワード
ライン１０５と平行に延長され、下部電極１０８上に強
誘電体膜１３０及び上部電極１４０が形成されて一対の
強誘電体キャパシタを構成する。上部電極１４０は前記
一対のソース領域１１２の１つに電気的に連結される。
また、ビットライン１９０がドレイン領域１１４に電気
的に連結され、ワードライン１０５と直交する方向に延
長される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に係り、特に縮小された単位セルサイズ
を可能にする強誘電体メモリ装置及びその製造方法に関
する。
びその製造方法に係り、特に縮小された単位セルサイズ
を可能にする強誘電体メモリ装置及びその製造方法に関
する。
【０００２】
【従来の技術】最近、薄膜形成技術の進歩に応じて強誘
電体膜を使用する不揮発性メモリ装置に対する研究が活
発になっている。強誘電体メモリ装置は強誘電物質の自
発分極現象(Spontaneous Polarization Phenomenon)を
用いるものであって、EPROMまたはEEPROMに比べて読出/
書込動作の速いという長所を有している。また、DRAMに
用いられるセルキャパシタの誘電膜として強誘電体膜を
使用すれば、リフレッシュ動作が必要とされないので、
DRAMの電力消耗及び動作速度を向上させうる。このよう
な強誘電体メモリ装置はRAMと共に単一電源電圧で読出
及び書込動作が行えるので、強誘電体RAM(FRAM)と称さ
れる。
電体膜を使用する不揮発性メモリ装置に対する研究が活
発になっている。強誘電体メモリ装置は強誘電物質の自
発分極現象(Spontaneous Polarization Phenomenon)を
用いるものであって、EPROMまたはEEPROMに比べて読出/
書込動作の速いという長所を有している。また、DRAMに
用いられるセルキャパシタの誘電膜として強誘電体膜を
使用すれば、リフレッシュ動作が必要とされないので、
DRAMの電力消耗及び動作速度を向上させうる。このよう
な強誘電体メモリ装置はRAMと共に単一電源電圧で読出
及び書込動作が行えるので、強誘電体RAM(FRAM)と称さ
れる。
【０００３】一方、FRAMは単位セルの構成要素に応じて
２種に分類しうる。その１つは単位セルが強誘電体膜を
ゲート絶縁膜として使用する１つのトランジスタで構成
されたものであり、他の１つは単位セルが１つのアクセ
ストランジスタ及び強誘電体膜を誘電膜として使用する
１つのセルキャパシタで構成されたものである。ここ
で、前者のFRAMはチャンネル領域のシリコン基板とゲー
ト絶縁膜の強誘電体膜との間の界面にシリコン基板と酸
素原子とが反応して成長されたシリコン酸化膜が形成し
やすい問題点と、シリコン基板及び強誘電体膜の間の格
子定数の差または熱膨張係数の差によって優秀な膜質の
強誘電体膜を形成しにくい問題点がある。従って、最近
に後者のFRAM、即ちDRAMセル構造と同一な構造を有しな
がらセルキャパシタの誘電膜として強誘電体膜を使用す
るFRAMに対する研究が活発になっている。
２種に分類しうる。その１つは単位セルが強誘電体膜を
ゲート絶縁膜として使用する１つのトランジスタで構成
されたものであり、他の１つは単位セルが１つのアクセ
ストランジスタ及び強誘電体膜を誘電膜として使用する
１つのセルキャパシタで構成されたものである。ここ
で、前者のFRAMはチャンネル領域のシリコン基板とゲー
ト絶縁膜の強誘電体膜との間の界面にシリコン基板と酸
素原子とが反応して成長されたシリコン酸化膜が形成し
やすい問題点と、シリコン基板及び強誘電体膜の間の格
子定数の差または熱膨張係数の差によって優秀な膜質の
強誘電体膜を形成しにくい問題点がある。従って、最近
に後者のFRAM、即ちDRAMセル構造と同一な構造を有しな
がらセルキャパシタの誘電膜として強誘電体膜を使用す
るFRAMに対する研究が活発になっている。
【０００４】図1はセルキャパシタの誘電膜として強誘
電体膜を使用する典型的なFRAMの単位セルに対する等価
回路図である。図1に示した回路の構成において、NMOS
トランジスタTのゲート電極GはワードラインWに連結さ
れ、ドレイン領域DはビットラインBに連結され、ソース
領域Sは強誘電体キャパシタCの１つの電極に連結され
る。強誘電体キャパシタCの他の電極はプレートラインP
に連結される。
電体膜を使用する典型的なFRAMの単位セルに対する等価
回路図である。図1に示した回路の構成において、NMOS
トランジスタTのゲート電極GはワードラインWに連結さ
れ、ドレイン領域DはビットラインBに連結され、ソース
領域Sは強誘電体キャパシタCの１つの電極に連結され
る。強誘電体キャパシタCの他の電極はプレートラインP
に連結される。
【０００５】前述したように構成された従来のFRAMセル
はキャパシタの電極に前記電極と半導体基板の活性領域
とを連結させる配線層の形成のためのコンタクトホール
及びプレートラインの形成のためのコンタクトホールを
別に形成する必要があり、それによりそれぞれのコンタ
クトホールのための領域が別に要求されて半導体素子の
高集積化に不利である。また、ワードライン、ビットラ
イン及びプレートラインを各々電極に連結させるための
コンタクトホールを形成するために別の写真工程及び蝕
刻工程が要求されるという短所がある。
はキャパシタの電極に前記電極と半導体基板の活性領域
とを連結させる配線層の形成のためのコンタクトホール
及びプレートラインの形成のためのコンタクトホールを
別に形成する必要があり、それによりそれぞれのコンタ
クトホールのための領域が別に要求されて半導体素子の
高集積化に不利である。また、ワードライン、ビットラ
イン及びプレートラインを各々電極に連結させるための
コンタクトホールを形成するために別の写真工程及び蝕
刻工程が要求されるという短所がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は高集積
化に有利な強誘電体メモリ装置を提供するにある。本発
明の他の目的は高集積化されたFRAMを単純な工程により
形成しうる強誘電体メモリ装置の製造方法を提供するに
ある。
化に有利な強誘電体メモリ装置を提供するにある。本発
明の他の目的は高集積化されたFRAMを単純な工程により
形成しうる強誘電体メモリ装置の製造方法を提供するに
ある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
の本発明による強誘電体メモリ装置は、半導体基板上に
所定の方向に延長される活性領域を含む。一対のワード
ラインが前記活性領域を横切りながら離隔されて相互平
行に延長される。前記一対のワードラインの間の活性領
域にはドレイン領域が形成され、前記ワードラインを中
心に前記ドレイン領域の反対側の活性領域には一対のソ
ース領域が各々形成される。プレートラインとして作用
する下部電極が前記一対のソース領域に各々隣接して前
記ワードラインと平行に延長される。前記下部電極上に
強誘電体膜及び上部電極が形成されて一対の強誘電体キ
ャパシタを構成する。前記上部電極は前記一対のソース
領域の１つに電気的に連結される。また、ビットライン
が前記ドレイン領域に電気的に連結され、前記ワードラ
インと直交する方向に延長される。
の本発明による強誘電体メモリ装置は、半導体基板上に
所定の方向に延長される活性領域を含む。一対のワード
ラインが前記活性領域を横切りながら離隔されて相互平
行に延長される。前記一対のワードラインの間の活性領
域にはドレイン領域が形成され、前記ワードラインを中
心に前記ドレイン領域の反対側の活性領域には一対のソ
ース領域が各々形成される。プレートラインとして作用
する下部電極が前記一対のソース領域に各々隣接して前
記ワードラインと平行に延長される。前記下部電極上に
強誘電体膜及び上部電極が形成されて一対の強誘電体キ
ャパシタを構成する。前記上部電極は前記一対のソース
領域の１つに電気的に連結される。また、ビットライン
が前記ドレイン領域に電気的に連結され、前記ワードラ
インと直交する方向に延長される。
【０００８】前記他の目的を達成するための本発明の一
実施の形態による強誘電体メモリ装置の製造方法では半
導体基板上にゲート電極及びキャパシタの下部電極を同
時に形成する。前記ゲート電極及び下部電極の側壁に各
々絶縁膜スペーサを形成する。前記ゲート電極の両側に
各々ソース領域及びドレイン領域を形成してトランジス
タを形成する。前記トランジスタを含む半導体基板上に
前記下部電極の上面のみを露出させる開口部が形成され
た第1層間絶縁膜を形成する。前記開口部内に強誘電体
膜を形成する。前記強誘電体膜上に上部電極を形成して
強誘電体キャパシタを形成する。
実施の形態による強誘電体メモリ装置の製造方法では半
導体基板上にゲート電極及びキャパシタの下部電極を同
時に形成する。前記ゲート電極及び下部電極の側壁に各
々絶縁膜スペーサを形成する。前記ゲート電極の両側に
各々ソース領域及びドレイン領域を形成してトランジス
タを形成する。前記トランジスタを含む半導体基板上に
前記下部電極の上面のみを露出させる開口部が形成され
た第1層間絶縁膜を形成する。前記開口部内に強誘電体
膜を形成する。前記強誘電体膜上に上部電極を形成して
強誘電体キャパシタを形成する。
【０００９】前記強誘電体膜を形成するために前記第1
層間絶縁膜を含む半導体基板の全面に強誘電物質膜を形
成し、前記強誘電物質膜が前記開口部内にのみ残るよう
に前記強誘電物質膜を前記第1層間絶縁膜の上面の高さ
と同一なレベルまで除去する。前記第1層間絶縁膜を形
成した後、前記強誘電体膜を形成する前に、前記第1層
間絶縁膜に形成された開口部内で前記第1層間絶縁膜の
側壁に障壁層を形成する段階をさらに含める。
層間絶縁膜を含む半導体基板の全面に強誘電物質膜を形
成し、前記強誘電物質膜が前記開口部内にのみ残るよう
に前記強誘電物質膜を前記第1層間絶縁膜の上面の高さ
と同一なレベルまで除去する。前記第1層間絶縁膜を形
成した後、前記強誘電体膜を形成する前に、前記第1層
間絶縁膜に形成された開口部内で前記第1層間絶縁膜の
側壁に障壁層を形成する段階をさらに含める。
【００１０】また、前記上部電極を形成する段階後に、
前記上部電極を含む半導体基板の全面に第2層間絶縁膜
を形成する。前記第2層間絶縁膜及び第1層間絶縁膜をパ
タニングして前記上部電極の上面を一部露出させる第1
配線コンタクトホール、前記ソース領域を一部露出させ
る第2配線コンタクトホール及び前記ドレイン領域を一
部露出させるビットコンタクトホールを形成する。前記
第1配線コンタクトホール及び第2配線コンタクトホール
を通して前記上部電極とソース領域を電気的に連結させ
る配線層と、前記ビットコンタクトホールを通して前記
ドレイン領域に連結され、前記ゲート電極と直交する方
向に延長されるビットラインを同時に形成する。
前記上部電極を含む半導体基板の全面に第2層間絶縁膜
を形成する。前記第2層間絶縁膜及び第1層間絶縁膜をパ
タニングして前記上部電極の上面を一部露出させる第1
配線コンタクトホール、前記ソース領域を一部露出させ
る第2配線コンタクトホール及び前記ドレイン領域を一
部露出させるビットコンタクトホールを形成する。前記
第1配線コンタクトホール及び第2配線コンタクトホール
を通して前記上部電極とソース領域を電気的に連結させ
る配線層と、前記ビットコンタクトホールを通して前記
ドレイン領域に連結され、前記ゲート電極と直交する方
向に延長されるビットラインを同時に形成する。
【００１１】また、前記他の目的を達成するための本発
明の他の実施の形態による強誘電体メモリ装置の製造方
法では半導体基板上にゲート電極及びキャパシタの下部
電極を同時に形成する。前記ゲート電極及び下部電極の
側壁に各々絶縁膜スペーサを形成する。前記ゲート電極
の両側に各々ソース領域及びドレイン領域を形成してト
ランジスタを形成する。前記トランジスタを含む半導体
基板上に前記下部電極の上面のみを露出させる開口部の
形成された第1層間絶縁膜を形成する。前記第1層間絶縁
膜を含む半導体基板の全面に強誘電物質膜を形成する。
前記強誘電物質膜上に上部電極形成用の導電層を形成す
る。前記上部電極形成用の導電層と強誘電物質膜とを同
時にパタニングして前記下部電極上に順次に積層された
強誘電体膜と上部電極とを形成することにより強誘電体
キャパシタを形成する。
明の他の実施の形態による強誘電体メモリ装置の製造方
法では半導体基板上にゲート電極及びキャパシタの下部
電極を同時に形成する。前記ゲート電極及び下部電極の
側壁に各々絶縁膜スペーサを形成する。前記ゲート電極
の両側に各々ソース領域及びドレイン領域を形成してト
ランジスタを形成する。前記トランジスタを含む半導体
基板上に前記下部電極の上面のみを露出させる開口部の
形成された第1層間絶縁膜を形成する。前記第1層間絶縁
膜を含む半導体基板の全面に強誘電物質膜を形成する。
前記強誘電物質膜上に上部電極形成用の導電層を形成す
る。前記上部電極形成用の導電層と強誘電物質膜とを同
時にパタニングして前記下部電極上に順次に積層された
強誘電体膜と上部電極とを形成することにより強誘電体
キャパシタを形成する。
【００１２】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。図2は本発明による強誘電体メモ
リ装置のセルアレー領域の一部、即ち一対のセルを示し
たレイアウト図である。ここで、本発明による強誘電体
メモリ装置のセルアレー領域は図2に示された一対のセ
ルがマトリックス状に反復的に配列されてなる。
明を詳しく説明する。図2は本発明による強誘電体メモ
リ装置のセルアレー領域の一部、即ち一対のセルを示し
たレイアウト図である。ここで、本発明による強誘電体
メモリ装置のセルアレー領域は図2に示された一対のセ
ルがマトリックス状に反復的に配列されてなる。
【００１３】図2を参照すれば、本発明による強誘電体
メモリ装置の一対のセルはP型半導体基板の所定領域に
非活性領域の素子分離膜を形成することにより、限定さ
れるバー状の活性領域Aと、前記活性領域Aを横切りなが
ら離隔されて相互平行に配置された一対のワードライン
105と、前記一対のワードライン105により分割された3
つの活性領域のうち一対のワードライン105の間の活性
領域に形成されたドレイン領域と、前記ドレイン領域と
隣接した活性領域に形成された一対のソース領域を含
む。ここで、前記ワードライン105はゲート電極の役割
をし、前記ドレイン領域及びソース領域はN型の不純物
でドーピングされる。
メモリ装置の一対のセルはP型半導体基板の所定領域に
非活性領域の素子分離膜を形成することにより、限定さ
れるバー状の活性領域Aと、前記活性領域Aを横切りなが
ら離隔されて相互平行に配置された一対のワードライン
105と、前記一対のワードライン105により分割された3
つの活性領域のうち一対のワードライン105の間の活性
領域に形成されたドレイン領域と、前記ドレイン領域と
隣接した活性領域に形成された一対のソース領域を含
む。ここで、前記ワードライン105はゲート電極の役割
をし、前記ドレイン領域及びソース領域はN型の不純物
でドーピングされる。
【００１４】引続き、本発明による強誘電体メモリ装置
の一対のセルは前記各ソース領域と隣接した非活性領域
上で前記活性領域Aの延長方向と直交する方向、即ち前
記ワードライン105と平行の方向に延長されて形成され
た一対の下部電極108と、前記各下部電極108の所定領域
上に形成された一対の強誘電体膜130と、前記強誘電体
膜130と接触して前記強誘電体膜130を覆う一対の上部電
極140と、前記上部電極140の所定領域上に形成された一
対の第1配線コンタクト160及び前記ソース領域の所定領
域上に形成された一対の第2配線コンタクト162を通して
前記上部電極140と前記活性領域Aのソース領域を各々連
結させる一対の配線層180を含む。ここで、前記下部電
極108はプレートラインの役割をする。
の一対のセルは前記各ソース領域と隣接した非活性領域
上で前記活性領域Aの延長方向と直交する方向、即ち前
記ワードライン105と平行の方向に延長されて形成され
た一対の下部電極108と、前記各下部電極108の所定領域
上に形成された一対の強誘電体膜130と、前記強誘電体
膜130と接触して前記強誘電体膜130を覆う一対の上部電
極140と、前記上部電極140の所定領域上に形成された一
対の第1配線コンタクト160及び前記ソース領域の所定領
域上に形成された一対の第2配線コンタクト162を通して
前記上部電極140と前記活性領域Aのソース領域を各々連
結させる一対の配線層180を含む。ここで、前記下部電
極108はプレートラインの役割をする。
【００１５】また、本発明による強誘電体メモリ装置の
一対のセルは前記ドレイン領域の所定領域上に形成され
たビットコンタクト164と、前記ビットコンタクト164を
覆いながら前記ワードライン105と直交する方向に配置
されたビットライン190を含む。図3から図12までは本発
明の一実施の形態により図2に示したレイアウトに応じ
る強誘電体メモリ装置の一つのセルを製造する方法を説
明するための断面図である。
一対のセルは前記ドレイン領域の所定領域上に形成され
たビットコンタクト164と、前記ビットコンタクト164を
覆いながら前記ワードライン105と直交する方向に配置
されたビットライン190を含む。図3から図12までは本発
明の一実施の形態により図2に示したレイアウトに応じ
る強誘電体メモリ装置の一つのセルを製造する方法を説
明するための断面図である。
【００１６】図3を参照すれば、素子分離用絶縁膜101に
より活性領域と非活性領域の限定されたP型半導体基板1
00上にゲート絶縁膜102を形成し、その上に第1導電層10
3及び第2導電層104を順次に形成してゲート電極及びキ
ャパシタの下部電極の形成のための電極層を形成する。
前記第1導電層103は、例えば不純物のドーピングされた
ポリシリコン層で形成し、前記第2導電層104は、例えば
Pt、Ir、Ru、W、Ir2O3、ReO2及びRuO2よりなる群から選
択される少なくとも1の物質で形成されうる。
より活性領域と非活性領域の限定されたP型半導体基板1
00上にゲート絶縁膜102を形成し、その上に第1導電層10
3及び第2導電層104を順次に形成してゲート電極及びキ
ャパシタの下部電極の形成のための電極層を形成する。
前記第1導電層103は、例えば不純物のドーピングされた
ポリシリコン層で形成し、前記第2導電層104は、例えば
Pt、Ir、Ru、W、Ir2O3、ReO2及びRuO2よりなる群から選
択される少なくとも1の物質で形成されうる。
【００１７】図4を参照すれば、前記第1導電層103及び
第2導電層104よりなる電極層及びゲート絶縁膜102をパ
タニングして前記半導体基板100の活性領域上にはゲー
ト電極105、即ちワードラインを形成し、非活性領域上
には前記ゲート電極105と平行に延長されるキャパシタ
の下部電極108を形成する。前記下部電極108はプレート
ラインとして使用することになる。
第2導電層104よりなる電極層及びゲート絶縁膜102をパ
タニングして前記半導体基板100の活性領域上にはゲー
ト電極105、即ちワードラインを形成し、非活性領域上
には前記ゲート電極105と平行に延長されるキャパシタ
の下部電極108を形成する。前記下部電極108はプレート
ラインとして使用することになる。
【００１８】図5を参照すれば、前記ゲート電極105及び
下部電極108の側壁に、例えば窒化膜よりなる絶縁膜ス
ペーサ106、109を各々形成し、前記ゲート電極105の両
側に各々N型ソース領域112及びドレイン領域114を形成
することにより前記半導体基板100上にトランジスタを
形成する。
下部電極108の側壁に、例えば窒化膜よりなる絶縁膜ス
ペーサ106、109を各々形成し、前記ゲート電極105の両
側に各々N型ソース領域112及びドレイン領域114を形成
することにより前記半導体基板100上にトランジスタを
形成する。
【００１９】図6を参照すれば、前記トランジスタ及び
下部電極108が形成された結果物の全面に、例えばBPSG
(boro-phospho-silicate glass)よりなる酸化膜を形成
し、前記下部電極108の上面のみを露出させる開口部が
形成されるように前記酸化膜をパタニングして第1層間
絶縁膜120を形成する。
下部電極108が形成された結果物の全面に、例えばBPSG
(boro-phospho-silicate glass)よりなる酸化膜を形成
し、前記下部電極108の上面のみを露出させる開口部が
形成されるように前記酸化膜をパタニングして第1層間
絶縁膜120を形成する。
【００２０】図7を参照すれば、前記第1層間絶縁膜120
の形成された結果物の全面に拡散防止用絶縁層125を形
成する。前記絶縁層125は後続工程で形成される強誘電
体膜の強誘電物質と前記第1層間絶縁膜120を構成する物
質の間で相互拡散を防止しうる障壁層を形成するための
ものであって、例えばAl2O3またはTiO2を使用して形成
する。
の形成された結果物の全面に拡散防止用絶縁層125を形
成する。前記絶縁層125は後続工程で形成される強誘電
体膜の強誘電物質と前記第1層間絶縁膜120を構成する物
質の間で相互拡散を防止しうる障壁層を形成するための
ものであって、例えばAl2O3またはTiO2を使用して形成
する。
【００２１】図8を参照すれば、前記絶縁層125をRIE(Re
active Ion Etching)方法により蝕刻して前記開口部の
底面で前記下部電極108の上面を露出させると同時に前
記第1層間絶縁膜120の側壁にスペーサ状の障壁層128を
形成する。前記障壁層128を形成する工程、即ち図7及び
図8の工程は場合によって省略してもよい。図9を参照す
れば、前記開口部内に強誘電物質を充填して強誘電体膜
130を形成する。具体的に説明すれば、前記結果物の全
面にPZT(PbZrxTi1-xO3)、PLZT(LaでドーピングされたPZ
T)またはY1強誘電物質を使用してゾルーゲル法、スパッ
タリング法またはCVD方法によって強誘電物質膜を形成
し、前記第1層間絶縁膜120の上面の高さと同一なレベル
まで前記強誘電物質膜をエッチバックまたはCMP(Chemic
al Mechanical Polishing)によって除去して前記開口部
を充填する強誘電体膜130を形成する。
active Ion Etching)方法により蝕刻して前記開口部の
底面で前記下部電極108の上面を露出させると同時に前
記第1層間絶縁膜120の側壁にスペーサ状の障壁層128を
形成する。前記障壁層128を形成する工程、即ち図7及び
図8の工程は場合によって省略してもよい。図9を参照す
れば、前記開口部内に強誘電物質を充填して強誘電体膜
130を形成する。具体的に説明すれば、前記結果物の全
面にPZT(PbZrxTi1-xO3)、PLZT(LaでドーピングされたPZ
T)またはY1強誘電物質を使用してゾルーゲル法、スパッ
タリング法またはCVD方法によって強誘電物質膜を形成
し、前記第1層間絶縁膜120の上面の高さと同一なレベル
まで前記強誘電物質膜をエッチバックまたはCMP(Chemic
al Mechanical Polishing)によって除去して前記開口部
を充填する強誘電体膜130を形成する。
【００２２】図10を参照すれば、前記強誘電体膜130上
に上部電極140を形成する。前記上部電極140を形成する
ために、前記強誘電体膜130の形成された結果物の全面
に、例えばPt、Ir、Ru、W、Ir2O3、ReO2及びRuO2よりな
る群（グループ）の中から選択される少なくとも1つの
物質からなる導電層を形成した後、前記導電層が前記強
誘電体膜130上にのみ残るようにパタニングする。
に上部電極140を形成する。前記上部電極140を形成する
ために、前記強誘電体膜130の形成された結果物の全面
に、例えばPt、Ir、Ru、W、Ir2O3、ReO2及びRuO2よりな
る群（グループ）の中から選択される少なくとも1つの
物質からなる導電層を形成した後、前記導電層が前記強
誘電体膜130上にのみ残るようにパタニングする。
【００２３】この実施の形態における図9及び図10で
は、前記強誘電体膜130及び上部電極140を別に形成する
と説明したが、本発明はこれに限定されない。前記強誘
電体膜130及び上部電極140を形成するための他の方法と
して、まず前記障壁層128の形成された結果物の全面に
強誘電物質、例えばPZT、PLZTまたはY1強誘電物質をゾ
ルーゲル法によってコーティングする。次いで、前記コ
ーティングされた強誘電物質膜上に上部電極形成用の導
電層、例えばPt、Ir、Ru、W、Ir2O3、ReO2及びRuO2より
なる群から選択される少なくとも1つの物質からなる導
電層を形成する。その後、前記上部電極形成用の導電層
と強誘電物質膜とを同時にパタニングして前記下部電極
108上に順次に積層された強誘電体膜130と上部電極140
とを形成する。これにより、前記下部電極108、強誘電
体膜130及び上部電極140よりなる強誘電体キャパシタを
完成させても良い。
は、前記強誘電体膜130及び上部電極140を別に形成する
と説明したが、本発明はこれに限定されない。前記強誘
電体膜130及び上部電極140を形成するための他の方法と
して、まず前記障壁層128の形成された結果物の全面に
強誘電物質、例えばPZT、PLZTまたはY1強誘電物質をゾ
ルーゲル法によってコーティングする。次いで、前記コ
ーティングされた強誘電物質膜上に上部電極形成用の導
電層、例えばPt、Ir、Ru、W、Ir2O3、ReO2及びRuO2より
なる群から選択される少なくとも1つの物質からなる導
電層を形成する。その後、前記上部電極形成用の導電層
と強誘電物質膜とを同時にパタニングして前記下部電極
108上に順次に積層された強誘電体膜130と上部電極140
とを形成する。これにより、前記下部電極108、強誘電
体膜130及び上部電極140よりなる強誘電体キャパシタを
完成させても良い。
【００２４】図11を参照すれば、前記上部電極140を覆
うキャッピング層145を形成する。前記キャッピング層1
45は前記上部電極140を通して発生される前記強誘電体
膜130と後続工程で形成される層間絶縁膜との相互拡散
現象を防止するためのものであって、例えばTiO2膜また
はAl2O3膜で形成しうる。次いで、前記結果物の全面に
酸化膜よりなる第2層間絶縁膜150を、例えばCVD方法に
より形成する。
うキャッピング層145を形成する。前記キャッピング層1
45は前記上部電極140を通して発生される前記強誘電体
膜130と後続工程で形成される層間絶縁膜との相互拡散
現象を防止するためのものであって、例えばTiO2膜また
はAl2O3膜で形成しうる。次いで、前記結果物の全面に
酸化膜よりなる第2層間絶縁膜150を、例えばCVD方法に
より形成する。
【００２５】図12を参照すれば、前記第2層間絶縁膜15
0、第1層間絶縁膜120及びキャッピング層145をプラズマ
法による乾式蝕刻方法により蝕刻して前記強誘電体キャ
パシタの上部電極140の上面を一部露出させる第1配線コ
ンタクトホール150A、前記ソース領域112を一部露出さ
せる第2配線コンタクトホール150B及び前記ドレイン領
域114を一部露出させるビットコンタクトホール150Cを
形成する。その後、前記結果物上に、例えば、不純物の
ドーピングされたポリシリコン、タングステン、または
アルミニウムのような金属物質を蒸着してからパタニン
グすることにより、前記第1配線コンタクトホール150A
内の第1配線コンタクト160及び前記第2配線コンタクト
ホール150B内の第2配線コンタクト162を通して前記上部
電極140とソース領域112とを電気的に連結させる配線層
180を形成すると同時に、前記ビットコンタクトホール1
50C内のビットコンタクト164を通して前記ドレイン領域
114に連結され、前記ゲート電極105と直交する方向に延
長されるビットライン190を形成する。
0、第1層間絶縁膜120及びキャッピング層145をプラズマ
法による乾式蝕刻方法により蝕刻して前記強誘電体キャ
パシタの上部電極140の上面を一部露出させる第1配線コ
ンタクトホール150A、前記ソース領域112を一部露出さ
せる第2配線コンタクトホール150B及び前記ドレイン領
域114を一部露出させるビットコンタクトホール150Cを
形成する。その後、前記結果物上に、例えば、不純物の
ドーピングされたポリシリコン、タングステン、または
アルミニウムのような金属物質を蒸着してからパタニン
グすることにより、前記第1配線コンタクトホール150A
内の第1配線コンタクト160及び前記第2配線コンタクト
ホール150B内の第2配線コンタクト162を通して前記上部
電極140とソース領域112とを電気的に連結させる配線層
180を形成すると同時に、前記ビットコンタクトホール1
50C内のビットコンタクト164を通して前記ドレイン領域
114に連結され、前記ゲート電極105と直交する方向に延
長されるビットライン190を形成する。
【００２６】本発明は前記実施の形態に限定されること
なく、多くの変形が本発明の技術的思想内で当分野の通
常の知識を有する者により可能であることは明白であ
る。
なく、多くの変形が本発明の技術的思想内で当分野の通
常の知識を有する者により可能であることは明白であ
る。
【００２７】
【発明の効果】前述したように、本発明の望ましい実施
の形態により製造された強誘電体メモリ装置は強誘電体
キャパシタの下部電極をプレートラインとして直接使用
する。従って、キャパシタの電極とプレートラインとを
連結させるためのコンタクトホールを形成する工程と、
プレートラインを形成するための金属配線層の形成工程
とを別に行なう必要がない。また、ゲート電極と強誘電
体キャパシタの下部電極とを同時に形成し、強誘電体キ
ャパシタの上部電極と半導体基板のソース領域を連結さ
せる配線層をビットラインの形成と同時に形成すること
により製造工程が単純化される利点がある。
の形態により製造された強誘電体メモリ装置は強誘電体
キャパシタの下部電極をプレートラインとして直接使用
する。従って、キャパシタの電極とプレートラインとを
連結させるためのコンタクトホールを形成する工程と、
プレートラインを形成するための金属配線層の形成工程
とを別に行なう必要がない。また、ゲート電極と強誘電
体キャパシタの下部電極とを同時に形成し、強誘電体キ
ャパシタの上部電極と半導体基板のソース領域を連結さ
せる配線層をビットラインの形成と同時に形成すること
により製造工程が単純化される利点がある。
【００２８】また、半導体基板のソース領域を配線層を
通して強誘電体キャパシタの上部電極と連結させるの
で、下部電極の占める大部の面積を強誘電体キャパシタ
の有効面積として使用しうる。従って、下部電極に連結
させる場合に比べてキャパシタの有効面積を増大させ、
セルの集積度を向上させうるので、高集積強誘電体メモ
リ装置の製造に適する。
通して強誘電体キャパシタの上部電極と連結させるの
で、下部電極の占める大部の面積を強誘電体キャパシタ
の有効面積として使用しうる。従って、下部電極に連結
させる場合に比べてキャパシタの有効面積を増大させ、
セルの集積度を向上させうるので、高集積強誘電体メモ
リ装置の製造に適する。
【００２９】また、本発明による強誘電体メモリ装置で
は層間絶縁膜に形成された開口部の内部に強誘電体物質
を充填して強誘電体キャパシタの強誘電体膜を形成す
る。従って、従来のように強誘電体膜の形成のために乾
式蝕刻を行う場合とは異なって、強誘電体膜の側壁が蝕
刻工程により損傷されることを防止しうる。
は層間絶縁膜に形成された開口部の内部に強誘電体物質
を充填して強誘電体キャパシタの強誘電体膜を形成す
る。従って、従来のように強誘電体膜の形成のために乾
式蝕刻を行う場合とは異なって、強誘電体膜の側壁が蝕
刻工程により損傷されることを防止しうる。
【図１】 セルキャパシタの誘電膜として強誘電体膜を
使用する典型的なFRAMの単位セルに対する等価回路図で
ある。
使用する典型的なFRAMの単位セルに対する等価回路図で
ある。
【図２】 本発明による強誘電体メモリ装置のセルアレ
ー領域の一部、即ち一対のセルを示したレイアウト図で
ある。
ー領域の一部、即ち一対のセルを示したレイアウト図で
ある。
【図３】 図2に示したレイアウトに応じる強誘電体メ
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
【図４】 図2に示したレイアウトに応じる強誘電体メ
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
【図５】 図2に示したレイアウトに応じる強誘電体メ
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
【図６】 図2に示したレイアウトに応じる強誘電体メ
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
【図７】 図2に示したレイアウトに応じる強誘電体メ
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
【図８】 図2に示したレイアウトに応じる強誘電体メ
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
【図９】 図2に示したレイアウトに応じる強誘電体メ
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
モリ装置の一つのセルを製造する方法を説明するための
断面図である。
【図１０】 図2に示したレイアウトに応じる強誘電体
メモリ装置の一つのセルを製造する方法を説明するため
の断面図である。
メモリ装置の一つのセルを製造する方法を説明するため
の断面図である。
【図１１】 図2に示したレイアウトに応じる強誘電体
メモリ装置の一つのセルを製造する方法を説明するため
の断面図である。
メモリ装置の一つのセルを製造する方法を説明するため
の断面図である。
【図１２】 図2に示したレイアウトに応じる強誘電体
メモリ装置の一つのセルを製造する方法を説明するため
の断面図である。
メモリ装置の一つのセルを製造する方法を説明するため
の断面図である。
100...半導体基板 101...素子分離用絶縁膜 105...一対のワードライン 106、109...絶縁膜スペーサ 108...一対の下部電極 112...ソース領域 114...ドレイン領域 120...第1層間絶縁膜 128...障壁膜 130...一対の強誘電体膜 140...一対の上部電極 145...キャッピング膜 150...第２層間絶縁膜 150A...第1配線コンタクトホール 150B...第２配線コンタクトホール 150C...ビットコンタクトホール 160...第1配線コンタクト 162...第2配線コンタクト 164...ビットコンタクト 180...一対の配線層 190...ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (35)
- 【請求項１】 所定の方向に延長される活性領域を含む
半導体基板と、 前記活性領域を横切りながら、離隔されて相互平行に延
長される一対のワードラインと、 前記一対のワードラインの間の活性領域に形成されたド
レイン領域と、 前記ワードラインを中心に前記ドレイン領域の反対側の
活性領域に各々形成された一対のソース領域と、 前記一対のソース領域に各々隣接して前記ワードライン
と平行に延長されてプレートラインとして作用する下部
電極と、前記下部電極を一部覆う強誘電体膜と、前記強
誘電体膜を覆い、前記一対のソース領域の１つに電気的
に連結される上部電極を各々具備する一対の強誘電体キ
ャパシタと、 前記ドレイン領域に電気的に連結され、前記ワードライ
ンと直交する方向に延長されるビットラインとを含むこ
とを特徴とする強誘電体メモリ装置。 - 【請求項２】 前記ワードラインと強誘電体キャパシタ
の下部電極とは同一な構成物質よりなることを特徴とす
る請求項１に記載の強誘電体メモリ装置。 - 【請求項３】 前記ワードライン及び下部電極は各々不
純物のドーピングされたポリシリコン層よりなる第1導
電層と、白金、イリジウム、ルテニウム、タングステ
ン、酸化イリジウム、酸化レニウム及び酸化ルテニウム
よりなる群から選択される少なくとも1つの物質で構成
される第2導電層が順次に積層された構造で形成される
ことを特徴とする請求項２に記載の強誘電体メモリ装
置。 - 【請求項４】 前記強誘電体膜の側壁に形成され、前記
強誘電体膜からの拡散を防止する障壁層をさらに含むこ
とを特徴とする請求項１に記載の強誘電体メモリ装置。 - 【請求項５】 前記障壁層はAl2O3で構成されることを特
徴とする請求項４に記載の強誘電体メモリ装置。 - 【請求項６】 前記強誘電体膜はPZT、PLZT及びY1よりな
る群から選択される何れか一つの物質で構成されること
を特徴とする請求項１に記載の強誘電体メモリ装置。 - 【請求項７】 前記上部電極は白金、イリジウム、ルテ
ニウム、タングステン、酸化イリジウム、酸化レニウム
及び酸化ルテニウムよりなる群から選択される少なくと
も1つの物質で構成されることを特徴とする請求項１に
記載の強誘電体メモリ装置。 - 【請求項８】 前記各上部電極を前記一対のソース領域
の１つに各々電気的に連結させる一対の配線層をさらに
含み、前記一対の配線層及び前記ビットラインは同一の
構成物質で形成されることを特徴とする請求項１に記載
の強誘電体メモリ装置。 - 【請求項９】 前記一対の配線層及びビットラインは不
純物がドーピングされるポリシリコン、タングステン及
びアルミニウムよりなる群から選択された何れか一つの
物質で構成されることを特徴とする請求項８に記載の強
誘電体メモリ装置。 - 【請求項１０】 前記強誘電体膜からの拡散を防止する
ために前記上部電極を覆うキャッピング層をさらに含む
ことを特徴とする請求項１に記載の強誘電体メモリ装
置。 - 【請求項１１】 前記キャッピング層はTiO2膜で形成さ
れることを特徴とする請求項１０に記載の強誘電体メモ
リ装置。 - 【請求項１２】 (a) 半導体基板上にゲート電極及びキ
ャパシタの下部電極を同時に形成する段階と、 (b) 前記ゲート電極及び下部電極の側壁に各々絶縁膜ス
ペーサを形成する段階と、 (c) 前記ゲート電極の両側に各々ソース領域及びドレイ
ン領域を形成してトランジスタを形成する段階と、 (d) 前記トランジスタを含む半導体基板上に前記下部電
極の上面のみを露出させる開口部の形成された第1層間
絶縁膜を形成する段階と、 (e) 前記開口部内に強誘電体膜を形成する段階と、 (f) 前記強誘電体膜上に上部電極を形成して強誘電体キ
ャパシタを形成する段階とを含むことを特徴とする強誘
電体メモリ装置の製造方法。 - 【請求項１３】 (a) 前記ゲート電極及び下部電極を形
成する段階は、 (a1) 前記半導体基板上に絶縁膜を形成する段階と、 (a2) 前記絶縁膜上に電極形成用導電層を形成する段階
と、 (a3) 前記電極形成用導電層及び絶縁膜をパタニングし
て相互平行に延長されるゲート電極及び下部電極を同時
に形成する段階とを含むことを特徴とする請求項１２に
記載の強誘電体メモリ装置の製造方法。 - 【請求項１４】 前記電極形成用導電層を形成する段階
(a2）は、 前記絶縁膜上に不純物のドーピングされたポリシリコン
層で構成される第1導電層を形成する段階と、 前記第1導電層上に白金、イリジウム、ルテニウム、タ
ングステン、酸化イリジウム、酸化レニウム及び酸化ル
テニウムよりなる群から選択される少なくとも1つの物
質で構成される第2導電層を形成する段階とを含むこと
を特徴とする請求項１３に記載の強誘電体メモリ装置の
製造方法。 - 【請求項１５】 前記絶縁膜スペーサは窒化膜よりなる
ことを特徴とする請求項１２に記載の強誘電体メモリ装
置の製造方法。 - 【請求項１６】 前記強誘電体膜を形成する段階(e）
は、 (e1) 前記第1層間絶縁膜を含む半導体基板の全面に強誘
電物質膜を形成する段階と、 (e2) 前記強誘電物質膜が前記開口部内にのみ残るよう
に前記強誘電物質膜を前記第1層間絶縁膜の上面の高さ
と同一なレベルまで除去する段階とを含むことを特徴と
する請求項１２に記載の強誘電体メモリ装置の製造方
法。 - 【請求項１７】 前記強誘電物質膜はPZT、PLZT及びY1強
誘電物質よりなる群から選択される何れか一つの強誘電
物質で形成されることを特徴とする請求項１６に記載の
強誘電体メモリ装置の製造方法。 - 【請求項１８】 前記強誘電物質膜はゾルーゲル法、ス
パッタリング法及びCVD方法よりなる群から選択される
何れか一つの方法により形成されることを特徴とする請
求項１６に記載の強誘電体メモリ装置の製造方法。 - 【請求項１９】 前記強誘電物質膜を除去する段階(e2）
はエッチバック及びCMPよりなる群から選択される何れ
か一つの方法により行なうことを特徴とする請求項１６
に記載の強誘電体メモリ装置の製造方法。 - 【請求項２０】 前記第1層間絶縁膜を形成した後、前記
強誘電体膜を形成する前に、前記第1層間絶縁膜に形成
された開口部内で前記第1層間絶縁膜の側壁に障壁層を
形成する段階をさらに含むことを特徴とする請求項１６
に記載の強誘電体メモリ装置の製造方法。 - 【請求項２１】 前記障壁層はAl2O2よりなることを特徴
とする請求項20に記載の強誘電体メモリ装置の製造方
法。 - 【請求項２２】 前記上部電極は白金、イリジウム、ル
テニウム、タングステン、酸化イリジウム、酸化レニウ
ム及び酸化ルテニウムよりなる群から選択される少なく
とも1つの物質で構成されることを特徴とする請求項１
２に記載の強誘電体メモリ装置の製造方法。 - 【請求項２３】 (f) 前記上部電極を形成する段階後
に、 (g) 前記上部電極を含む半導体基板の全面に第2層間絶
縁膜を形成する段階と、 (h) 前記第2層間絶縁膜及び
第1層間絶縁膜をパタニングして前記上部電極の上面を
一部露出させる第1配線コンタクトホール、前記ソース
領域を一部露出させる第2配線コンタクトホール及び前
記ドレイン領域を一部露出させるビットコンタクトホー
ルを形成する段階と、 (i) 前記第1配線コンタクトホール及び第2配線コンタク
トホールを通して前記上部電極とソース領域とを電気的
に連結させる配線層と、前記ビットコンタクトホールを
通して前記ドレイン領域に連結され、前記ゲート電極と
直交する方向に延長されるビットラインを同時に形成す
る段階とをさらに含むことを特徴とする請求項１２に記
載の強誘電体メモリ装置の製造方法。 - 【請求項２４】 前記第2層間絶縁膜を形成する前に前記
上部電極を拡散防止用キャッピング層で覆う段階をさら
に含み、前記第1配線コンタクトホールは前記第2層間絶
縁膜及びキャッピング層を共に蝕刻することで形成され
ることを特徴とする請求項２３に記載の強誘電体メモリ
装置の製造方法。 - 【請求項２５】 前記キャッピング層はTiO2膜よりなる
ことを特徴とする請求項２４に記載の強誘電体メモリ装
置の製造方法。 - 【請求項２６】 前記配線層及びビットラインは不純物
のドーピングされたポリシリコン、タングステン及びア
ルミニウムよりなる群から選択される何れか一つの物質
で構成されることを特徴とする請求項２３に記載の強誘
電体メモリ装置の製造方法。 - 【請求項２７】 (a) 半導体基板上にゲート電極及びキ
ャパシタの下部電極を同時に形成する段階と、 (b) 前記ゲート電極及び下部電極の側壁に各々絶縁膜ス
ペーサを形成する段階と、 (c) 前記ゲート電極の両側に各々ソース領域及びドレイ
ン領域を形成してトランジスタを形成する段階と、 (d) 前記トランジスタを含む半導体基板上に前記下部電
極の上面のみを露出させる開口部の形成された第1層間
絶縁膜を形成する段階と、 (e) 前記第1層間絶縁膜を含む半導体基板の全面に強誘
電物質膜を形成する段階と、 (f) 前記強誘電物質膜上に上部電極形成用の導電層を形
成する段階と、 (g) 前記上部電極形成用の導電層と強誘電物質膜とを同
時にパタニングして前記下部電極上に順次に積層された
強誘電体膜と上部電極とを形成することにより強誘電体
キャパシタを形成する段階とを含むことを特徴とする強
誘電体メモリ装置の製造方法。 - 【請求項２８】 (a) 前記ゲート電極及び下部電極を形
成する段階は、 (a1) 前記半導体基板上に絶縁膜を形成する段階と、 (a2) 前記絶縁膜上に電極形成用導電層を形成する段階
と、 (a3) 前記電極形成用導電層及び絶縁膜をパタニングし
て相互平行に延長されるゲート電極及び下部電極を同時
に形成する段階とを含むことを特徴とする請求項２７に
記載の強誘電体メモリ装置の製造方法。 - 【請求項２９】 (a2) 前記電極形成用導電層を形成する
段階は、 前記絶縁膜上に不純物のドーピングされたポリシリコン
層よりなる第1導電層を形成する段階と、 前記第1導電層上に白金、イリジウム、ルテニウム、タ
ングステン、酸化イリジウム、酸化レニウム及び酸化ル
テニウムよりなる群から選択される少なくとも1つの物
質で構成される第2導電層を形成する段階を含むことを
特徴とする請求項２８に記載の強誘電体メモリ装置の製
造方法。 - 【請求項３０】 前記絶縁膜スペーサは窒化膜よりなる
ことを特徴とする請求項２７に記載の強誘電体メモリ装
置の製造方法。 - 【請求項３１】 前記強誘電物質膜はPZT、PLZT及びY1強
誘電物質よりなる群から選択される何れか一つの強誘電
物質で形成されることを特徴とする請求項２７に記載の
強誘電体メモリ装置の製造方法。 - 【請求項３２】 前記強誘電物質膜はゾルーゲル法によ
って形成されることを特徴とする請求項２７に記載の強
誘電体メモリ装置の製造方法。 - 【請求項３３】 前記上部電極形成用の導電層は白金、
イリジウム、ルテニウム、タングステン、酸化イリジウ
ム、酸化レニウム及び酸化ルテニウムよりなる群から選
択される少なくとも1つの物質で構成されることを特徴
とする請求項２７に記載の強誘電体メモリ装置の製造方
法。 - 【請求項３４】 前記第1層間絶縁膜を形成した後、前記
強誘電物質膜を形成する前に、前記第1層間絶縁膜に形
成された開口部内で前記第1層間絶縁膜の側壁に障壁層
を形成する段階をさらに含むことを特徴とする請求項２
７に記載の強誘電体メモリ装置の製造方法。 - 【請求項３５】 前記障壁層はAl2O3よりなることを特徴
とする請求項３４に記載の強誘電体メモリ装置の製造方
法。
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|---|---|---|---|
| KR1019970049758A KR100269309B1 (ko) | 1997-09-29 | 1997-09-29 | 고집적강유전체메모리장치및그제조방법 |
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|---|---|
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| JP10156466A Pending JPH11111933A (ja) | 1997-09-29 | 1998-06-04 | 高集積強誘電体メモリ装置及びその製造方法 |
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|---|---|
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| JP (1) | JPH11111933A (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026295A (ja) * | 2000-06-19 | 2002-01-25 | Hynix Semiconductor Inc | 高誘電体キャパシタ及びその製造方法 |
| KR20030000727A (ko) * | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 제조방법 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286383A (ja) * | 1999-01-27 | 2000-10-13 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US7022623B2 (en) * | 1999-04-22 | 2006-04-04 | Micron Technology, Inc. | Method of fabricating a semiconductor device with a dielectric film using a wet oxidation with steam process |
| KR100351056B1 (ko) | 2000-06-27 | 2002-09-05 | 삼성전자 주식회사 | 선택적 금속산화막 형성단계를 포함하는 반도체 소자의 제조방법 |
| US7217615B1 (en) | 2000-08-31 | 2007-05-15 | Micron Technology, Inc. | Capacitor fabrication methods including forming a conductive layer |
| US6420230B1 (en) * | 2000-08-31 | 2002-07-16 | Micron Technology, Inc. | Capacitor fabrication methods and capacitor constructions |
| US7112503B1 (en) | 2000-08-31 | 2006-09-26 | Micron Technology, Inc. | Enhanced surface area capacitor fabrication methods |
| JP2002190580A (ja) * | 2000-12-20 | 2002-07-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6806197B2 (en) * | 2001-08-07 | 2004-10-19 | Micron Technology, Inc. | Method of forming integrated circuitry, and method of forming a contact opening |
| US7105065B2 (en) * | 2002-04-25 | 2006-09-12 | Micron Technology, Inc. | Metal layer forming methods and capacitor electrode forming methods |
| US6531325B1 (en) * | 2002-06-04 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Memory transistor and method of fabricating same |
| US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
| US6876021B2 (en) * | 2002-11-25 | 2005-04-05 | Texas Instruments Incorporated | Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier |
| KR100533971B1 (ko) * | 2002-12-12 | 2005-12-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| US7440255B2 (en) * | 2003-07-21 | 2008-10-21 | Micron Technology, Inc. | Capacitor constructions and methods of forming |
| FR2890234A1 (fr) * | 2005-08-29 | 2007-03-02 | St Microelectronics Crolles 2 | Procede de protection de la grille d'un transistor et circuit integre correspondant |
| US7329548B2 (en) * | 2005-08-30 | 2008-02-12 | Sharp Laboratories Of America, Inc. | Integration processes for fabricating a conductive metal oxide gate ferroelectric memory transistor |
| US8247855B2 (en) * | 2006-09-12 | 2012-08-21 | Texas Instruments Incorporated | Enhanced local interconnects employing ferroelectric electrodes |
| US8389976B2 (en) * | 2006-12-29 | 2013-03-05 | Intel Corporation | Methods of forming carbon nanotube transistors for high speed circuit operation and structures formed thereby |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| KR102329576B1 (ko) * | 2016-08-31 | 2021-11-19 | 가부시키가이샤 플로스피아 | ｐ형 산화물 반도체 및 그 제조 방법 |
| US11257844B2 (en) * | 2019-09-12 | 2022-02-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ferroelectric random access memory (FRAM) cell |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046043A (en) | 1987-10-08 | 1991-09-03 | National Semiconductor Corporation | Ferroelectric capacitor and memory cell including barrier and isolation layers |
| US5122923A (en) * | 1989-08-30 | 1992-06-16 | Nec Corporation | Thin-film capacitors and process for manufacturing the same |
| EP0503078B1 (en) | 1990-09-28 | 2001-06-06 | Ramtron International Corporation | Semiconductor device |
| EP0513894B1 (en) | 1991-05-08 | 1996-08-28 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a capacitor with a ferroelectric dielectric, and semiconductor device comprising such a capacitor |
| EP0516031A1 (en) | 1991-05-29 | 1992-12-02 | Ramtron International Corporation | Stacked ferroelectric memory cell and method |
| US5468684A (en) | 1991-12-13 | 1995-11-21 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5719416A (en) | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
| US5216572A (en) * | 1992-03-19 | 1993-06-01 | Ramtron International Corporation | Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors |
| DE69326944T2 (de) | 1992-04-13 | 2000-03-30 | Virginia Tech Intell Prop | Stapelelektroden für ferroelektrische vorrichtungen |
| US5185689A (en) * | 1992-04-29 | 1993-02-09 | Motorola Inc. | Capacitor having a ruthenate electrode and method of formation |
| JPH0799251A (ja) | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| US5474955A (en) * | 1993-08-06 | 1995-12-12 | Micron Technology, Inc. | Method for optimizing thermal budgets in fabricating semconductors |
| US5330931A (en) * | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| JPH07111318A (ja) | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
| US5438023A (en) | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| JP2682455B2 (ja) | 1994-07-07 | 1997-11-26 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP3369827B2 (ja) | 1995-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3368726B2 (ja) * | 1995-08-07 | 2003-01-20 | ヤマハ株式会社 | 半導体記憶装置とその製造方法 |
| KR100209278B1 (ko) * | 1995-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 폴리레지스터 구조 및 그 제조방법 |
| JPH09205181A (ja) | 1996-01-26 | 1997-08-05 | Nec Corp | 半導体装置 |
| US5716875A (en) | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| US5945348A (en) * | 1996-04-04 | 1999-08-31 | Micron Technology, Inc. | Method for reducing the heights of interconnects on a projecting region with a smaller reduction in the heights of other interconnects |
| KR100197566B1 (ko) | 1996-06-29 | 1999-06-15 | 윤종용 | 강유전체 메모리 장치 |
-
1997
- 1997-09-29 KR KR1019970049758A patent/KR100269309B1/ko not_active IP Right Cessation
-
1998
- 1998-03-31 US US09/052,718 patent/US6359295B2/en not_active Expired - Lifetime
- 1998-06-04 JP JP10156466A patent/JPH11111933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026295A (ja) * | 2000-06-19 | 2002-01-25 | Hynix Semiconductor Inc | 高誘電体キャパシタ及びその製造方法 |
| KR20030000727A (ko) * | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6359295B2 (en) | 2002-03-19 |
| US20020004248A1 (en) | 2002-01-10 |
| KR100269309B1 (ko) | 2000-10-16 |
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