JPH04212439A - 電子回路装置 - Google Patents
電子回路装置Info
- Publication number
- JPH04212439A JPH04212439A JP6286991A JP6286991A JPH04212439A JP H04212439 A JPH04212439 A JP H04212439A JP 6286991 A JP6286991 A JP 6286991A JP 6286991 A JP6286991 A JP 6286991A JP H04212439 A JPH04212439 A JP H04212439A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- electronic circuit
- substrate
- circuit device
- strain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910000679 solder Inorganic materials 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000007789 sealing Methods 0.000 claims abstract description 42
- 238000006073 displacement reaction Methods 0.000 claims description 2
- 239000000919 ceramic Substances 0.000 abstract description 33
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000001465 metallisation Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000005219 brazing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 230000004907 flux Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩなどを実装した
多層基板を封止した電子回路装置に関する。
多層基板を封止した電子回路装置に関する。
【０００２】
【従来の技術】電子回路装置を封止する目的は、１）多
層配線基板上のＬＳＩ、配線等を外部雰囲気と遮断し、
腐食、異物混入等を防ぐこと、 ２）気密封止を行ない、内部を熱伝導性の良い不活性ガ
スで置換し、ＬＳＩからの発熱を外部へ伝達し、チップ
の冷却を図ることにある。
層配線基板上のＬＳＩ、配線等を外部雰囲気と遮断し、
腐食、異物混入等を防ぐこと、 ２）気密封止を行ない、内部を熱伝導性の良い不活性ガ
スで置換し、ＬＳＩからの発熱を外部へ伝達し、チップ
の冷却を図ることにある。
【０００３】また、封止寿命としては、その電子回路装
置を使用した製品寿命以上が必要である。図２にＬＳＩ
を搭載した従来の封止構造の電子回路装置断面図を示す
。
置を使用した製品寿命以上が必要である。図２にＬＳＩ
を搭載した従来の封止構造の電子回路装置断面図を示す
。
【０００４】１は、セラミックス基板で、Ｗ，Ｍｏなど
の導体で配線層が形成されている多層基板である。４は
ＬＳＩチップでワイヤボンド、テープキャリア、ＣＣＢ
などの方法でセラミックス基板１の配線と接続されてい
る。３はセラミックス基板１にはんだ、ろう接続された
入出力ピンである。５は封止用の金属性キャップで、通
常４２Ａｌｌｏｙ（Ｆｅ−Ｎｉ４２％合金），コバール
などの材料が用いられている。このキャップ５はセラミ
ックス基板１の表面の周囲に施されたメタライズ２の上
に、ＡｕＳｎ、銀ろうなどによりろう付けされている。 また、同様な封止構造としては、ＮＩＫＫＥＩ ＥＬＥ
ＣＴＲＯＮＩＣＳ １９８４．３．２６ 第１７８頁か
ら１８４頁において論じられている。
の導体で配線層が形成されている多層基板である。４は
ＬＳＩチップでワイヤボンド、テープキャリア、ＣＣＢ
などの方法でセラミックス基板１の配線と接続されてい
る。３はセラミックス基板１にはんだ、ろう接続された
入出力ピンである。５は封止用の金属性キャップで、通
常４２Ａｌｌｏｙ（Ｆｅ−Ｎｉ４２％合金），コバール
などの材料が用いられている。このキャップ５はセラミ
ックス基板１の表面の周囲に施されたメタライズ２の上
に、ＡｕＳｎ、銀ろうなどによりろう付けされている。 また、同様な封止構造としては、ＮＩＫＫＥＩ ＥＬＥ
ＣＴＲＯＮＩＣＳ １９８４．３．２６ 第１７８頁か
ら１８４頁において論じられている。
【０００５】
【発明が解決しようとする課題】上記従来技術には以下
のような問題点がある。封止部の接続寿命は、（１）Ｌ
ＳＩの消費電力、セラミックス基板上へのＬＳＩ搭載数
で決まる発熱量と、セラミックス基板、キャップ材、ろ
う材の各熱膨張係数αとセラミックス基板の大きさ等か
ら決まる。すなわち、ＬＳＩの発熱によりセラミックス
基板の温度がＴ１からＴ２に上昇すると、セラミックス
基板の熱膨張によりもとの長さｌに比べて図３に示すよ
うにΔｌ（Δｌ＝Δα・ΔＴ・ｌ）だけ膨張する。その
結果、金属性キャップ５の４２Ａｌｌｏｙより軟らかい
材質のろう材６及びキャップ５の主にコーナ部７に大き
な応力、ひずみを発生させる。そして、ＬＳＩのＯＮ／
ＯＦＦ動作により、この発生する応力、ひずみは繰り返
され、熱疲労寿命によりやがては、封止部に亀裂が入り
、その機能は失われる。すなわち、図２におけるセラミ
ックス基板が大きくなるほど、封止部への発生応力、ひ
ずみも大きくなり封止部の長寿命保証が出来なくなるの
である。
のような問題点がある。封止部の接続寿命は、（１）Ｌ
ＳＩの消費電力、セラミックス基板上へのＬＳＩ搭載数
で決まる発熱量と、セラミックス基板、キャップ材、ろ
う材の各熱膨張係数αとセラミックス基板の大きさ等か
ら決まる。すなわち、ＬＳＩの発熱によりセラミックス
基板の温度がＴ１からＴ２に上昇すると、セラミックス
基板の熱膨張によりもとの長さｌに比べて図３に示すよ
うにΔｌ（Δｌ＝Δα・ΔＴ・ｌ）だけ膨張する。その
結果、金属性キャップ５の４２Ａｌｌｏｙより軟らかい
材質のろう材６及びキャップ５の主にコーナ部７に大き
な応力、ひずみを発生させる。そして、ＬＳＩのＯＮ／
ＯＦＦ動作により、この発生する応力、ひずみは繰り返
され、熱疲労寿命によりやがては、封止部に亀裂が入り
、その機能は失われる。すなわち、図２におけるセラミ
ックス基板が大きくなるほど、封止部への発生応力、ひ
ずみも大きくなり封止部の長寿命保証が出来なくなるの
である。
【０００６】（２）キャップとセラミックス基板をはん
だ材で接続する際にフラックス（表面活性材）等を使用
するため、はんだ接続部断面形状が平型の場合にはフラ
ックスがはんだ外に逃げずらく、且つ一旦取り込まれる
と図４に示すようにはんだ内にボイド８が発生し易くな
り、このボイドが封止部の熱疲労寿命を低減させる。
だ材で接続する際にフラックス（表面活性材）等を使用
するため、はんだ接続部断面形状が平型の場合にはフラ
ックスがはんだ外に逃げずらく、且つ一旦取り込まれる
と図４に示すようにはんだ内にボイド８が発生し易くな
り、このボイドが封止部の熱疲労寿命を低減させる。
【０００７】本発明の目的は、上記した従来技術の問題
点をなくし、多層基板を封止した電子回路装置の封止寿
命を十分に得られる装置を提供することにある。
点をなくし、多層基板を封止した電子回路装置の封止寿
命を十分に得られる装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、封止体を天板と側板に分けた。
に、封止体を天板と側板に分けた。
【０００９】また、封止体の端部断面形状を凸または、
円型とした。
円型とした。
【００１０】また、側板のはんだ接続部にメタライズを
施し、天板と側板、側板と多層配線基板間におけるはん
だ接続部において、天板、側板及び多層配線基板のいず
れかの四角より多層配線基板の辺長に対して約１５％以
上のところに支柱を設け、一定のはんだ接続高さにした
。
施し、天板と側板、側板と多層配線基板間におけるはん
だ接続部において、天板、側板及び多層配線基板のいず
れかの四角より多層配線基板の辺長に対して約１５％以
上のところに支柱を設け、一定のはんだ接続高さにした
。
【００１１】
【作用】封止体を天板側と側板側に分けることにより、
封止体に複数のはんだ接続部を設けることが出来るので
、セラミックス基板の熱膨張により発生した応力、ひず
みの集中を複数のはんだ接続部でそれぞれ分散させるこ
とが出来る。
封止体に複数のはんだ接続部を設けることが出来るので
、セラミックス基板の熱膨張により発生した応力、ひず
みの集中を複数のはんだ接続部でそれぞれ分散させるこ
とが出来る。
【００１２】封止体の端部を凸状にすることにより、は
んだ接続部に発生するひずみを平型の端部より小さくす
ることが出来る。また、封止体の端部を凸状にすること
により、はんだ接続時にはんだ接続部に発生したボイド
を外部に排出することが出来る。
んだ接続部に発生するひずみを平型の端部より小さくす
ることが出来る。また、封止体の端部を凸状にすること
により、はんだ接続時にはんだ接続部に発生したボイド
を外部に排出することが出来る。
【００１３】はんだ接続部に通常以上の高さを設けるこ
とにより、側板の支点位置をはんだ接続部の内部に移動
させることが出来、はんだ接続部での局部的な応力、ひ
ずみの発生を防ぐことが出来る。
とにより、側板の支点位置をはんだ接続部の内部に移動
させることが出来、はんだ接続部での局部的な応力、ひ
ずみの発生を防ぐことが出来る。
【００１４】また、はんだ接続部の高さを得るための支
柱を最大ひずみが発生する四角から避けることによって
、はんだ接続部の接続寿命を大幅に伸ばすことが出来る
。
柱を最大ひずみが発生する四角から避けることによって
、はんだ接続部の接続寿命を大幅に伸ばすことが出来る
。
【００１５】
【実施例】図１は本発明の一実施例に係る電子回路装置
の断面図である。図１において、１はセラミックス基板
、３は入出力ピン、４はＬＳＩ、９は封止用天板、１０
は封止用側板、６は天板９と側板１０及び側板１０とセ
ラミックス基板１を接続するためのはんだろう材、２は
はんだろう材接続を行なうためのメタライズ、１２はは
んだ接続高さを維持するための柱である。なお、柱１２
の接続位置は、セラミックス基板１の四角を除いたとこ
ろであればどこでも良い。また、図１３から図２１まで
は、はんだ接続高さを維持するための支柱を除いた場合
の封止用天板９、側板１０、セラミックス基板１、はん
だ６、メタライズ２の各部分より構成した封止部の一断
面形状を表した実施例である。図１３は、側板１０にお
けるはんだ接続部断面形状が上部が凸、下部が円型、図
１４は、側板１０におけるはんだ接続部断面形状が上部
が円型、下部が凸、図１５は、側板１０におけるはんだ
接続部断面形状が上部が円型、下部が円型、図１６は、
側板１０におけるはんだ接続部断面形状が上部が凸、下
部が平型、図１７は、側板１０におけるはんだ接続部断
面形状が上部が円型、下部が平型、図１８は、側板１０
におけるはんだ接続部断面形状が上部が平型、下部が凸
、図１９は、側板１０におけるはんだ接続部断面形状が
上部が平型、下部が円型、図２０は、側板１０における
はんだ接続部断面形状が上部が円型、下部が円型であり
、また、図２０は円型断面のうちはんだ接続部となる一
部分にメタライズ２を施した場合、図２１は、円型断面
の側面全体にメタライズ２を施し、はんだ６で側板１０
全体を覆ったような接続例である。
の断面図である。図１において、１はセラミックス基板
、３は入出力ピン、４はＬＳＩ、９は封止用天板、１０
は封止用側板、６は天板９と側板１０及び側板１０とセ
ラミックス基板１を接続するためのはんだろう材、２は
はんだろう材接続を行なうためのメタライズ、１２はは
んだ接続高さを維持するための柱である。なお、柱１２
の接続位置は、セラミックス基板１の四角を除いたとこ
ろであればどこでも良い。また、図１３から図２１まで
は、はんだ接続高さを維持するための支柱を除いた場合
の封止用天板９、側板１０、セラミックス基板１、はん
だ６、メタライズ２の各部分より構成した封止部の一断
面形状を表した実施例である。図１３は、側板１０にお
けるはんだ接続部断面形状が上部が凸、下部が円型、図
１４は、側板１０におけるはんだ接続部断面形状が上部
が円型、下部が凸、図１５は、側板１０におけるはんだ
接続部断面形状が上部が円型、下部が円型、図１６は、
側板１０におけるはんだ接続部断面形状が上部が凸、下
部が平型、図１７は、側板１０におけるはんだ接続部断
面形状が上部が円型、下部が平型、図１８は、側板１０
におけるはんだ接続部断面形状が上部が平型、下部が凸
、図１９は、側板１０におけるはんだ接続部断面形状が
上部が平型、下部が円型、図２０は、側板１０における
はんだ接続部断面形状が上部が円型、下部が円型であり
、また、図２０は円型断面のうちはんだ接続部となる一
部分にメタライズ２を施した場合、図２１は、円型断面
の側面全体にメタライズ２を施し、はんだ６で側板１０
全体を覆ったような接続例である。
【００１６】以上述べた装置の動作説明について説明す
る。まず、ＬＳＩ４の動作による発熱がセラミックス基
板１に伝達され、セラミックス基板１に熱膨張が発生す
る。この際に発生した応力、ひずみは、はんだ６、側板
１０、天板９へ加わるが、はんだ接続部をセラミックス
基板１−側板１０、側板１０−天板９の２ヵ所に分割し
てあるので、各はんだ接続部に発生する応力、ひずみを
各はんだ接続部に分散させることが出来る。また、セラ
ミックス基板１−側板１０、側板１０−天板９間を接続
するはんだ６で、一定の接続高さを設けることによって
各々のはんだ６の内部で発生する応力、ひずみを低減す
ることが出来る。つまり、側板１０とセラミックス基板
１及び天板９と側板１０におけるはんだ接続高さ（隙間
）がないと、図６に示すようにセラミックス基板１の熱
膨張に対し、側板１０の底部１１が支点となるため、は
んだ６に対して局部的に大きな応力、ひずみを発生させ
る。そこで、図５に示すように側板１０のはんだ接続部
にメタライズ２を施し、接続用はんだ６で一定の接続高
さｈを維持することによって、セラミックス基板１の熱
膨張に対する、側板１０の支点位置をはんだ内部まで移
動させ局部的な応力、ひずみの発生を防ぐことが出来る
。なお、天板９と側板１０のはんだ接続部に対しても接
続高さｈを設けることにより同様の作用が働く。また、
通常の状態では、はんだ接続高さは天板９、側板１０の
自重により、数μｍ程度になるので、スペーサー、支柱
１２等の支持体をはんだ接続内部に設けることによって
、一定の接続高さｈを取る必要がある。ｈを求めるには
、はんだ内のせん断ひずみをγ、セラミックス基板１の
変位をΔｌとすると近似的にγ＝Δｌ／ｈの関係式が成
立ち、γとはんだ破断寿命の関係は実験結果より図７の
様に示され、γ＝１％付近に破断寿命の変曲点が存在す
ることが分かっている。よって、Δｌ／ｈ＝γ≦１％を
満足するようなｈを求めれば良い。また、セラミックス
基板１のコーナから支持体の取付け位置までの距離をｍ
とし、ｍとセラミックス基板１の辺長に対する比率をＰ
とした場合、Ｐとはんだ破断寿命の関係は、実験的に図
８の様に示され、Ｐ＝１５％付近にはんだ破断寿命の変
曲点があり、支持体取付け位置ｍは、セラミックス基板
１の辺長をｌとするとｍ≧０．１５・ｌの関係になけれ
ばならない。
る。まず、ＬＳＩ４の動作による発熱がセラミックス基
板１に伝達され、セラミックス基板１に熱膨張が発生す
る。この際に発生した応力、ひずみは、はんだ６、側板
１０、天板９へ加わるが、はんだ接続部をセラミックス
基板１−側板１０、側板１０−天板９の２ヵ所に分割し
てあるので、各はんだ接続部に発生する応力、ひずみを
各はんだ接続部に分散させることが出来る。また、セラ
ミックス基板１−側板１０、側板１０−天板９間を接続
するはんだ６で、一定の接続高さを設けることによって
各々のはんだ６の内部で発生する応力、ひずみを低減す
ることが出来る。つまり、側板１０とセラミックス基板
１及び天板９と側板１０におけるはんだ接続高さ（隙間
）がないと、図６に示すようにセラミックス基板１の熱
膨張に対し、側板１０の底部１１が支点となるため、は
んだ６に対して局部的に大きな応力、ひずみを発生させ
る。そこで、図５に示すように側板１０のはんだ接続部
にメタライズ２を施し、接続用はんだ６で一定の接続高
さｈを維持することによって、セラミックス基板１の熱
膨張に対する、側板１０の支点位置をはんだ内部まで移
動させ局部的な応力、ひずみの発生を防ぐことが出来る
。なお、天板９と側板１０のはんだ接続部に対しても接
続高さｈを設けることにより同様の作用が働く。また、
通常の状態では、はんだ接続高さは天板９、側板１０の
自重により、数μｍ程度になるので、スペーサー、支柱
１２等の支持体をはんだ接続内部に設けることによって
、一定の接続高さｈを取る必要がある。ｈを求めるには
、はんだ内のせん断ひずみをγ、セラミックス基板１の
変位をΔｌとすると近似的にγ＝Δｌ／ｈの関係式が成
立ち、γとはんだ破断寿命の関係は実験結果より図７の
様に示され、γ＝１％付近に破断寿命の変曲点が存在す
ることが分かっている。よって、Δｌ／ｈ＝γ≦１％を
満足するようなｈを求めれば良い。また、セラミックス
基板１のコーナから支持体の取付け位置までの距離をｍ
とし、ｍとセラミックス基板１の辺長に対する比率をＰ
とした場合、Ｐとはんだ破断寿命の関係は、実験的に図
８の様に示され、Ｐ＝１５％付近にはんだ破断寿命の変
曲点があり、支持体取付け位置ｍは、セラミックス基板
１の辺長をｌとするとｍ≧０．１５・ｌの関係になけれ
ばならない。
【００１７】また、側板１０のはんだ接続部の上下もし
くは一方の断面形状を凸または円型にすることによって
、はんだ内でのボイド発生量及び発生ひずみ量を低減さ
せることが出来る。これは、図１０に示すように、側板
１０のはんだ接続部断面形状を凸−平型とし、３次元熱
弾塑性解析を行ない、両接続部はんだ内で発生するひず
みをシミュレーションした結果、凸形状の方が平型に比
べ発生する相当ひずみが小さくなるからである。シミュ
レーションに使用した温度データを図１１に示すが、温
度範囲を−２５〜１５０℃として解析した。また図１１
は１５０℃における両接続箇所のはんだ断面において発
生する相当ひずみについて解析した分布図である。はん
だの熱疲労寿命を検討するパラメータの１つに最大相当
ひずみ値が有り、図１２（ａ）の凸形状では最大相当ひ
ずみが３．６％、（ｂ）の平型形状では最大相当ひずみ
が４．６％となり、接続形状がはんだ内発生ひずみに与
える効果として約２２％（（４．６−３．６）／４．６
）の低減がなされることが分かった。なお、シミュレー
ションに使用した各構成材料は、図１０において天板９
と多層基板１をセラミックス、側板１０を４２Ａｌｌｏ
ｙ、はんだ６をＳｎ−３７Ｐｂとして計算した。
くは一方の断面形状を凸または円型にすることによって
、はんだ内でのボイド発生量及び発生ひずみ量を低減さ
せることが出来る。これは、図１０に示すように、側板
１０のはんだ接続部断面形状を凸−平型とし、３次元熱
弾塑性解析を行ない、両接続部はんだ内で発生するひず
みをシミュレーションした結果、凸形状の方が平型に比
べ発生する相当ひずみが小さくなるからである。シミュ
レーションに使用した温度データを図１１に示すが、温
度範囲を−２５〜１５０℃として解析した。また図１１
は１５０℃における両接続箇所のはんだ断面において発
生する相当ひずみについて解析した分布図である。はん
だの熱疲労寿命を検討するパラメータの１つに最大相当
ひずみ値が有り、図１２（ａ）の凸形状では最大相当ひ
ずみが３．６％、（ｂ）の平型形状では最大相当ひずみ
が４．６％となり、接続形状がはんだ内発生ひずみに与
える効果として約２２％（（４．６−３．６）／４．６
）の低減がなされることが分かった。なお、シミュレー
ションに使用した各構成材料は、図１０において天板９
と多層基板１をセラミックス、側板１０を４２Ａｌｌｏ
ｙ、はんだ６をＳｎ−３７Ｐｂとして計算した。
【００１８】また、接続用はんだ内部に発生するボイド
の低減方法としては、図９（ａ），（ｂ）に示す様に側
板１０のはんだ接続部の断面形状を凸１２（（ａ）図）
または円型（（ｂ）図）にすることによって、はんだ接
続時に発生したボイド８を外部に排出することが出来る
ものである。
の低減方法としては、図９（ａ），（ｂ）に示す様に側
板１０のはんだ接続部の断面形状を凸１２（（ａ）図）
または円型（（ｂ）図）にすることによって、はんだ接
続時に発生したボイド８を外部に排出することが出来る
ものである。
【００１９】以上述べたように、本実施例によれば、キ
ャップ構造の変更、はんだの上下２段接続、はんだ接続
高さの制御を行なうことによって、セラミックス基板の
熱膨張により発生した応力、ひずみを分散させ、また、
はんだ内ボイド発生量を低減でき、熱疲労による封止寿
命を大幅に伸ばすことが出来る。
ャップ構造の変更、はんだの上下２段接続、はんだ接続
高さの制御を行なうことによって、セラミックス基板の
熱膨張により発生した応力、ひずみを分散させ、また、
はんだ内ボイド発生量を低減でき、熱疲労による封止寿
命を大幅に伸ばすことが出来る。
【００２０】
【発明の効果】本発明によれば、セラミックス基板の熱
膨張によるはんだ部、封止キャップへの発生応力、ひず
みを分散、減少させることが出来、また、はんだ内ボイ
ド発生量を低減させることにより、はんだ接続部におけ
る封止信頼性を向上させ、封止寿命を大幅に伸ばすこと
が出来る。
膨張によるはんだ部、封止キャップへの発生応力、ひず
みを分散、減少させることが出来、また、はんだ内ボイ
ド発生量を低減させることにより、はんだ接続部におけ
る封止信頼性を向上させ、封止寿命を大幅に伸ばすこと
が出来る。
【図１】本発明を適用した電子回路装置の断面図である
。
。
【図２】従来の電子回路装置の断面図である。
【図３】ＬＳＩチップの発熱によりセラミックス基板が
Δｌだけ膨張した状態を示す断面図である。
Δｌだけ膨張した状態を示す断面図である。
【図４】はんだ接続部に発生したボイドを示す図である
。
。
【図５】はんだ接続高さを設けた電子回路装置の断面図
である。
である。
【図６】封止体に応力、ひずみが発生した場合の変形図
である。
である。
【図７】せん断ひずみとはんだ破断寿命の関係図である
。
。
【図８】支持体取付け位置とはんだ破断寿命の関係図で
ある。
ある。
【図９】ボイドの排出状態を示す図である。
【図１０】シミュレーションに使用した電子回路装置の
一部分の断面図である。
一部分の断面図である。
【図１１】シミュレーションに使用した温度データ図で
ある。
ある。
【図１２】相当ひずみ分布図である。
【図１３】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図１４】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図１５】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図１６】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図１７】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図１８】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図１９】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図２０】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
【図２１】本発明の一実施例に係る封止構造からなる電
子回路装置の断面図である。
子回路装置の断面図である。
１…セラミックス基板、２…メタライズ、４…ＬＳＩ、
６…はんだ、ろう材、９…天板、１０…側板、１２…支
柱。
６…はんだ、ろう材、９…天板、１０…側板、１２…支
柱。
Claims (4)
- 【請求項１】基板上と、該基板に搭載する電子回路部品
と、該電子回路部品を該基板上に封止するための封止体
とを有する電子回路装置において、第１のはんだ接続部
を介して該基板に接続される枠状の第１の封止体と、第
２のはんだ接続部を介して該第１の封止体に蓋をするよ
うに該第１の封止体に接続される第２の封止体とから上
記封止体がなることを特徴とする電子回路装置。 - 【請求項２】基板上と、該基板に搭載する電子回路部品
と、該電子回路部品を該基板上に封止するための封止体
とを有する電子回路装置において、該封止体の端部が凸
状であることを特徴とする電子回路装置。 - 【請求項３】上記第１の封止体の少なくとも１つの端部
が凸状であることを特徴とする請求項１記載の電子回路
装置。 - 【請求項４】上記はんだ接続部の高さｈは、せん断ひず
みをγ、該基板の変位をΔｌとすると、Δｌ／ｈ＝γ≦
１％を満たし、この高さｈを維持するための支持手段を
設けると共に、該支持手段を該基板上、第１、第２の封
止体のいずれかの四角より該基板の辺長に対して１５％
以上のところに有することを特徴とする請求項１または
２記載の電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062869A JP3033221B2 (ja) | 1990-03-30 | 1991-03-27 | 電子回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071290 | 1990-03-30 | ||
| JP2-80712 | 1990-03-30 | ||
| JP3062869A JP3033221B2 (ja) | 1990-03-30 | 1991-03-27 | 電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212439A true JPH04212439A (ja) | 1992-08-04 |
| JP3033221B2 JP3033221B2 (ja) | 2000-04-17 |
Family
ID=26403927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3062869A Expired - Fee Related JP3033221B2 (ja) | 1990-03-30 | 1991-03-27 | 電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033221B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017604A (ja) * | 2001-06-28 | 2003-01-17 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| JP2008016471A (ja) * | 2006-07-03 | 2008-01-24 | Sony Corp | 機能素子、ならびにその機能素子を備えた電子デバイス、モジュールおよび電子機器 |
| JP2008235531A (ja) * | 2007-03-20 | 2008-10-02 | Mitsubishi Electric Corp | 気密封止用パッケージおよび接続構造 |
| JP2009193986A (ja) * | 2008-02-12 | 2009-08-27 | Sony Corp | 半導体装置及びその製造方法 |
| JP2010129726A (ja) * | 2008-11-27 | 2010-06-10 | Kyocera Corp | 電子部品収納用パッケージ、電子装置、および電子装置の製造方法 |
| JP2011228591A (ja) * | 2010-04-22 | 2011-11-10 | Kyocera Corp | 素子収納用パッケージ、およびこれを備えた電子装置 |
| US9123928B2 (en) | 2011-05-27 | 2015-09-01 | Nec Corporation | Method for doping and dedoping lithium into and from negative electrode and method for producing negative electrode for lithium secondary battery |
| WO2020149188A1 (ja) * | 2019-01-17 | 2020-07-23 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-03-27 JP JP3062869A patent/JP3033221B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017604A (ja) * | 2001-06-28 | 2003-01-17 | Kyocera Corp | 半導体素子収納用パッケージおよび半導体装置 |
| JP2008016471A (ja) * | 2006-07-03 | 2008-01-24 | Sony Corp | 機能素子、ならびにその機能素子を備えた電子デバイス、モジュールおよび電子機器 |
| JP2008235531A (ja) * | 2007-03-20 | 2008-10-02 | Mitsubishi Electric Corp | 気密封止用パッケージおよび接続構造 |
| JP2009193986A (ja) * | 2008-02-12 | 2009-08-27 | Sony Corp | 半導体装置及びその製造方法 |
| JP2010129726A (ja) * | 2008-11-27 | 2010-06-10 | Kyocera Corp | 電子部品収納用パッケージ、電子装置、および電子装置の製造方法 |
| JP2011228591A (ja) * | 2010-04-22 | 2011-11-10 | Kyocera Corp | 素子収納用パッケージ、およびこれを備えた電子装置 |
| US9123928B2 (en) | 2011-05-27 | 2015-09-01 | Nec Corporation | Method for doping and dedoping lithium into and from negative electrode and method for producing negative electrode for lithium secondary battery |
| WO2020149188A1 (ja) * | 2019-01-17 | 2020-07-23 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JPWO2020149188A1 (ja) * | 2019-01-17 | 2021-09-30 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3033221B2 (ja) | 2000-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541857B2 (en) | Method of forming BGA interconnections having mixed solder profiles | |
| US6459160B1 (en) | Package with low stress hermetic seal | |
| JPH0799266A (ja) | 半導体パッケージ | |
| JPH04212439A (ja) | 電子回路装置 | |
| CN103000559A (zh) | 半导体芯片的定位夹具以及半导体装置的制造方法 | |
| US7005749B2 (en) | Flip chip package structure | |
| US7227268B2 (en) | Placement of sacrificial solder balls underneath the PBGA substrate | |
| JPH0541471A (ja) | 半導体集積回路装置 | |
| US5151773A (en) | Electronic circuit apparatus comprising a structure for sealing an electronic circuit | |
| US7919852B2 (en) | Semiconductor device and insulating substrate utilizing a second conductor with a non-joint area | |
| JPH0316159A (ja) | 電子装置 | |
| JP2717832B2 (ja) | 複合金属材料とその製造方法 | |
| JPH08141745A (ja) | Ｉｃの気密封止方法 | |
| JP3113400B2 (ja) | 電子回路装置 | |
| CN220798947U (zh) | 一种用于高速高密硅光模块的半导体制冷片 | |
| JP2978673B2 (ja) | 半導体装置のボンディング装置 | |
| JPH10335533A (ja) | 増強型ソルダーボール排列構造装置 | |
| JPH0685005A (ja) | 半導体チップの実装構造 | |
| JPS62232951A (ja) | 半導体装置 | |
| JP3016380B2 (ja) | 半導体装置 | |
| JPS5968935A (ja) | 半導体装置の製造方法 | |
| JPH0964252A (ja) | 半導体装置 | |
| JPS61248450A (ja) | 半導体デバイスのパツケ−ジ封止構造 | |
| JPH01165146A (ja) | 気密封止装置 | |
| JPS5961154A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |