JPH0799266A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH0799266A JPH0799266A JP6154341A JP15434194A JPH0799266A JP H0799266 A JPH0799266 A JP H0799266A JP 6154341 A JP6154341 A JP 6154341A JP 15434194 A JP15434194 A JP 15434194A JP H0799266 A JPH0799266 A JP H0799266A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- die
- heat
- housing cavity
- vlsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 高い電力が供給されるVLSIダイを熱散
逸率が高く、表面実装可能で低コストであるようにパッ
ケージする。 【構成】 高い電力が供給されるVLSIダイをパッ
ケージするために基板と、アクセス空洞を有するヒート
・スラグと、蓋と、ステムを有するヒートシンクとが用
いられる。基板はその中心部にステップ付きのハウジン
グ空洞と、下側に配列された多数の電気接点とを備えて
いる。高い電力が供給されるVLSIダイの非起動側
と、基板の上面と下側面の開口部と、アクセス空洞を含
むヒート・スラグと、ヒートシンクのステムと蓋とのサ
イズと幾何学的位置は、供給される電力とヒートシンク
の熱伝導率とを考慮して相互に適応化されている。
逸率が高く、表面実装可能で低コストであるようにパッ
ケージする。 【構成】 高い電力が供給されるVLSIダイをパッ
ケージするために基板と、アクセス空洞を有するヒート
・スラグと、蓋と、ステムを有するヒートシンクとが用
いられる。基板はその中心部にステップ付きのハウジン
グ空洞と、下側に配列された多数の電気接点とを備えて
いる。高い電力が供給されるVLSIダイの非起動側
と、基板の上面と下側面の開口部と、アクセス空洞を含
むヒート・スラグと、ヒートシンクのステムと蓋とのサ
イズと幾何学的位置は、供給される電力とヒートシンク
の熱伝導率とを考慮して相互に適応化されている。
Description
【0001】
【産業上の利用分野】本発明は半導体パッケージングの
分野に関し、特に表面実装可能なパッケージングに関す
る。より詳細には、本発明は熱散逸率が高く、表面実装
が可能であるように高出力超大規模集積(VLSI)半
導体ダイのパッケージングに関する。
分野に関し、特に表面実装可能なパッケージングに関す
る。より詳細には、本発明は熱散逸率が高く、表面実装
が可能であるように高出力超大規模集積(VLSI)半
導体ダイのパッケージングに関する。
【0002】
【従来の技術】比較的新型のボール格子アレイ(BG
A)パッケージは半導体パッケージングの分野では公知
である。比較的新型のBGAにはそれよりも旧式のピン
格子アレイ(PGA)設計及び表面実装技術と比較して
利点を有している。代表的には、基本的な表面実装形半
導体パッケージはVLSIダイと、基板と、ヒート・ス
ラグと、蓋と、ヒートシンクとを備えている。基板はそ
の中心部にステップ付きの空洞を、又、下側には電気接
点を有している。電気接点はPGAとBGAのいずれの
形式でもよい。最初にヒート・スラグが接着剤を用いて
基板の上側に取付けられる。次に熱伝導接着剤の第1の
薄膜層を用いてVLSIダイの非起動側がヒート・スラ
グの下側に取付けられ、次にVLSIダイのリード線が
基板に結線される。さらに基板の下側の空洞開口部に蓋
が取付けられ、VLSIダイの起動側が防護される。次
に下側の電気接点をPWB上のランド・パターンでの相
反形電気接点と連結することによって、半導体パッケー
ジが印刷配線板(PWB)に表面実装される。最後に、
熱伝導接着剤の第2の層を用いてヒートシンクがヒート
・スラグの上側に取付けられる。
A)パッケージは半導体パッケージングの分野では公知
である。比較的新型のBGAにはそれよりも旧式のピン
格子アレイ(PGA)設計及び表面実装技術と比較して
利点を有している。代表的には、基本的な表面実装形半
導体パッケージはVLSIダイと、基板と、ヒート・ス
ラグと、蓋と、ヒートシンクとを備えている。基板はそ
の中心部にステップ付きの空洞を、又、下側には電気接
点を有している。電気接点はPGAとBGAのいずれの
形式でもよい。最初にヒート・スラグが接着剤を用いて
基板の上側に取付けられる。次に熱伝導接着剤の第1の
薄膜層を用いてVLSIダイの非起動側がヒート・スラ
グの下側に取付けられ、次にVLSIダイのリード線が
基板に結線される。さらに基板の下側の空洞開口部に蓋
が取付けられ、VLSIダイの起動側が防護される。次
に下側の電気接点をPWB上のランド・パターンでの相
反形電気接点と連結することによって、半導体パッケー
ジが印刷配線板(PWB)に表面実装される。最後に、
熱伝導接着剤の第2の層を用いてヒートシンクがヒート
・スラグの上側に取付けられる。
【0003】VLSIダイの非起動側と、ヒートシンク
とをヒート・スラグの対向側に取付けるために熱伝導接
着剤が使用されるが、それでも経験上、熱伝導接着剤の
各層によって基板の密封された空洞内での温度は約0.
5C/Wだけ上昇することが判明している。従って、6
0又は70ワットの電力が供給されるVLSIダイの場
合、熱伝導接着剤の一つの層によって基板の密封された
空洞内の温度は約30から35℃だけ上昇する。動作中
のVLSIダイによって発生される熱はVLSIダイ及
びその近隣の電子部品の性能及び信頼性にとって有害で
あることはよく知られている。冷却空気又は冷却液を満
たした冷却管の埋設を含む種々の熱除去技術が公知であ
り、基板の密封空洞内の温度を低下させるために使用で
きる。しかし、これらの技術によって半導体パッケージ
の複雑さとコストが高まる場合が多い。
とをヒート・スラグの対向側に取付けるために熱伝導接
着剤が使用されるが、それでも経験上、熱伝導接着剤の
各層によって基板の密封された空洞内での温度は約0.
5C/Wだけ上昇することが判明している。従って、6
0又は70ワットの電力が供給されるVLSIダイの場
合、熱伝導接着剤の一つの層によって基板の密封された
空洞内の温度は約30から35℃だけ上昇する。動作中
のVLSIダイによって発生される熱はVLSIダイ及
びその近隣の電子部品の性能及び信頼性にとって有害で
あることはよく知られている。冷却空気又は冷却液を満
たした冷却管の埋設を含む種々の熱除去技術が公知であ
り、基板の密封空洞内の温度を低下させるために使用で
きる。しかし、これらの技術によって半導体パッケージ
の複雑さとコストが高まる場合が多い。
【0004】別の方法としては基板の上側にヒートシン
クを取付けた後で、VLSIダイの非起動側を直接ヒー
トシンクに取付ける方法がある。しかし、現在市販され
ているワイヤボンディング式パッケージング装置は一般
に大きいヒートシンクを取り付けた基板を処理すること
ができないので、VSLIダイのリード線を基板の配線
面に結線するための別の方法が講じられるか、カスタマ
イジングされたワイヤボンディング装置を備える必要が
ある。更に、仮に取付けられたヒートシンクに適応する
ようにワイヤボンディング装置を容易且つ低コストで修
正できるにしても、表面実装装置には問題が残る。すな
わち、基板の電気接点がBGAである場合、取付けられ
たヒートシンクによってBGAの凸面が閉塞され、この
凸面をPWBのランド・パターン上に溶接する際に表面
実装装置がレーザー・ビームを凸面上に集束することが
妨害される。
クを取付けた後で、VLSIダイの非起動側を直接ヒー
トシンクに取付ける方法がある。しかし、現在市販され
ているワイヤボンディング式パッケージング装置は一般
に大きいヒートシンクを取り付けた基板を処理すること
ができないので、VSLIダイのリード線を基板の配線
面に結線するための別の方法が講じられるか、カスタマ
イジングされたワイヤボンディング装置を備える必要が
ある。更に、仮に取付けられたヒートシンクに適応する
ようにワイヤボンディング装置を容易且つ低コストで修
正できるにしても、表面実装装置には問題が残る。すな
わち、基板の電気接点がBGAである場合、取付けられ
たヒートシンクによってBGAの凸面が閉塞され、この
凸面をPWBのランド・パターン上に溶接する際に表面
実装装置がレーザー・ビームを凸面上に集束することが
妨害される。
【0005】
【発明が解決しようとする課題】従って、熱散逸率が高
く、表面実装可能で低コストであるように高い電力が供
給されるVLSIダイをパッケージすることが望まし
い。後述するように、本発明は所望の結果を有利に達成
する上記のような半導体パッケージを提供するものであ
る。
く、表面実装可能で低コストであるように高い電力が供
給されるVLSIダイをパッケージすることが望まし
い。後述するように、本発明は所望の結果を有利に達成
する上記のような半導体パッケージを提供するものであ
る。
【0006】
【課題を解決するための手段】所望の結果は、基板と、
アクセス可能な空洞を有するヒート・スラグと、蓋と、
ステムを有するヒートシンクとを以て高い電力が供給さ
れるVSLIダイをパッケージングすることによって有
利に達成される。基板はその中心部のステップ付きのハ
ウジング空洞と、下側に配置された多数のデッキ接点と
を備えている。高電力が供給されるVLSIダイの非起
動側と、基板のステップ付きのハウジング空洞の上面と
下側の開口部と、アクセス空洞を含むヒート・スラグ
と、蓋とのサイズと、幾何学的な位置とは供給電力及び
ヒートシンクの熱伝導率を考慮して相互に適応化されて
いる。
アクセス可能な空洞を有するヒート・スラグと、蓋と、
ステムを有するヒートシンクとを以て高い電力が供給さ
れるVSLIダイをパッケージングすることによって有
利に達成される。基板はその中心部のステップ付きのハ
ウジング空洞と、下側に配置された多数のデッキ接点と
を備えている。高電力が供給されるVLSIダイの非起
動側と、基板のステップ付きのハウジング空洞の上面と
下側の開口部と、アクセス空洞を含むヒート・スラグ
と、蓋とのサイズと、幾何学的な位置とは供給電力及び
ヒートシンクの熱伝導率を考慮して相互に適応化されて
いる。
【0007】先ず接着剤を用いてヒート・スラグが基板
のステップ付きのハウジング空洞の上側開口部を一部覆
うように基板の上側に取付けられる。高電力を供給され
るVLSIダイは熱伝導接着剤の薄膜層を用いてヒート
・スラグのむくの部分に取付けられ、高電力を供給され
るVLSIダイのリード線が標準型の修正されないワイ
ヤボンディング装置を用いてPWBの配線面に結線され
る。次に基板のステップ付きのハウジング空洞の下側の
開口部に蓋が取付けられ、高電力が給電されるVLSI
ダイの起動側が防護される。次に標準型の表面実装装置
を用いて基板がPWBのランド・パターンに表面実装さ
れる。最後に、熱伝導接着剤の薄膜層を用いてヒートシ
ンクが高電力が給電されるVLSIダイの露出した非起
動側に取付けられ、それによってステムが熱と接触し、
熱伝導接着剤の一つの層だけを通して熱を直接伝達して
これを除去する。
のステップ付きのハウジング空洞の上側開口部を一部覆
うように基板の上側に取付けられる。高電力を供給され
るVLSIダイは熱伝導接着剤の薄膜層を用いてヒート
・スラグのむくの部分に取付けられ、高電力を供給され
るVLSIダイのリード線が標準型の修正されないワイ
ヤボンディング装置を用いてPWBの配線面に結線され
る。次に基板のステップ付きのハウジング空洞の下側の
開口部に蓋が取付けられ、高電力が給電されるVLSI
ダイの起動側が防護される。次に標準型の表面実装装置
を用いて基板がPWBのランド・パターンに表面実装さ
れる。最後に、熱伝導接着剤の薄膜層を用いてヒートシ
ンクが高電力が給電されるVLSIダイの露出した非起
動側に取付けられ、それによってステムが熱と接触し、
熱伝導接着剤の一つの層だけを通して熱を直接伝達して
これを除去する。
【0008】別の実施例では、アクセス空洞を有するヒ
ート・スラグは基板のステップ付きのハウジング空洞の
最上段として基板と一体に形成される。この実施例で
は、高電力が供給されるVLSIダイは前記の実施例と
は異なり、熱伝導接着剤の薄膜層を用いて基板のステッ
プ付きのハウジング空洞の前記最上段に直接取付けられ
る。
ート・スラグは基板のステップ付きのハウジング空洞の
最上段として基板と一体に形成される。この実施例で
は、高電力が供給されるVLSIダイは前記の実施例と
は異なり、熱伝導接着剤の薄膜層を用いて基板のステッ
プ付きのハウジング空洞の前記最上段に直接取付けられ
る。
【0009】
【実施例】次に、本発明を完全に理解するための説明と
して、本発明の特定の部品、材料及び構成を開示する。
しかし、本発明はこのような特定の細部を採用しなくと
も実施できることが専門家には理解されよう。別の実施
例では、本発明を不要に曖昧にしないために、公知のシ
ステムは概略図又は構成図で説明する。
して、本発明の特定の部品、材料及び構成を開示する。
しかし、本発明はこのような特定の細部を採用しなくと
も実施できることが専門家には理解されよう。別の実施
例では、本発明を不要に曖昧にしないために、公知のシ
ステムは概略図又は構成図で説明する。
【0010】ここで図1−図4を参照すると、本発明の
半導体パッケージ10はVISLダイ12と、基板14
と、ヒート・スラグ16と、蓋18と、ヒートシンク2
0とを備えている。VISLダイ12には動作中に大量
の電力Wが給電される。本発明の場合、Wが60ワット
を超える場合に大量の電力と見なす。VISLダイ12
は起動側44の外縁部に沿って多数の結合パッド28が
配列されている。実際には、結合パッド28の数は図示
した数よりも大幅に多い。下記の説明から明らかである
ように、本発明はVISLダイ12の外部寸法を変更し
ても実施できるが、VISLダイ12の外部寸法はヒー
ト・スラグ16が必要とする支持面領域32と、ヒート
シンク20が必要とする接触面領域46とを確保できる
充分な寸法でなければならない。支持面領域32と接触
面領域46については後に詳述する。
半導体パッケージ10はVISLダイ12と、基板14
と、ヒート・スラグ16と、蓋18と、ヒートシンク2
0とを備えている。VISLダイ12には動作中に大量
の電力Wが給電される。本発明の場合、Wが60ワット
を超える場合に大量の電力と見なす。VISLダイ12
は起動側44の外縁部に沿って多数の結合パッド28が
配列されている。実際には、結合パッド28の数は図示
した数よりも大幅に多い。下記の説明から明らかである
ように、本発明はVISLダイ12の外部寸法を変更し
ても実施できるが、VISLダイ12の外部寸法はヒー
ト・スラグ16が必要とする支持面領域32と、ヒート
シンク20が必要とする接触面領域46とを確保できる
充分な寸法でなければならない。支持面領域32と接触
面領域46については後に詳述する。
【0011】基板14はハウジング空洞22と、少なく
とも一つの配線面(図示せず)と、複数個の電気接点2
4とを備え、VISLダイ12を載置し、VISLダイ
12とPWB(図示せず)との電気的接触を行うように
構成されている。基板14はポリイミド、FR4、BT
及び銅等の公知の材料から成っている。電気接点24は
基板14の下側26に配列されている。電気接点24は
表面実装技術を用いて半導体パッケージ10をPWB上
に実装するのに適している。BGA凸面が図示されてい
るが、電気接点24はPGAの形式でもよいことが理解
されよう。ハウジング空洞22は複数個のステップを設
けており、少なくとも一つのステップ34は少なくとも
一つの配線面を部分的に露出している。ステップ付きの
ハウジング空洞22は基板14の中心部に設けられてい
る。ステップ付きのハウジング空洞22の上面開口部3
6の内部寸法はVISLダイ12の外部寸法よりも大き
くされ、ハウジング空洞22がその上面開口部36でV
ISLダイ12を受容できるようにされている。
とも一つの配線面(図示せず)と、複数個の電気接点2
4とを備え、VISLダイ12を載置し、VISLダイ
12とPWB(図示せず)との電気的接触を行うように
構成されている。基板14はポリイミド、FR4、BT
及び銅等の公知の材料から成っている。電気接点24は
基板14の下側26に配列されている。電気接点24は
表面実装技術を用いて半導体パッケージ10をPWB上
に実装するのに適している。BGA凸面が図示されてい
るが、電気接点24はPGAの形式でもよいことが理解
されよう。ハウジング空洞22は複数個のステップを設
けており、少なくとも一つのステップ34は少なくとも
一つの配線面を部分的に露出している。ステップ付きの
ハウジング空洞22は基板14の中心部に設けられてい
る。ステップ付きのハウジング空洞22の上面開口部3
6の内部寸法はVISLダイ12の外部寸法よりも大き
くされ、ハウジング空洞22がその上面開口部36でV
ISLダイ12を受容できるようにされている。
【0012】蓋18は下側開口部38を閉じることによ
って、VISLダイ12の起動側44を防護する。蓋1
8はセラミックや金属等の種々の公知の壊れにくい材料
から製造できる。蓋18の外側の寸法は基板14のステ
ップ付きのハウジング空洞22の下側開口部の内部寸法
とほぼ同じであり、蓋18がステップ付きのハウジング
空洞22の下側開口部38で基板14とぴったりと適合
できるようにされている。本発明は蓋18を使用するも
のとして説明しているが、以下の説明から明らかである
ように、本発明は蓋18付きでも蓋なしでも実施でき
る。
って、VISLダイ12の起動側44を防護する。蓋1
8はセラミックや金属等の種々の公知の壊れにくい材料
から製造できる。蓋18の外側の寸法は基板14のステ
ップ付きのハウジング空洞22の下側開口部の内部寸法
とほぼ同じであり、蓋18がステップ付きのハウジング
空洞22の下側開口部38で基板14とぴったりと適合
できるようにされている。本発明は蓋18を使用するも
のとして説明しているが、以下の説明から明らかである
ように、本発明は蓋18付きでも蓋なしでも実施でき
る。
【0013】ヒート・スラグ16は支持面領域32のリ
ングと、VLSIダイ12を支持して直接熱を除去する
ために前記VLSIダイ12の前記非起動側42にアク
セスするためのアクセス空洞とを備えている。ヒート・
スラグ16は種々の公知の材料から製造できるが、材料
としては銅や、銅とタングステン又はモリブデンとの合
金のような、引張り強さと熱散逸率が高い材料が好まし
い。支持面領域32のリングとアクセス空洞30とはそ
れぞれヒート・スラグ16の外縁部と中心部とに設けら
れている。ヒート・スラグ16の外部寸法は、ヒート・
スラグ16が基板14の上面開口部36に適合するよう
に基板14のハウジング空洞22の内部寸法よりも大き
い。ヒート・スラグ16のアクセス空洞30の内部寸法
はVLSIダイ12の外部寸法よりも小さく、ヒート・
スラグ16の外部寸法とアクセス空洞30の内部寸法と
の差は、VLSIダイ12を基板14のステップ付き空
洞22の上面開口部36で支持するための充分なむくの
支持面領域32を備えるのに充分な差である。同時に、
ヒート・スラグ16のアクセス空洞30の内部寸法は、
ヒートシンク20のステム40と直接接触して熱が必要
な散逸率で除去されて閉じられたステップ付きハウジン
グ空洞22内の温度を許容範囲のしきい値未満に保つた
めに、VLSIダイ12の非活性側42の表面領域46
を充分に露出するのに充分な大きさにされている。
ングと、VLSIダイ12を支持して直接熱を除去する
ために前記VLSIダイ12の前記非起動側42にアク
セスするためのアクセス空洞とを備えている。ヒート・
スラグ16は種々の公知の材料から製造できるが、材料
としては銅や、銅とタングステン又はモリブデンとの合
金のような、引張り強さと熱散逸率が高い材料が好まし
い。支持面領域32のリングとアクセス空洞30とはそ
れぞれヒート・スラグ16の外縁部と中心部とに設けら
れている。ヒート・スラグ16の外部寸法は、ヒート・
スラグ16が基板14の上面開口部36に適合するよう
に基板14のハウジング空洞22の内部寸法よりも大き
い。ヒート・スラグ16のアクセス空洞30の内部寸法
はVLSIダイ12の外部寸法よりも小さく、ヒート・
スラグ16の外部寸法とアクセス空洞30の内部寸法と
の差は、VLSIダイ12を基板14のステップ付き空
洞22の上面開口部36で支持するための充分なむくの
支持面領域32を備えるのに充分な差である。同時に、
ヒート・スラグ16のアクセス空洞30の内部寸法は、
ヒートシンク20のステム40と直接接触して熱が必要
な散逸率で除去されて閉じられたステップ付きハウジン
グ空洞22内の温度を許容範囲のしきい値未満に保つた
めに、VLSIダイ12の非活性側42の表面領域46
を充分に露出するのに充分な大きさにされている。
【0014】ヒートシンク20は露出した表面領域46
と、VLSIダイ12の非活性側42とに直接接触し
て、動作中にVLSIダイ12によって発生された熱を
除去するためのステム40を備えている。ファン形のヒ
ートシンク20を図示しているが、本発明はディスク形
のヒートシンクのような別の実施態様のヒートシンクを
用いても実施できることが理解されよう。あるいは、ヒ
ートパイプを使用してもよい。ヒートシンク20は熱伝
導率Kを有する、アルミニウムや銅等の公知の熱伝導材
料製である。ステム40はフィン形のヒートシンク20
の下側50に配されている。アクセス空洞30がステム
40を受容し、ステム40がVLSIダイ12の非起動
側と直接接触するように、ステム40の外部寸法はヒー
ト・スラグ16のアクセス空洞30の内部寸法よりも小
さくされている。しかし、前述したように、ステム40
の外部寸法は、VLSIダイ12の非起動側44の充分
な表面領域46と接触して熱が必要な散逸率で除去さ
れ、閉じられたステップ付きハウジング空洞22内の温
度を許容範囲のしきい値未満に保つために、充分に大き
い寸法にされている。
と、VLSIダイ12の非活性側42とに直接接触し
て、動作中にVLSIダイ12によって発生された熱を
除去するためのステム40を備えている。ファン形のヒ
ートシンク20を図示しているが、本発明はディスク形
のヒートシンクのような別の実施態様のヒートシンクを
用いても実施できることが理解されよう。あるいは、ヒ
ートパイプを使用してもよい。ヒートシンク20は熱伝
導率Kを有する、アルミニウムや銅等の公知の熱伝導材
料製である。ステム40はフィン形のヒートシンク20
の下側50に配されている。アクセス空洞30がステム
40を受容し、ステム40がVLSIダイ12の非起動
側と直接接触するように、ステム40の外部寸法はヒー
ト・スラグ16のアクセス空洞30の内部寸法よりも小
さくされている。しかし、前述したように、ステム40
の外部寸法は、VLSIダイ12の非起動側44の充分
な表面領域46と接触して熱が必要な散逸率で除去さ
れ、閉じられたステップ付きハウジング空洞22内の温
度を許容範囲のしきい値未満に保つために、充分に大き
い寸法にされている。
【0015】先ず、エポキシのような公知の接着剤を用
いてヒート・スラグ16が基板14のステップ付きハウ
ジング空洞22の上面開口部36を横切って基板14に
取付けられ、接合部ではんだ付けによって補強される。
次に、同様の接着剤を用いてVLSIダイ12がヒート
・スラグ16に取付けられ、好適には工業規格に基づく
ワイヤボンディング式半導体パッケージング装置を用い
て、基板14の少なくとも一つの配線面に結線される。
結線の後、ハウジング空洞22にはエポキシ・ブロッブ
・トップのような密封剤が充填される。次にこの場合も
同じ接着剤を用いて蓋18が基板14のステップ付きハ
ウジング空洞22の下側開口部38を覆って基板14に
取付けられる。引き続いてヒートシンク20をVLSI
ダイ12に直接取付けることができるように、VLSI
ダイ12に強度を与えるためにシーリングが必要であ
る。その他の公知のシーリング技術を利用してもよい。
次に、ヒートシンク20を除いた密封された半導体パッ
ケージが好適に工業規格に基づく表面実装半導体パッケ
ージング装置を用いて、PWBのランド・パターンに表
面実装される。最後に、ミシガン州ミッドランドのドー
・コーニング社製の熱伝導接着剤340のような公知の
熱伝導接着剤の薄膜層を用いて、好適にヒートシンク2
0がVLSIダイ12の非起動側42の露出した表面領
域46に取付けられる。その結果、ヒートシンク20は
熱伝導接着剤の一つの層だけを介してVLSIダイ12
から好適に熱を除去する。
いてヒート・スラグ16が基板14のステップ付きハウ
ジング空洞22の上面開口部36を横切って基板14に
取付けられ、接合部ではんだ付けによって補強される。
次に、同様の接着剤を用いてVLSIダイ12がヒート
・スラグ16に取付けられ、好適には工業規格に基づく
ワイヤボンディング式半導体パッケージング装置を用い
て、基板14の少なくとも一つの配線面に結線される。
結線の後、ハウジング空洞22にはエポキシ・ブロッブ
・トップのような密封剤が充填される。次にこの場合も
同じ接着剤を用いて蓋18が基板14のステップ付きハ
ウジング空洞22の下側開口部38を覆って基板14に
取付けられる。引き続いてヒートシンク20をVLSI
ダイ12に直接取付けることができるように、VLSI
ダイ12に強度を与えるためにシーリングが必要であ
る。その他の公知のシーリング技術を利用してもよい。
次に、ヒートシンク20を除いた密封された半導体パッ
ケージが好適に工業規格に基づく表面実装半導体パッケ
ージング装置を用いて、PWBのランド・パターンに表
面実装される。最後に、ミシガン州ミッドランドのドー
・コーニング社製の熱伝導接着剤340のような公知の
熱伝導接着剤の薄膜層を用いて、好適にヒートシンク2
0がVLSIダイ12の非起動側42の露出した表面領
域46に取付けられる。その結果、ヒートシンク20は
熱伝導接着剤の一つの層だけを介してVLSIダイ12
から好適に熱を除去する。
【0016】一実施例では、VLSIダイ12に供給さ
れる電力Wは70ワットの大きさであり、VLSIダイ
12の外部寸法の大きさは14mm×14mmである。
ステップ付きのハウジング空洞22の上面開口部36の
内部寸法の大きさは13mm×13mmである。ステッ
プ付きのハウジング空洞22の下側開口部38と蓋18
のの内部寸法の大きさは21mm×21mmである。ヒ
ート・スラグ16は銅製である。ヒート・スラグ16の
外部寸法と、ヒート・スラグ16のアクセス空洞30の
内部寸法の大きさはそれぞれ24mm×24mmと、1
3.2mm×13.2mmである。ヒートシンク20は
熱伝導率が207w/mKであるアルミニウム製であ
り、ヒートシンク20のフィン48の外部寸法の大きさ
は4”×0.8”であり、ヒートシンク20のステム4
0の外部寸法の大きさは13mm×13mmである。ヒ
ートシンク20をVLSIダイ12の露出面領域に取付
けるために厚さが0.001”のドー・コーニングの接
着剤340の薄層が使用される。経験上、52mm×5
2mm×10mmの冷却ファンを用いることによって、
周囲温度(24℃)の水準で基板14のステップ付きハ
ウジング空洞22の内部温度を好適に許容範囲のしきい
値である100℃未満に保つことができることが判明し
ている。従前の経験では従来技術では、同一のヒートシ
ンクと同一の冷却ファンを用いた場合、基板14のステ
ップ付きハウジング空洞22内部の温度が周囲温度(2
4℃)の許容範囲のしきい値である100℃未満に保つ
ことができるのは、VLISダイ12が12mm×12
mmよりも小さく(12mm×12mmより小さいVL
SIダイ内では、これに比例してVLSIダイ内に集積
される電子部品の量は少なくなる。)、給電電力Wが6
0ワット未満である場合に限られることが明らかにされ
ている。
れる電力Wは70ワットの大きさであり、VLSIダイ
12の外部寸法の大きさは14mm×14mmである。
ステップ付きのハウジング空洞22の上面開口部36の
内部寸法の大きさは13mm×13mmである。ステッ
プ付きのハウジング空洞22の下側開口部38と蓋18
のの内部寸法の大きさは21mm×21mmである。ヒ
ート・スラグ16は銅製である。ヒート・スラグ16の
外部寸法と、ヒート・スラグ16のアクセス空洞30の
内部寸法の大きさはそれぞれ24mm×24mmと、1
3.2mm×13.2mmである。ヒートシンク20は
熱伝導率が207w/mKであるアルミニウム製であ
り、ヒートシンク20のフィン48の外部寸法の大きさ
は4”×0.8”であり、ヒートシンク20のステム4
0の外部寸法の大きさは13mm×13mmである。ヒ
ートシンク20をVLSIダイ12の露出面領域に取付
けるために厚さが0.001”のドー・コーニングの接
着剤340の薄層が使用される。経験上、52mm×5
2mm×10mmの冷却ファンを用いることによって、
周囲温度(24℃)の水準で基板14のステップ付きハ
ウジング空洞22の内部温度を好適に許容範囲のしきい
値である100℃未満に保つことができることが判明し
ている。従前の経験では従来技術では、同一のヒートシ
ンクと同一の冷却ファンを用いた場合、基板14のステ
ップ付きハウジング空洞22内部の温度が周囲温度(2
4℃)の許容範囲のしきい値である100℃未満に保つ
ことができるのは、VLISダイ12が12mm×12
mmよりも小さく(12mm×12mmより小さいVL
SIダイ内では、これに比例してVLSIダイ内に集積
される電子部品の量は少なくなる。)、給電電力Wが6
0ワット未満である場合に限られることが明らかにされ
ている。
【0017】ここで図5を参照すると、本発明の別の実
施例の横断面図が示されている。この別の実施例では、
基板14aはステップ付きハウジング空洞22の最上段
52として一体化された、アクセス空洞30を有するヒ
ート・スラグ16を備えている。ステップ付きハウジン
グ空洞22の上面開口部36aの最上段52のサイズと
幾何学的形状は、前述の実施例のヒート・スラグのアク
セス空洞30及び基板上面開口部36と同様に、ヒート
シンクのステム40及びVLSIダイ12と相互に適応
化されている。しかし、VLSIダイ12は熱伝導接着
剤を用いて直接ステップ付きハウジング空洞22の最上
段52に取付けられている。その他の点では、半導体パ
ッケージ10は前述のものと同様に好適に組立てられて
いる。
施例の横断面図が示されている。この別の実施例では、
基板14aはステップ付きハウジング空洞22の最上段
52として一体化された、アクセス空洞30を有するヒ
ート・スラグ16を備えている。ステップ付きハウジン
グ空洞22の上面開口部36aの最上段52のサイズと
幾何学的形状は、前述の実施例のヒート・スラグのアク
セス空洞30及び基板上面開口部36と同様に、ヒート
シンクのステム40及びVLSIダイ12と相互に適応
化されている。しかし、VLSIダイ12は熱伝導接着
剤を用いて直接ステップ付きハウジング空洞22の最上
段52に取付けられている。その他の点では、半導体パ
ッケージ10は前述のものと同様に好適に組立てられて
いる。
【0018】これまで本発明を現時点での推奨実施例と
別の実施例に関して説明してきたが、本発明が開示した
実施例に限定されるものではないことが専門家には理解
されよう。本発明の方法と装置は添付の特許請求項の範
囲内で修正と変更が可能である。従ってこれまでの説明
は本発明を限定するものではなく、例示するものである
ことを了解されたい。
別の実施例に関して説明してきたが、本発明が開示した
実施例に限定されるものではないことが専門家には理解
されよう。本発明の方法と装置は添付の特許請求項の範
囲内で修正と変更が可能である。従ってこれまでの説明
は本発明を限定するものではなく、例示するものである
ことを了解されたい。
【0019】
【発明の効果】以上のように、VLSIダイと、前記基
板のステップ付きのハウジング空洞の上面開口部と、ス
テムとのサイズが相互に適応化されることによって、ス
テムがVLSIダイの前記非起動側の充分に大きい表面
と接触して充分な熱散逸率で熱を除去し、基板の前記ス
テップ付きのハウジング空洞が動作中に許容範囲を超え
たしきい値以上の温度に上昇しないように保つことがで
きる。
板のステップ付きのハウジング空洞の上面開口部と、ス
テムとのサイズが相互に適応化されることによって、ス
テムがVLSIダイの前記非起動側の充分に大きい表面
と接触して充分な熱散逸率で熱を除去し、基板の前記ス
テップ付きのハウジング空洞が動作中に許容範囲を超え
たしきい値以上の温度に上昇しないように保つことがで
きる。
【図1】 低コストで熱散逸率が高く、表面実装可能な
本発明の半導体パッケージの分解正面透視図である。
本発明の半導体パッケージの分解正面透視図である。
【図2】 本発明の半導体パッケージの上面図である。
【図3】 本発明の半導体パッケージの底面図である。
【図4】 本発明の半導体パッケージの横断面図であ
る。
る。
【図5】 本発明の半導体パッケージの別の実施例の横
断面図である。
断面図である。
10 半導体パッケージ、12 VLSIダイ、14
基板、16 ヒート・スラグ、18 蓋、20 ヒート
シンク、22 ハウジング空洞、24 電気接点、26
基板下側、28 結合パッド、34 ステップ、36
上面開口部、38 下側開口部
基板、16 ヒート・スラグ、18 蓋、20 ヒート
シンク、22 ハウジング空洞、24 電気接点、26
基板下側、28 結合パッド、34 ステップ、36
上面開口部、38 下側開口部
Claims (4)
- 【請求項1】 半導体パッケージにおいて、 a)複数個の電気的結合パッドと、起動側と、非起動側
とを有し、動作中には電力Wが印加されるVLSL半導
体ダイと; b)ハウジング空洞と、少なくとも一つの配線面と、複
数個の電気接点とを有し、前記VLSIダイを載置し、
これをPWBに電気的に接続するための基板であって、
前記ハウジング空洞が上面開口部と、下側の開口部と、
複数のステップとを有し、そのステップの少なくとも一
つが前記少なくとも一つの配線面の少なくとも一部を露
出させて前記基板の中心部に設けられており、前記VL
SIダイが前記ステップ付きの前記ハウジング空洞の前
記上面開口部に受容され、前記少なくとも一部が露出さ
れた前記少なくとも一つの配線面で結線され、且つシー
ル材で密封されており、前記電気接点が前記半導体パッ
ケージを前記PEBに表面実装するのに適した構成であ
る前記基板と、 c)支持面領域のリングと、前記ステップ付きのハウジ
ング空洞の前記上面開口部で前記VLSIダイを支持
し、前記VLSIダイの前記非起動側にアクセスするた
めのアクセス空洞とを有するヒート・スラグであって、
前記ヒート・スラグの前記支持面領域のリングと、前記
基板の前記ステップ付きハウジング空洞の前記上面開口
部と、前記VLSIダイとのサイズが相互に適応化され
ている前記ヒート・スラグと、 d)前記ヒート・スラグの前記アクセス空洞を通して前
記VLSIの前記非起動側にアクセスし、これと接触
し、且つ動作中に前記VLSIによって発生された熱を
除去するためのステムを有する、熱伝導率Kを有する熱
伝導材料から成るヒートシンクであって、前記VLSI
ダイと、前記基板の前記ステップ付きのハウジング空洞
の前記上面開口部と、前記アクセス空洞と、前記ステム
とのサイズが相互に適応化されることによって、前記ス
テムが前記Wと前記Kとを考慮して前記VLSIダイの
前記非起動側の充分に大きい表面と接触して充分な熱散
逸率で熱を除去し、前記基板の前記ステップ付きのハウ
ジング空洞が動作中に許容範囲を超えたしきい値以上の
温度に上昇しないように保つことができる構成のヒート
シンク、とを備えたことを特徴とする半導体パッケー
ジ。 - 【請求項2】 前記半導体パッケージが更に、 e)前記基板の前記ステップ付きのハウジング空洞の前
記下側開口部を閉じるための蓋を備え、前記蓋と前記基
板の前記ステップ付きのハウジング空洞とのサイズが相
互に適応化されたことを特徴とする請求項1記載の半導
体パッケージ。 - 【請求項3】 半導体パッケージにおいて、 a)複数個の電気的結合パッドと、起動側と、非起動側
とを有し、動作中に電力Wが印加されるVLSL半導体
ダイと、 b)ハウジング空洞と、少なくとも一つの配線面と、複
数個の電気接点とを有し、前記VLSIダイを支持し、
且つ受容し、これをPWBに電気的に接続するための基
板であって、前記ハウジング空洞が上面開口部と、下側
の開口部と、複数のステップとを有し、そのステップの
少なくとも一つが前記少なくとも一つの配線面の少なく
とも一部を露出させて前記基板の中心部に設けられてお
り、前記VLSIダイが前記ステップ付きのハウジング
空洞の最上段のステップに受容されるように取付けら
れ、前記少なくとも一部が露出された前記少なくとも一
つの配線面に結線され、且つシール材で密封されてお
り、前記電気接点が前記半導体パッケージを前記PEB
に表面実装するのに適しており、前記基板の前記ステッ
プ付きハウジング空洞の前記上面開口部と、前記最上段
のステップと、前記VLSIダイとのサイズが相互に適
応化された構成である前記基板と、 c)前記基板の前記上面開口部を通して前記VLSIの
前記非起動側にアクセスし、これと接触し、且つ動作中
に前記VLSIによって発生された熱を除去するための
ステムを有する、熱伝導率Kを有する熱伝導材料から成
るヒートシンクであって、前記VLSIダイと、前記基
板の前記ステップ付きのハウジング空洞の前記上面開口
部と、前記ステムとのサイズが相互に適応化されること
によって前記ステムが前記Wと前記Kとを考慮して前記
VLSIダイの前記非起動側の充分に大きい表面と接触
して充分な熱散逸率で熱を除去し、前記基板の前記ステ
ップ付きのハウジング空洞が動作中に許容範囲を超えた
しきい値以上の温度に上昇しないように保つことができ
る構成のヒートシンク、とを備えたことを特徴とする半
導体パッケージ。 - 【請求項4】 前記半導体パッケージが更に、 d)前記基板の前記ステップ付きのハウジング空洞の前
記下側開口部を閉じるための蓋を備え、前記蓋と前記基
板の前記ステップ付きのハウジング空洞とのサイズが相
互に適応化されたことを特徴とする請求項3記載の半導
体パッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/078,417 US5367193A (en) | 1993-06-17 | 1993-06-17 | Low cost, thermally efficient, and surface mountable semiconductor package for a high applied power VLSI die |
US078417 | 1993-06-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0799266A true JPH0799266A (ja) | 1995-04-11 |
Family
ID=22143894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6154341A Pending JPH0799266A (ja) | 1993-06-17 | 1994-06-14 | 半導体パッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5367193A (ja) |
EP (1) | EP0634793A1 (ja) |
JP (1) | JPH0799266A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020077808A (ja) * | 2018-11-09 | 2020-05-21 | 株式会社デンソー | 半導体部品の放熱構造 |
JP2020087971A (ja) * | 2018-11-15 | 2020-06-04 | 株式会社デンソー | 半導体部品の放熱構造 |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3056960B2 (ja) * | 1993-12-27 | 2000-06-26 | 株式会社東芝 | 半導体装置及びbgaパッケージ |
US5541450A (en) * | 1994-11-02 | 1996-07-30 | Motorola, Inc. | Low-profile ball-grid array semiconductor package |
US5972736A (en) * | 1994-12-21 | 1999-10-26 | Sun Microsystems, Inc. | Integrated circuit package and method |
JP2636777B2 (ja) * | 1995-02-14 | 1997-07-30 | 日本電気株式会社 | マイクロプロセッサ用半導体モジュール |
JP3054576B2 (ja) * | 1995-04-26 | 2000-06-19 | シャープ株式会社 | 半導体装置 |
US5572405A (en) * | 1995-06-07 | 1996-11-05 | International Business Machines Corporation (Ibm) | Thermally enhanced ball grid array package |
JP3540471B2 (ja) * | 1995-11-30 | 2004-07-07 | 三菱電機株式会社 | 半導体モジュール |
US5777844A (en) * | 1996-08-30 | 1998-07-07 | General Electric Company | Electronic control with heat sink |
WO1998043288A1 (fr) * | 1997-03-24 | 1998-10-01 | Seiko Epson Corporation | Dispositif a semi-conducteurs et son procede de fabrication |
US5907474A (en) * | 1997-04-25 | 1999-05-25 | Advanced Micro Devices, Inc. | Low-profile heat transfer apparatus for a surface-mounted semiconductor device employing a ball grid array (BGA) device package |
US6424528B1 (en) | 1997-06-20 | 2002-07-23 | Sun Microsystems, Inc. | Heatsink with embedded heat pipe for thermal management of CPU |
US6257327B1 (en) * | 1997-08-15 | 2001-07-10 | Intel Corporation | Heat sink including pedestal |
KR100320983B1 (ko) | 1997-08-22 | 2002-06-20 | 포만 제프리 엘 | 칩조립체및직접적인개방열전도성경로의제공방법 |
JPH11185233A (ja) * | 1997-12-24 | 1999-07-09 | Tdk Corp | 磁気ヘッド装置 |
US6084178A (en) * | 1998-02-27 | 2000-07-04 | Hewlett-Packard Company | Perimeter clamp for mounting and aligning a semiconductor component as part of a field replaceable unit (FRU) |
USD406112S (en) * | 1998-03-20 | 1999-02-23 | Dsc Communications Corporation | Heat sink |
US5926370A (en) * | 1998-10-29 | 1999-07-20 | Hewlett-Packard Company | Method and apparatus for a modular integrated apparatus for multi-function components |
US6061235A (en) * | 1998-11-18 | 2000-05-09 | Hewlett-Packard Company | Method and apparatus for a modular integrated apparatus for heat dissipation, processor integration, electrical interface, and electromagnetic interference management |
US6198630B1 (en) | 1999-01-20 | 2001-03-06 | Hewlett-Packard Company | Method and apparatus for electrical and mechanical attachment, and electromagnetic interference and thermal management of high speed, high density VLSI modules |
US6249436B1 (en) | 1999-08-30 | 2001-06-19 | Sun Microsystems, Inc. | Wire heat sink assembly and method of assembling |
US6617685B1 (en) | 1999-08-30 | 2003-09-09 | Sun Microsystems, Inc. | Clip heat sink assembly |
US6219905B1 (en) | 1999-08-30 | 2001-04-24 | Sun Microsystems, Inc. | Heat sink clip tool |
US6243264B1 (en) | 1999-08-30 | 2001-06-05 | Sun Microsystems, Inc. | SRAM heat sink assembly and method of assembling |
US6125037A (en) * | 1999-08-30 | 2000-09-26 | Sun Microsystems, Inc. | Self-locking heat sink assembly and method |
US6219243B1 (en) * | 1999-12-14 | 2001-04-17 | Intel Corporation | Heat spreader structures for enhanced heat removal from both sides of chip-on-flex packaged units |
US6343643B1 (en) | 1999-12-15 | 2002-02-05 | Sun Microsystems, Inc. | Cabinet assisted heat sink |
US6381844B1 (en) | 1999-12-15 | 2002-05-07 | Sun Microsystems, Inc. | Method for thermally connecting a heat sink to a cabinet |
US6275380B1 (en) | 2000-02-29 | 2001-08-14 | Sun Microsystems, Inc. | Add-on heat sink and method |
US6304445B1 (en) | 2000-04-27 | 2001-10-16 | Sun Microsystems, Inc. | Fan heat sink and method |
US6702001B2 (en) * | 2001-08-21 | 2004-03-09 | Agilent Technologies, Inc. | Heat transfer apparatus and method of manufacturing an integrated circuit and heat sink assembly |
JP4045241B2 (ja) * | 2002-01-16 | 2008-02-13 | 富士通株式会社 | 冷却能力を効率化したヒートシンク及び該ヒートシンクを具備する半導体装置 |
US6804118B2 (en) * | 2002-03-15 | 2004-10-12 | Delphi Technologies, Inc. | Thermal dissipation assembly for electronic components |
US6853068B1 (en) | 2002-05-22 | 2005-02-08 | Volterra Semiconductor Corporation | Heatsinking and packaging of integrated circuit chips |
US20040120117A1 (en) * | 2002-12-20 | 2004-06-24 | Cheng-Why Tan | Electronic package with improved thermal performance |
US7038311B2 (en) * | 2003-12-18 | 2006-05-02 | Texas Instruments Incorporated | Thermally enhanced semiconductor package |
US20060186535A1 (en) * | 2005-02-23 | 2006-08-24 | Visteon Global Technologies, Inc. | Semi-conductor die mount assembly |
US8305761B2 (en) * | 2009-11-17 | 2012-11-06 | Apple Inc. | Heat removal in compact computing systems |
TWI404477B (zh) * | 2010-06-29 | 2013-08-01 | Univ Nat Pingtung Sci & Tech | 基板表面形成電路方法 |
US9349628B2 (en) * | 2013-02-25 | 2016-05-24 | Advanced Micro Devices, Inc. | Method and an alignment plate for engaging a stiffener frame and a circuit board |
US11948855B1 (en) | 2019-09-27 | 2024-04-02 | Rockwell Collins, Inc. | Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2958021A (en) * | 1958-04-23 | 1960-10-25 | Texas Instruments Inc | Cooling arrangement for transistor |
JPS5649550A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor device |
US4396935A (en) * | 1980-10-06 | 1983-08-02 | Ncr Corporation | VLSI Packaging system |
JPS5896757A (ja) * | 1981-12-04 | 1983-06-08 | Hitachi Ltd | 半導体装置 |
JPS60115247A (ja) * | 1983-11-28 | 1985-06-21 | Fujitsu Ltd | 半導体装置 |
JPS6239039A (ja) * | 1985-08-14 | 1987-02-20 | Matsushita Electric Works Ltd | 電子素子用チツプキヤリア |
US4712159A (en) * | 1986-04-14 | 1987-12-08 | Thermalloy Incorporated | Heat sink clip assembly |
US4745456A (en) * | 1986-09-11 | 1988-05-17 | Thermalloy Incorporated | Heat sink clip assembly |
US4912548A (en) * | 1987-01-28 | 1990-03-27 | National Semiconductor Corporation | Use of a heat pipe integrated with the IC package for improving thermal performance |
FR2621173B1 (fr) * | 1987-09-29 | 1989-12-08 | Bull Sa | Boitier pour circuit integre de haute densite |
JPH02224361A (ja) * | 1989-02-27 | 1990-09-06 | Nec Corp | 集積回路ケース |
US5012386A (en) * | 1989-10-27 | 1991-04-30 | Motorola, Inc. | High performance overmolded electronic package |
JP2762639B2 (ja) * | 1989-12-15 | 1998-06-04 | 富士通株式会社 | ヘッド支持アーム |
US5227663A (en) * | 1989-12-19 | 1993-07-13 | Lsi Logic Corporation | Integral dam and heat sink for semiconductor device assembly |
US5065281A (en) * | 1990-02-12 | 1991-11-12 | Rogers Corporation | Molded integrated circuit package incorporating heat sink |
EP0463758A1 (en) * | 1990-06-22 | 1992-01-02 | Digital Equipment Corporation | Hollow chip package and method of manufacture |
JPH04199663A (ja) * | 1990-11-29 | 1992-07-20 | Shinko Electric Ind Co Ltd | パッドグリッドアレイパッケージ |
JPH04256342A (ja) * | 1991-02-08 | 1992-09-11 | Toshiba Corp | 半導体パッケージ |
-
1993
- 1993-06-17 US US08/078,417 patent/US5367193A/en not_active Expired - Lifetime
-
1994
- 1994-05-24 EP EP94303695A patent/EP0634793A1/en not_active Ceased
- 1994-06-14 JP JP6154341A patent/JPH0799266A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020077808A (ja) * | 2018-11-09 | 2020-05-21 | 株式会社デンソー | 半導体部品の放熱構造 |
JP2020087971A (ja) * | 2018-11-15 | 2020-06-04 | 株式会社デンソー | 半導体部品の放熱構造 |
Also Published As
Publication number | Publication date |
---|---|
US5367193A (en) | 1994-11-22 |
EP0634793A1 (en) | 1995-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0799266A (ja) | 半導体パッケージ | |
US5710459A (en) | Integrated circuit package provided with multiple heat-conducting paths for enhancing heat dissipation and wrapping around cap for improving integrity and reliability | |
US5687474A (en) | Method of assembling and cooling a package structure with accessible chip | |
US6317326B1 (en) | Integrated circuit device package and heat dissipation device | |
US4827376A (en) | Heat dissipating interconnect tape for use in tape automated bonding | |
US7312525B2 (en) | Thermally enhanced package for an integrated circuit | |
US20030034557A1 (en) | Chip carrier for a semiconductor chip module | |
US5334874A (en) | Electronic device package | |
US7948767B2 (en) | Integrated circuit packaging structure and method of making the same | |
JPS6221249A (ja) | 半導体装置 | |
JPH0342512B2 (ja) | ||
JPH07235633A (ja) | マルチチップモジュール | |
JPH0338057A (ja) | フラグレス・リードフレーム、それを用いたパッケージおよび製法 | |
JPS63289847A (ja) | Lsiパッケ−ジの放熱構造 | |
JPH0685120A (ja) | 電子部品の冷却装置 | |
JPH0393259A (ja) | 半導体装置 | |
JP2746248B2 (ja) | チップキャリア及びチップキャリアの半田付け方法 | |
JP3235346B2 (ja) | Icパッケージ | |
JP2806345B2 (ja) | マルチチップモジュール | |
JP2615972B2 (ja) | 半導体装置 | |
JPH01206634A (ja) | 半導体装置 | |
JPH0360059A (ja) | 半導体装置 | |
JPH04207059A (ja) | 半導体装置 | |
JP2010147060A (ja) | 半導体装置 | |
JPH11340386A (ja) | 半導体装置 |