JPS5968935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83455—Nickel [Ni] as principal constituent
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- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法にかかシ、特に半導体
素子を素子配設台床にはんだ接合する方法の改良を含む
半導体装置の製造方法を提供する。
素子を素子配設台床にはんだ接合する方法の改良を含む
半導体装置の製造方法を提供する。
半導体装置で、その半導体素子が素子配役基台にはんだ
接合されるものに例えばパワートランジスタがある。−
例のパワートランジスタで金属封止タイプのものを第1
図に示す。そして、その半導体素子配設部は第2図に示
すように、表面の少くとも半導体素子配設域に設けられ
たニッケルめっき層(1)を有する素子配設基台(2)
に、半導体素子(3)が下面のニッケルめっき層(4)
と前記ニッケルめっき層(1)との間にはんだ層(5)
を介して接合されている。
接合されるものに例えばパワートランジスタがある。−
例のパワートランジスタで金属封止タイプのものを第1
図に示す。そして、その半導体素子配設部は第2図に示
すように、表面の少くとも半導体素子配設域に設けられ
たニッケルめっき層(1)を有する素子配設基台(2)
に、半導体素子(3)が下面のニッケルめっき層(4)
と前記ニッケルめっき層(1)との間にはんだ層(5)
を介して接合されている。
上記はんだ層(5)は予めはんだ接合に適したはんだ量
に形成された円板状または方形のはんだ箔を素子配設基
台の上面に置き、この上に半導体素子を載せて水素雰囲
気および不活性ガス雰囲気の加熱炉中を通過させてはん
だを溶融し形成されたものである。従来、はんだ箔はそ
の主面面積が半導体ぷ子の主面面積と同等か、50〜6
0%に形成されたものを用いていた。
に形成された円板状または方形のはんだ箔を素子配設基
台の上面に置き、この上に半導体素子を載せて水素雰囲
気および不活性ガス雰囲気の加熱炉中を通過させてはん
だを溶融し形成されたものである。従来、はんだ箔はそ
の主面面積が半導体ぷ子の主面面積と同等か、50〜6
0%に形成されたものを用いていた。
斜上の技術には次にあげる欠点があった。
(I)、はんだ箔表面の酸化が甚しい場合、あるいはニ
ッケルめっき層の表面酸化が甚しい場合、またははんだ
表面やニッケルめっき層表面に汚染がある場合にはその
組み合わせKよりはんだとニッケルめっき層とのなじみ
が悪く、第3図に示すようにはんだ層(5)内にボイド
t61 、 (6)・・・を生じたシ、第4図に示すよ
うに接合の太部(7) 、 f力・・・を生じたりなど
する。
ッケルめっき層の表面酸化が甚しい場合、またははんだ
表面やニッケルめっき層表面に汚染がある場合にはその
組み合わせKよりはんだとニッケルめっき層とのなじみ
が悪く、第3図に示すようにはんだ層(5)内にボイド
t61 、 (6)・・・を生じたシ、第4図に示すよ
うに接合の太部(7) 、 f力・・・を生じたりなど
する。
斜上によシ熱抵抗が大きくばらつき放熱特性が低下する
。
。
(■)、素子配設基台がその接合部表面に凹凸のある例
えば、凹の存在する第5図に示す素子配役基台(2′)
では四部(8) 、 (8’)・・・の空気がはんだに
閉じこめられ、第6図に示すようなボイド(6’) 、
(6′)・・・になる。
えば、凹の存在する第5図に示す素子配役基台(2′)
では四部(8) 、 (8’)・・・の空気がはんだに
閉じこめられ、第6図に示すようなボイド(6’) 、
(6′)・・・になる。
(iii)、はんだ箔に例えば第7図に示すように厚さ
が小であるとはんだ箔(5′)に凹凸を生じ、加熱炉中
で下部の凹部内の空気が閉じこめられてボイド(ff/
)になる。
が小であるとはんだ箔(5′)に凹凸を生じ、加熱炉中
で下部の凹部内の空気が閉じこめられてボイド(ff/
)になる。
斜上のいずれも特に自動組立の場合には加熱時間も短か
く、修理も不能である重大な欠点となる。
く、修理も不能である重大な欠点となる。
r発明の目的〕
この発明は半導体装置の製造方法にかかシ、特に素子配
設台床に半導体素子をはんだにょシ接合する工程の改良
に関する。
設台床に半導体素子をはんだにょシ接合する工程の改良
に関する。
この発明にかかるはんだ接合には、はんだ箔を予めその
主面の面積が半導体素子の主面の面積の25−以下であ
るように形成し、このはんだ箔によってはんだ接合を施
すことを特徴とする。
主面の面積が半導体素子の主面の面積の25−以下であ
るように形成し、このはんだ箔によってはんだ接合を施
すことを特徴とする。
この発明の1実施例は、素子配設台床上にはんだ箔を載
置した状態を示す第9図、および、前記はんだ箔を溶融
した状態を示す第10図によって示されるように、はん
だ箔の主面面積を従来のそれよりも著しく小さく形成し
ている。ただし、半導体素子のはんだ接合において、は
んだ量は変えることができないので、その箔の厚さは大
にしている。図に:オイて、(2′)は素子を接合させ
る部位の主面に四部(81、(8)・・・を有する素子
配設台床、(3)は半導体素子で一例のサイズは4 m
m角になり、半導体素子を接合するだめのはんだ層厚は
0.04 rnytに設定されている。
置した状態を示す第9図、および、前記はんだ箔を溶融
した状態を示す第10図によって示されるように、はん
だ箔の主面面積を従来のそれよりも著しく小さく形成し
ている。ただし、半導体素子のはんだ接合において、は
んだ量は変えることができないので、その箔の厚さは大
にしている。図に:オイて、(2′)は素子を接合させ
る部位の主面に四部(81、(8)・・・を有する素子
配設台床、(3)は半導体素子で一例のサイズは4 m
m角になり、半導体素子を接合するだめのはんだ層厚は
0.04 rnytに設定されている。
はんだ箔のサイズを〔縦×横×厚〕 (単位はいず九も
關)で表わすと、従来の(2,5X 3.2 X O,
08)のものを本発明では(1,8X2.OXo、2]
にした。そして、はんだ箔の主面面積に対する半導体素
子の主面面積の比を求めると下記の如くなる。
關)で表わすと、従来の(2,5X 3.2 X O,
08)のものを本発明では(1,8X2.OXo、2]
にした。そして、はんだ箔の主面面積に対する半導体素
子の主面面積の比を求めると下記の如くなる。
本発明の半導体装置: ”X 100(ト)=23(鋤
6 本願にかかるはんだ箔と半導体素子との主面面積比を1
つの品種につき社々に変え、ボイドの発生を熱抵抗値に
置き換えて良好なる範囲を求めたのが第11図に示す分
布図である。す々わち、この1実施例の結果を実線で示
し、従来の主面面積比が25%を超えるものを破線で示
すように、両者の間には明確な差が認められる。
6 本願にかかるはんだ箔と半導体素子との主面面積比を1
つの品種につき社々に変え、ボイドの発生を熱抵抗値に
置き換えて良好なる範囲を求めたのが第11図に示す分
布図である。す々わち、この1実施例の結果を実線で示
し、従来の主面面積比が25%を超えるものを破線で示
すように、両者の間には明確な差が認められる。
上述の結果にもとづき多くの品種につきはんだ箔と半導
体素子との主面面積比と熱抵抗値との相間を調査した結
果を第12図に示す。これによると面積比が25%以下
において明確に良好な値が示されている。
体素子との主面面積比と熱抵抗値との相間を調査した結
果を第12図に示す。これによると面積比が25%以下
において明確に良好な値が示されている。
この発明によれば、はんだ箔と半導体素子との主面面積
比を25%以下に選定されるので、第12図に示される
ように熱抵抗値を低減できる。また、工程における熱抵
抗値不良発生率が従来の5%から0.2%(供試数10
.000個)に低減した。これをさらに一部につきボイ
ド面積を1lllj定したところ、従来のものは実施例
の2.5倍であることが判明した。
比を25%以下に選定されるので、第12図に示される
ように熱抵抗値を低減できる。また、工程における熱抵
抗値不良発生率が従来の5%から0.2%(供試数10
.000個)に低減した。これをさらに一部につきボイ
ド面積を1lllj定したところ、従来のものは実施例
の2.5倍であることが判明した。
この発明は実施が容易である上に著効を示し工程の自動
化に顕著な効果を示すものである。
化に顕著な効果を示すものである。
第1図は金属封止タイプの半導体装置の斜視図第2図な
いし第8図は従来のはんだ接合工程を説明するためのい
ず7′[も断面図、第9図および第10図は1実施例の
はんだ接合工程を説明するためのいずれも断面図、第1
1図および第12図はいずれも本発明および効果を説明
するだめの線図である。 1.4 ニッケルめっき層 2.2′ 素子配設台床 3 半導体素子 5.5’、5“ はんだ 8 素子配役台床の凹部 第 1 図 第 2 図 第 3 図 第5図 第 6 図 第7図 第 8 図
いし第8図は従来のはんだ接合工程を説明するためのい
ず7′[も断面図、第9図および第10図は1実施例の
はんだ接合工程を説明するためのいずれも断面図、第1
1図および第12図はいずれも本発明および効果を説明
するだめの線図である。 1.4 ニッケルめっき層 2.2′ 素子配設台床 3 半導体素子 5.5’、5“ はんだ 8 素子配役台床の凹部 第 1 図 第 2 図 第 3 図 第5図 第 6 図 第7図 第 8 図
Claims (1)
- 半導体素子を素子配設基台にはんだ箔を介して載置し、
加熱を施してはんだ箔を溶融し両者をはんだ接合させる
半導体装置の製造忙おいて、社んだ箔を予めその主面の
面積が半導体素子の主面の面積の25%以下であるよう
に形成し、このはんだ箔によってはんだ接合を施すこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17837082A JPS5968935A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17837082A JPS5968935A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5968935A true JPS5968935A (ja) | 1984-04-19 |
Family
ID=16047303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17837082A Pending JPS5968935A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5968935A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006060981A1 (de) * | 2004-12-06 | 2006-06-15 | Infineon Technologies Ag | Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements |
DE102013219642A1 (de) * | 2013-09-27 | 2015-04-02 | Siemens Aktiengesellschaft | Verfahren zum Diffusionslöten unter Ausbildung einer Diffusionszone als Lötverbindung und elektronische Baugruppe mit einer solchen Lötverbindung |
-
1982
- 1982-10-13 JP JP17837082A patent/JPS5968935A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006060981A1 (de) * | 2004-12-06 | 2006-06-15 | Infineon Technologies Ag | Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements |
DE102013219642A1 (de) * | 2013-09-27 | 2015-04-02 | Siemens Aktiengesellschaft | Verfahren zum Diffusionslöten unter Ausbildung einer Diffusionszone als Lötverbindung und elektronische Baugruppe mit einer solchen Lötverbindung |
US10004147B2 (en) | 2013-09-27 | 2018-06-19 | Siemens Aktiengesellschaft | Method for the diffusion soldering of an electronic component to a substrate |
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