JPH0458676B2 - - Google Patents
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- JPH0458676B2 JPH0458676B2 JP60260198A JP26019885A JPH0458676B2 JP H0458676 B2 JPH0458676 B2 JP H0458676B2 JP 60260198 A JP60260198 A JP 60260198A JP 26019885 A JP26019885 A JP 26019885A JP H0458676 B2 JPH0458676 B2 JP H0458676B2
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- JP
- Japan
- Prior art keywords
- signal
- chip select
- internal
- select signal
- sense amplifier
- Prior art date
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000004913 activation Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005389 magnetism Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にその
周辺回路の改良に関するものである。
周辺回路の改良に関するものである。
従来、この種の半導体記憶装置として、第６図
に示すものがあつた。図において、１はCMOS
スタテイツクRAMで使用される外部ext信号
に対する入力初段、３１〜３Ｎはアドレス信号ａ
１〜aNがそれぞれ入力されるとともに入力初段
１出力が共通に入力されるNORゲートであ
り、通常このNORゲートはアドレス信号の論理
レベルを所定の論理レベルに固定するための入力
初段として用いられている。また４はこれらの
NORゲートの出力からメモリセル選択信号を発
生するアドレスデコード手段、５はセンスアンプ
活性化信号SE（センス・イネーブル）を発生する
センスアンプ活性化信号発生回路である。
に示すものがあつた。図において、１はCMOS
スタテイツクRAMで使用される外部ext信号
に対する入力初段、３１〜３Ｎはアドレス信号ａ
１〜aNがそれぞれ入力されるとともに入力初段
１出力が共通に入力されるNORゲートであ
り、通常このNORゲートはアドレス信号の論理
レベルを所定の論理レベルに固定するための入力
初段として用いられている。また４はこれらの
NORゲートの出力からメモリセル選択信号を発
生するアドレスデコード手段、５はセンスアンプ
活性化信号SE（センス・イネーブル）を発生する
センスアンプ活性化信号発生回路である。
なお上記extはチツプセレクト入力信号であ
り、ロウの時チツプが活性化されるというもので
ある。
り、ロウの時チツプが活性化されるというもので
ある。
次にセンスアンプの構成例を第８図に示す。こ
の第８図はCMOS構成でよく使用されるカレン
トミラー型センスアンプとその後段のインバータ
とを示している。
の第８図はCMOS構成でよく使用されるカレン
トミラー型センスアンプとその後段のインバータ
とを示している。
図中、６，７，１１はｐチヤネル型電界効果ト
ランジスタ、８，９，１０，１２，１３はｎチヤ
ネル型電界効果トランジスタであり、該センスア
ンプ２０及びインバータ３０はメモリセルからの
データＢ，の差動増幅を行ない、出力段へデー
タを伝える働きをする。
ランジスタ、８，９，１０，１２，１３はｎチヤ
ネル型電界効果トランジスタであり、該センスア
ンプ２０及びインバータ３０はメモリセルからの
データＢ，の差動増幅を行ない、出力段へデー
タを伝える働きをする。
ここで、１０，１３はセンスアンプのパワーカ
ツト用のトランジスタ（電流削減手段）であり、
センスアンプ活性化信号SEがハイの時、センス
アンプは活性化され増幅動作を行なうが、センス
アンプイネーブル信号SEがロウの時、センスア
ンプは非活性化状態となりセンスアンプを流れる
電流はカツトされる。
ツト用のトランジスタ（電流削減手段）であり、
センスアンプ活性化信号SEがハイの時、センス
アンプは活性化され増幅動作を行なうが、センス
アンプイネーブル信号SEがロウの時、センスア
ンプは非活性化状態となりセンスアンプを流れる
電流はカツトされる。
次に動作について説明する。
第７図に従来型の動作タイミング図を示す。こ
こでＶはノード電圧、Ｉは電流を示している。外
部チツプセレクト信号extがハイからロウに変
化するとそれを受けて内部信号がハイからロ
ウに変化する。そうすると、アドレス信号ａ１〜
aNがハイでないときは、NORゲート３が動作
し、アドレスデコード手段４が動作し、アドレス
バツフア及びデコーダ周辺で充放電電流が流れ
る。
こでＶはノード電圧、Ｉは電流を示している。外
部チツプセレクト信号extがハイからロウに変
化するとそれを受けて内部信号がハイからロ
ウに変化する。そうすると、アドレス信号ａ１〜
aNがハイでないときは、NORゲート３が動作
し、アドレスデコード手段４が動作し、アドレス
バツフア及びデコーダ周辺で充放電電流が流れ
る。
また逆に外部チツプセレクト信号extがロウ
からハイに変化しても同様に電流が流れる。一方
センスアンプでは外部チツプセレクト信号ext
がロウの期間センスアンプが活性化状態となり、
センスアンプで電流が流れる。従つて全体の電流
波形は第７図に示すように時間t1，t2でピークを
持つ。
からハイに変化しても同様に電流が流れる。一方
センスアンプでは外部チツプセレクト信号ext
がロウの期間センスアンプが活性化状態となり、
センスアンプで電流が流れる。従つて全体の電流
波形は第７図に示すように時間t1，t2でピークを
持つ。
従来の半導体記憶装置は、以上のように構成さ
れているので、ext信号の変化時にピーク電流
が大きくなるという欠点があつた。
れているので、ext信号の変化時にピーク電流
が大きくなるという欠点があつた。
この発明は上記のような問題点を解消するため
になされたもので、回路を大きく変更することな
く、周辺回路全体を流れる電流のピーク値を下げ
ることのできる半導体記憶装置を得ることを目的
としている。
になされたもので、回路を大きく変更することな
く、周辺回路全体を流れる電流のピーク値を下げ
ることのできる半導体記憶装置を得ることを目的
としている。
この発明に係る半導体装置は、外部チツプ選択
信号／CSextを受けて、これより遅れて活性化し
遅れて不活性となる第１の内部チツプ選択信号／
CS１および該第１の内部チツプ選択信号よりさ
らに遅れて活性化し早く不活性となる第２の内部
チツプ選択信号／CS２を発生し、第１の内部チ
ツプ選択信号／CS１をアドレス入力初段による
アドレス信号の固定に、第２の内部チツプ選択信
号／CS２をメモリセルアレイから読出された信
号の増幅に分けて使用するようにしたものであ
る。
信号／CSextを受けて、これより遅れて活性化し
遅れて不活性となる第１の内部チツプ選択信号／
CS１および該第１の内部チツプ選択信号よりさ
らに遅れて活性化し早く不活性となる第２の内部
チツプ選択信号／CS２を発生し、第１の内部チ
ツプ選択信号／CS１をアドレス入力初段による
アドレス信号の固定に、第２の内部チツプ選択信
号／CS２をメモリセルアレイから読出された信
号の増幅に分けて使用するようにしたものであ
る。
この発明においては、上述のように構成したこ
とにより、センスアンプの活性化とアドレス信号
の固定とが時間的にずれることとなり、外部チツ
プ選択信号／CSext変化時のピーク電流が低減さ
れる。
とにより、センスアンプの活性化とアドレス信号
の固定とが時間的にずれることとなり、外部チツ
プ選択信号／CSext変化時のピーク電流が低減さ
れる。
第１図はこの発明の一実施例による半導体記憶
装置を示し、図中、第６図と同一または相当部分
は、同じ符号で示されている。２は本実施例で新
たに付加された内部CS信号発生回路であり、こ
の内部CS信号発生回路２は信号から１と
CS２の２種類の信号を作り、それぞれをNOR回
路３１〜３Ｎ及びセンスアンプ活性化信号発生回
路５に対し出力するものである。
装置を示し、図中、第６図と同一または相当部分
は、同じ符号で示されている。２は本実施例で新
たに付加された内部CS信号発生回路であり、こ
の内部CS信号発生回路２は信号から１と
CS２の２種類の信号を作り、それぞれをNOR回
路３１〜３Ｎ及びセンスアンプ活性化信号発生回
路５に対し出力するものである。
第４図は第１図の内部CS信号発生回路２の一
構成例であり、信号を入力とする遅延回路２
１と、信号と遅延回路２１の出力Ｄの２つ
を入力とするANDゲート２２とORゲート２３と
からなつている。
構成例であり、信号を入力とする遅延回路２
１と、信号と遅延回路２１の出力Ｄの２つ
を入力とするANDゲート２２とORゲート２３と
からなつている。
次に動作について説明する。第２図に動作タイ
ミング図を示す。ここでＶはノード電圧、Ｉは電
流を示している。
ミング図を示す。ここでＶはノード電圧、Ｉは電
流を示している。
外部チツプセレクト信号extがハイからロウ
に変化するとそれを受けて内部信号がハイか
らロウに変化する。そうすると内部CS信号発生
回路２では第２図の動作タイミング図に示すよう
に、１ならびに２を発生する。１はハイ
→ロウの変化が早くて、ロウ→ハイの変化が遅延
される信号であり、信号２はハイ→ロウの変
化が遅延され、ロウ→ハイの変化が遅延されない
信号である。１はアドレス信号の入力との
NORゲートに入力されるので、アドレスバツフ
ア及びデコードで流れる電流は第２図のＩ（アド
レスバツフア及びデコーダ）のようになる。
に変化するとそれを受けて内部信号がハイか
らロウに変化する。そうすると内部CS信号発生
回路２では第２図の動作タイミング図に示すよう
に、１ならびに２を発生する。１はハイ
→ロウの変化が早くて、ロウ→ハイの変化が遅延
される信号であり、信号２はハイ→ロウの変
化が遅延され、ロウ→ハイの変化が遅延されない
信号である。１はアドレス信号の入力との
NORゲートに入力されるので、アドレスバツフ
ア及びデコードで流れる電流は第２図のＩ（アド
レスバツフア及びデコーダ）のようになる。
また２はセンスアンプイネーブル信号の発
生に使用されるので、センスアンプで消費される
電流は第２図のＩ（センスアンプ）のようになる。
従つて全体電流Ｉ（全体）は第７図の従来例のよ
うなピークを持たなくすることができ、同時のノ
イズの原因であるdI／dtの低減にも効果がある。
生に使用されるので、センスアンプで消費される
電流は第２図のＩ（センスアンプ）のようになる。
従つて全体電流Ｉ（全体）は第７図の従来例のよ
うなピークを持たなくすることができ、同時のノ
イズの原因であるdI／dtの低減にも効果がある。
また第３図に示すようにext信号がハイの期
間、即ちチツプ非選択の期間が短くなると内部の
CS１信号ではチツプ非選択の磁気がなくなり、
CSext信号がハイである期間が短かくなるために
次サイクルのアクセスタイムが遅くなるプツシユ
アウト効果を回避できる。
間、即ちチツプ非選択の期間が短くなると内部の
CS１信号ではチツプ非選択の磁気がなくなり、
CSext信号がハイである期間が短かくなるために
次サイクルのアクセスタイムが遅くなるプツシユ
アウト効果を回避できる。
また１のハイ→ロウへの変化を早くするの
で、チツプセレクトアクセスタイムが遅くならな
いものである。
で、チツプセレクトアクセスタイムが遅くならな
いものである。
なお、上記実施例では第１番目の内部CS信号
CS１でアドレスの制御を行ない、第２番目の内
部CS信号２でセンスアンプの制御を行なうよ
うにしたが、内部CS信号を３種類以上発生して
センスアンプ以外の他の内部回路の制御に用いる
ようにしてもよく、その他アドレス入力初段以外
でのパワーカツトに用いることにより、上記実施
例と同様の効果を奏する。
CS１でアドレスの制御を行ない、第２番目の内
部CS信号２でセンスアンプの制御を行なうよ
うにしたが、内部CS信号を３種類以上発生して
センスアンプ以外の他の内部回路の制御に用いる
ようにしてもよく、その他アドレス入力初段以外
でのパワーカツトに用いることにより、上記実施
例と同様の効果を奏する。
以上のように、この発明に係る半導体記憶装置
によれば、外部チツプ選択信号を受けて、これよ
り遅れて活性化し遅れて不活性となる第１の内部
チツプ選択信号により内部アドレス固定手段を駆
動制御し、該第１の内部チツプ選択信号よりさら
に遅れて活性化し早く不活性となる第２の内部チ
ツプ選択信号によりセンスアンプを駆動制御する
ことなくピーク電流を低減でき、同時にノイズの
原因となるdI／dtの低減にも効果がある。またア
クセスタイムが遅くならない効果もある。
によれば、外部チツプ選択信号を受けて、これよ
り遅れて活性化し遅れて不活性となる第１の内部
チツプ選択信号により内部アドレス固定手段を駆
動制御し、該第１の内部チツプ選択信号よりさら
に遅れて活性化し早く不活性となる第２の内部チ
ツプ選択信号によりセンスアンプを駆動制御する
ことなくピーク電流を低減でき、同時にノイズの
原因となるdI／dtの低減にも効果がある。またア
クセスタイムが遅くならない効果もある。
第１図は本発明の一実施例による半導体記憶装
置の回路図、第２図及び第３図は第１図の動作タ
イミングを示す図、第４図は第１図の内部チツプ
セレクト信号発生回路の構成例を示す回路図、第
５図は第４図の回路の動作タイミングを示す図、
第６図は従来の半導体記憶装置の回路図、第７図
は第６図の動作タイミングを示す図、第８図は第
１図及び第６図の半導体記憶装置に用いられるセ
ンスアンプの回路図である。 １……チツプセレクト信号に対する入力初段、
２……内部CS信号発生回路、３……NORゲート
（内部アドレス固定手段）、４……アドレスデコー
ド手段、５……センスアンプ活性化信号発生回
路、１０，１３……ｎチヤネル型電界効果トラン
ジスタ（電流削減手段）。
置の回路図、第２図及び第３図は第１図の動作タ
イミングを示す図、第４図は第１図の内部チツプ
セレクト信号発生回路の構成例を示す回路図、第
５図は第４図の回路の動作タイミングを示す図、
第６図は従来の半導体記憶装置の回路図、第７図
は第６図の動作タイミングを示す図、第８図は第
１図及び第６図の半導体記憶装置に用いられるセ
ンスアンプの回路図である。 １……チツプセレクト信号に対する入力初段、
２……内部CS信号発生回路、３……NORゲート
（内部アドレス固定手段）、４……アドレスデコー
ド手段、５……センスアンプ活性化信号発生回
路、１０，１３……ｎチヤネル型電界効果トラン
ジスタ（電流削減手段）。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルからなるメモリセルアレイ
と、 チツプの選択、非選択を切替えるための外部チ
ツプセレクト信号を入力とし、該外部チツプセレ
クト信号より遅れて活性化し遅れて不活性となる
第１の内部チツプセレクト信号および該第１の内
部チツプセレクト信号よりさらに遅れて活性化し
早く不活性となる第２の内部チツプセレクト信号
を発生するチツプセレクト信号発生回路と、 上記第１の内部チツプセレクト信号により制御
され、上記メモリセルアレイの特定のメモリセル
を指定するためのアドレス信号を所定の論理レベ
ルに固定する内部アドレス固定手段と、 上記第２の内部チツプセレクト信号により制御
され上記メモリセルアレイから読出された信号を
増幅するセンスアンプ回路とを備えたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260198A JPS62120694A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260198A JPS62120694A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120694A JPS62120694A (ja) | 1987-06-01 |
| JPH0458676B2 true JPH0458676B2 (ja) | 1992-09-18 |
Family
ID=17344693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260198A Granted JPS62120694A (ja) | 1985-11-20 | 1985-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120694A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644396B2 (ja) * | 1987-01-31 | 1994-06-08 | 株式会社東芝 | 半導体記憶装置 |
| JPH02270190A (ja) * | 1988-12-21 | 1990-11-05 | Texas Instr Inc <Ti> | グリッチ保護回路を含む集積回路 |
| US8254186B2 (en) * | 2010-04-30 | 2012-08-28 | Freescale Semiconductor, Inc. | Circuit for verifying the write enable of a one time programmable memory |
| JP6978549B1 (ja) * | 2020-06-23 | 2021-12-08 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 入力レシーバ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760584A (en) * | 1980-09-26 | 1982-04-12 | Nec Corp | Memory circuit |
| JPS6093696A (ja) * | 1983-10-27 | 1985-05-25 | Nec Corp | 半導体メモリ |
-
1985
- 1985-11-20 JP JP60260198A patent/JPS62120694A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760584A (en) * | 1980-09-26 | 1982-04-12 | Nec Corp | Memory circuit |
| JPS6093696A (ja) * | 1983-10-27 | 1985-05-25 | Nec Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62120694A (ja) | 1987-06-01 |
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Legal Events
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|---|---|---|---|
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|
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