JPH0551997B2

JPH0551997B2 -

Info

Publication number: JPH0551997B2
Application number: JP59131872A
Authority: JP
Inventors: Hitoshi Yamada
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1984-06-28
Filing date: 1984-06-28
Publication date: 1993-08-04
Also published as: JPS6111991A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は半導体メモリ装置に関し、特にデー
タ読み出し回路に関するものである。

（従来の技術）半導体メモリの高集積化に伴いメモリセルサイ
ズが小さくなり、特にスタテイツクRAMにおい
ては、フリツプ・フロツプを構成するドライバト
ランジスタが小さくなり、ドライブ能力が低下す
るとともに、負荷となるビツトラインなどの浮遊
容量が増加するので、ビツト線などの電圧変化が
緩慢になり、結局、読み出し速度が遅くなる。

そこで、読み出しに当つて、アドレスの変化を
検出してワンシヨツトパルスを発生させ、それに
よりビツトラインやデータラインなどを等電位に
し、その後、ワードラインを立ち上げ、選択メモ
リセルによりビツトライン対に僅かに電位差が出
た後に、クロツクによりコントロールされるセン
スアンプを動作させ、ビツトラインの電位差を増
幅して、読み出し動作を高速化することが考えら
れている。

さらに、平均動作電流の低減および瞬時消費電
流の低減を目的として、メモリセルアレイを複数
のブロツクに分割し、それに伴い共通のデータラ
インも複数に分割し、分割ブロツク選択回路を経
てデータ出力回路に信号を伝達させる方法が考え
られている。

第２図は、２分割された上記方法の従来の半導
体メモリ装置を示す図である。この図において、
トランジスタはすべてエンハンスメント型の
MOSトランジスタであり、矢印がゲート側を向
いているものはＮタイプを表わし、外側を向いて
いるものはＰタイプを表わす。また、図中、１
Ａ，１Ｂはメモリセル、２Ａ，２Ｂはカラムセン
スアンプ、３はバツフアセンスアンプである。さ
らに、４Ａ，５Ａ，４Ｂ，５Ｂはビツトラインで
あり、６Ａ，７Ａ，６Ｂ，７Ｂ，８，９はデータ
ラインである。また、１０，１１，１２，１３，
１４，１５は図示しないＹデコーダ回路の出力で
ある。さらに、１６，１７はワードライン、１
８，１９は分割ブロツクをカラムセンスアンプ活
性化信号のラインであり、２０はバツフアセンス
アンプ活性化信号のラインである。また、Ｔ１，
Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８はビ
ツトラインとデータラインとの間に接続された、
トランスフアゲートを構成するトランジスタであ
り、Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ
１４，Ｔ１５，Ｔ１６は分割ブロツク選択回路
Ａ，Ｂを構成するトランジスタである。さらに、
Ｃ１，Ｃ２，Ｃ３，Ｃ４はビツトラインの浮遊容
量であり、Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９，Ｃ１
０はデータラインの浮遊容量である。

このように構成された装置の動作を説明する。
いま、ワードライン１６が立ち上がり、メモリセ
ル１Ａを選択する場合を考える。この時、各ビツ
トラインおよびデータラインは、あらかじめ、ワ
ンシヨツトパルスなどにより電源電圧Vccまでプ
リチヤージされているものとする。ワードライン
１６が立ち上がると、メモリセル１Ａによりビツ
トライン４Ａ（またはビツトライン５Ａ）の放電
が始まる。この時、Ｙデコーダ回路の出力１０，
１１，１４，１５は確定しており、トランジスタ
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ９，Ｔ１０，Ｔ１
１，Ｔ１２はオン状態になつている。このため、
メモリセル１Ａは浮遊容量Ｃ１，Ｃ５，Ｃ９（ま
たは浮遊容量Ｃ２，Ｃ６，Ｃ１０）の電荷を放電
することになる。そして、ビツトライン４Ａ，５
Ａに或る程度の電位差が生じた後にライン１８の
信号を“Ｈ”レベルにカラムセンスアンプ２Ａを
動作させ、ビツトラインの信号を増幅する。さら
に、適当な時間の後、ライン２０の信号を“Ｈ”
レベルにしてバツフアセンスアンプ３を動作させ
て、データライン８，９に接続される図示しない
出力回路に信号を伝達する。なお、以上の動作
は、メモリセル１Ａが選択される場合であるが、
別ブロツクのメモリセル１Ｂが選択される場合は
ワードライン１７が立ち上がり、かつトランジス
タＴ５，Ｔ６，Ｔ７，Ｔ８，Ｔ１３，Ｔ１４，Ｔ
１５，Ｔ１６がオンし、さらにライン１９の信号
が“Ｈ”レベルになつて同様な動作をする。

（発明が解決しようとする問題点）しかるに、このような従来の装置では、分割ブ
ロツク選択回路Ａ，Ｂの位置によりデータライン
６Ａ，７Ａと６Ｂ，７Ｂとの配線長が異なるた
め、浮遊容量Ｃ５，Ｃ６とＣ７，Ｃ８のアンバラ
ンスが生じる。このため、メモリセル１Ａと１Ｂ
の放電時間が異なることになり、ワースト条件に
合わせてライン１８と２０（またはライン１９と
２０）のタイミングを調整しなければならず、結
局、読出し速度が遅くなり、動作マージンも劣化
するという欠点があつた。

そこで、この発明は、より高速で、安定した読
み出し動作を可能にすることを目的とする。

（問題点を解決するための手段）この発明の半導体メモリ装置では、複数に分割
されたメモリセルアレイの各々に対応するデータ
ライン上にそれぞれセンスアンプ回路を設け、さ
らにNMOSトランジスタとPMOSトランジスタ
からなるトランスフアゲートにより構成された分
割ブロツク選択回路の前記PMOSトランジスタ
を、前記センスアンプ回路が動作した後に導通さ
せる。

（作用）このようにすれば、センスアンプ回路と分割ブ
ロツク選択回路を同一ブロツクのメモリセルに近
づけて配置することが可能となつて、メモリセル
が放電すべき浮遊容量の各ブロツク間のバラツキ
が少なくなり、かつ放電すべき浮遊容量そのもの
が低減される。

（実施例）以下この発明の一実施例を図面を参照して説明
する。第１図はこの発明の一実施例を示す図であ
る。この図においては、説明の便宜上、第２図と
同一部分に同一番号を付してある。

第１図において、１Ａ，１Ｂは各々メモリセル
で、メモリセル１Ａはビツトライン４Ａ，５Ａお
よびワードライン１６に接続され、メモリセル１
Ｂはビツトライン４Ｂ，５Ｂおよびワードライン
１７に接続される。２Ａ，２Ｂは各々カラムセン
スアンプで、カラムセンスアンプ２Ａはビツトラ
イン４Ａ，５Ａおよび分割ブロツクのカラムセン
スアンプ活性化信号のライン１８に接続され、カ
ラムセンスアンプ２Ｂはビツトライン４Ｂ，５Ｂ
および分割ブロツクのカラムセンスアンプ活性化
信号のライン１９に接続される。６Ａ，７Ａ，６
Ｂ，７Ｂはデータラインであり、これらデータラ
イン６Ａ，７Ａ，６Ｂ，７Ｂと前記ビツトライン
４Ａ，５Ａ，４Ｂ，５Ｂ間に、トランスフアゲー
トを構成するＰ，Ｎ−対のMOSトランジスタが
各々接続される。すなわち、ビツトライン４Ａと
データライン６Ａ間にはPMOSトランジスタＴ
１とNMOSトランジスタＴ２が接続される。こ
れらトランジスタＴ１，Ｔ２はソース、ドレイン
が並列接続され、ドレインがビツトライン４Ａ
に、他方ソースがデータライン６Ａに接続され
る。ビツトライン５Ａとデータライン７Ａ間には
NMOSトランジスタＴ３とPMOSトランジスタ
Ｔ４が接続される。接続状態は、MOSトランジ
スタＴ１，Ｔ２と同一である。ビツトライン４Ｂ
とデータライン６Ｂ間にはPMOSトランジスタ
Ｔ５とNMOSトランジスタＴ６が接続される。
接続状態は、MOSトランジスタＴ１，Ｔ２と同
一である。ビツトライン５Ｂとデータライン７Ｂ
間にはNMOSトランジスタＴ７とPMOSトラン
ジスタＴ８が接続される。接続状態は、MOSト
ランジスタＴ１，Ｔ２と同一である。そして、
NMOSトランジスタＴ２，Ｔ３はゲートが共通
に接続されて、Ｙデコーダ回路（図示せず）の出
力１０に接続され、同様に、PMOSトランジス
タＴ１，Ｔ４はゲートがＹデコーダ回路の出力１
１に接続される。また、NMOSトランジスタＴ
６，Ｔ７はゲートがＹデコーダ回路の出力１２に
接続され、PMOSトランジスタＴ５，Ｔ８はゲ
ートがＹデコーダ回路の出力１３に接続される。
３Ａはバツフアセンスアンプ（センスアンプ回
路）であり、データライン６Ａ，７Ａに接続され
る。さらに、このバツフアセンスアンプ３Ａには
分割ブロツクのバツフアセンスアンプ活性化信号
のライン２０が接続される。３Ｂは、バツフアセ
ンスアンプ３Ａと同等のバツフアセンスアンプ
（センスアンプ回路）であり、データライン６Ｂ，
７Ｂに接続される。このバツフアセンスアンプ３
Ｂには分割ブロツクのバツフアセンスアンプ活性
化信号のライン２１が接続される。８，９はデー
タラインで、出力回路（図示せず）に接続され
る。このデータライン８，９とデータライン７
Ａ，６Ａ間、換言すれば前記出力回路と前記バツ
フアセンスアンプ３Ａ間には、分割ブロツク選択
回路Ａが接続される。同様に、データライン８，
９とデータライン７Ｂ，６Ｂ間、換言すれば前記
出力回路と前記バツフアセンスアンプ３Ｂ間には
分割ブロツク選択回路Ｂが接続される。前記分割
ブロツク選択回路Ａは、トランスフアゲートを構
成するNMOS、PMOSトランジスタＴ９，Ｔ１
０およびＴ１２，Ｔ１１で構成される。NMOS
トランジスタＴ９とPMOSトランジスタＴ１０
はソース・ドレインが並列接続された上で、ドレ
インがデータライン６Ａに接続され、ソースがデ
ータライン９に接続される。同様に、NMOSト
ランジスタＴ１２とPMOSトランジスタＴ１１
は、ソース・ドレインが並列接続された上で、ド
レインがデータライン７Ａに接続され、ソースが
データライン８に接続される。また、NMOSト
ランジスタＴ９，Ｔ１２のゲートがＹデコーダ回
路の出力１４に接続される一方、前記ライン２０
がインバータ２２を介してPMOSトランジスタ
Ｔ１０，Ｔ１１のゲートに接続される。前記分割
ブロツク選択回路Ｂはトランスフアゲートを構成
するNMOS、PMOSトランジスタＴ１３，Ｔ１
４およびＴ１６，Ｔ１５で構成される。NMOS
トランジスタＴ１３とPMOSトランジスタＴ１
４はソース・ドレインが並列接続された上で、ド
レインがデータライン９に接続され、ソースがデ
ータライン６Ｂに接続される。同様にNMOSト
ランジスタＴ１６とPMOSトランジスタＴ１５
は、ソース・ドレインが並列接続された上で、ド
レインがデータライン８に接続され、ソースがデ
ータライン７Ｂに接続される。また、NMOSト
ランジスタＴ１３，Ｔ１６のゲートがＹデコーダ
回路の出力１５に接続される一方、前記ライン２
１がインバータ２３を介してPMOSトランジス
タＴ１４，Ｔ１５のゲートに接続される。なお、
Ｃ１，Ｃ２，Ｃ３，Ｃ４はビツトライン４Ａ，５
Ａ，４Ｂ，５Ｂの浮遊容量であり、Ｃ５，Ｃ６，
Ｃ７，Ｃ８，Ｃ９，Ｃ１０はデータライン６Ａ，
７Ａ，６Ｂ，７Ｂ，９，８の浮遊容量である。

このように構成された装置の動作を説明する。
いま、ワードライン１６が立ち上がり、メモリセ
ル１Ａを選択する場合を考える。この時、各ビツ
トラインおよびデータラインは、あらかじめ、ワ
ンシヨツトパルスなどにより電源電圧Vccまでプ
リチヤージされているものとする。ワードライン
１６が立ち上がると、メモリセル１Ａによりビツ
トライン４Ａ（またはビツトライン５Ａ）の放電
が始まる。この時、Ｙデコーダ回路の出力１０，
１１，１４は確定しており、トランジスタＴ１，
Ｔ２，Ｔ３，Ｔ４，Ｔ９，Ｔ１２はオン状態にな
つている。ところが、ライン２０のバツフアセン
スアンプ活性化信号は“Ｌ”レベルであるため、
インバータ２２出力の反転信号は“Ｈ”レベルに
なつており、PMOSトランジスタＴ１０，Ｔ１
１はオフ状態になつている。このため、浮遊容量
Ｃ９（または浮遊容量Ｃ１０）の電荷は、データ
ライン６Ａ（またはデータライン７Ａ）の電位が
Vcc−V_TN（V_TNはNMOSトラジスタＴ９，Ｔ１２
の闘値電圧）以下になるまで無視できるため、メ
モリセル１Ａが放電すべき電荷は浮遊容量Ｃ１と
Ｃ５（または浮遊容量Ｃ２とＣ６）だけである。
したがつて、ビツトライン４Ａと５Ａ間の電位差
は、従来回路に比較して、低減された浮遊容量Ｃ
９（または浮遊容量Ｃ１０）の分だけ迅速に拡が
ることになる。したがつて、カラムセンスアンプ
２Ａの動作タイミングを早めることができ、高速
読み出しが可能となる。その後、ライン２０のバ
ツフアセンスアンプ活性化信号を“Ｈ”レベルに
してバツフアセンスアンプ３Ａを駆動するととも
に、PMOSトランジスタＴ１０，Ｔ１１をオン
状態にして、出力回路に信号を伝達する。この
時、MOSトランジスタＴ１０，Ｔ１１がPMOS
トランジスタであるため、データライン６Ａと
９，７Ａと８は等電位で接続される。

なお、以上は、メモリセル１Ａが選択される場
合であるが、別ブロツクのメモリセル１Ｂが選択
される場合も同様に動作する。

また、上記装置では、バツフアセンスアンプと
分割ブロツク選択回路が各ブロツク専用であるか
ら、これらを同一ブロツクのメモリセルに近づけ
て配置して、データライン６Ａ，７Ａ，６Ｂ，７
Ｂの配線長を等しく、かつ短かくできる。すなわ
ち、データライン６Ａ，７Ａ，６Ｂ，７Ｂの浮遊
容量Ｃ５，Ｃ６，Ｃ７，Ｃ８は従来の構成に比べ
て小さくなり、かつ同一の値になり、各ブロツク
間のバラツキがなくなるもので、これにより動作
マージンが向上する。

（発明の効果）以上詳述したようにこの発明の半導体メモリ装
置は、複数に分割されたメモリセルアレイの各々
に対応するデータライン上にそれぞれセンスアン
プ回路を設け、さらに分割ブロツク選択回路のト
ランスフアゲートを構成するPMOSトランジス
タを、前記センスアンプ回路の動作後に導通させ
るようにしたので、メモリセルが放電すべき浮遊
容量を減少させることができるとともに、各デー
タラインの浮遊容量のアンバランスをなくすこと
ができ、それにより読み出し動作が高速になると
ともに、動作マージンを拡大することが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の半導体メモリ装置の一実施
例を示す回路構成図、第２図は従来の半導体メモ
リ装置の回路構成図である。１Ａ，１Ｂ……メモリセル、６Ａ，７Ａ，６
Ｂ，７Ｂ，８，９……データライン、３Ａ，３Ｂ
……バツフアセンスアンプ、Ａ，Ｂ……分割ブロ
ツク選択回路、Ｔ９，Ｔ１２，Ｔ１３，Ｔ１６…
…NMOSトランジスタ、Ｔ１０，Ｔ１１，Ｔ１
４，Ｔ１５……PMOSトランジスタ、２０，２
１……分割ブロツクのバツフアセンスアンプ活性
化信号のライン、２２，２３……インバータ。

Claims

【特許請求の範囲】１情報を記憶するメモリセルと、前記メモリセルの情報により、異なる電位レベ
ルとなる第１及び第２のビツトラインと、前記第１及び第２のビツトラインにより、異な
る電位レベルとなる第１及び第２のデータライン
と、前記第１及び第２のデータラインと接続し、前
記第１及び第２のデータライン間に微小電位差が
生じる第１の時刻に増幅動作を開始するセンスア
ンプ回路であつて、前記第１及び第２のデータラ
インの前記微小電位差を増幅するセンスアンプ回
路と、出力手段と、前記第１のデータラインと前記出力手段とを電
気的に接続する、第１のPMOSトランジスタと
第１のNMOSトランジスタとを並列接続した第
１のトランジスタ回路と、前記第２のデータラインと前記出力手段とを電
気的に接続する、第２のPMOSトランジスタと
第２のNMOSトランジスタとを並列接続した第
２のトランジスタ回路と、前記第１及び第２のPMOSトランジスタを前
記第１の時刻後で、且つ前記第１と第２のデータ
ライン間の電位差が十分大きくなつた後にON状
態にし、前記第１及び第２のPMOSトランジス
タがON状態となる前に、前記第１及び第２の
NMOSトランジスタをON状態にする制御手段と
を有することを特徴とした半導体メモリ装置。２特許請求の範囲第１項記載の半導体メモリ装
置において、前記制御手段が前記第１の時刻前に前記第１及
び第２のNMOSトランジスタをON状態にするこ
とを特徴とした半導体メモリ装置。