JP3369706B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置のデータ
読み出し方法及び半導体記憶装置に係り、詳しくはデー
タ書き込み後のデータ読み出し方法及びその半導体記憶
装置に関するものである。
読み出し方法及び半導体記憶装置に係り、詳しくはデー
タ書き込み後のデータ読み出し方法及びその半導体記憶
装置に関するものである。
【０００２】近年、半導体記憶装置においては、読み出
し速度及び書き込み速度の高速化が図られている。その
ため、データの書き込み後のデータ読み出しにおいても
高速化が望まれている。
し速度及び書き込み速度の高速化が図られている。その
ため、データの書き込み後のデータ読み出しにおいても
高速化が望まれている。
【０００３】
【従来の技術】図４はスタティックランダムアクセスメ
モリ（ＳＲＡＭ）の出力バッファ回路を示す。出力バッ
ファ回路は、データ出力回路部３０と制御回路部４０と
から構成されている。データ出力回路部３０は２個のナ
ンド回路３１ａ，３１ｂ、３個のインバータ回路３２ａ
〜３２ｃ及び２個のエンハンスメント形ＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタという）
Ｑ１１，Ｑ１２とから構成されている。ナンド回路３１
ａはセンスアンプＳＡからのデータＤが入力され、ナン
ド回路３１ｂはインバータ回路３２ｃを介してデータＤ
が入力される。
モリ（ＳＲＡＭ）の出力バッファ回路を示す。出力バッ
ファ回路は、データ出力回路部３０と制御回路部４０と
から構成されている。データ出力回路部３０は２個のナ
ンド回路３１ａ，３１ｂ、３個のインバータ回路３２ａ
〜３２ｃ及び２個のエンハンスメント形ＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタという）
Ｑ１１，Ｑ１２とから構成されている。ナンド回路３１
ａはセンスアンプＳＡからのデータＤが入力され、ナン
ド回路３１ｂはインバータ回路３２ｃを介してデータＤ
が入力される。
【０００４】ナンド回路３１ａの出力はインバータ回路
３２ａを介してＮＭＯＳトランジスタＱ１１のゲートに
入力される。又、ナンド回路３１ｂの出力はインバータ
回路３２ｂを介してＮＭＯＳトランジスタＱ１２のゲー
トに入力される。ＮＭＯＳトランジスタＱ１１のソース
とＮＭＯＳトランジスタＱ１２のドレインが互いに接続
され、その接続点は外部出力端子Ｐに接続されている。
そして、ＮＭＯＳトランジスタＱ１１のドレインは高電
位電源Ｖｃｃ（５ボルト）に接続され、ＮＭＯＳトラン
ジスタＱ１２のソースは低電位電源Ｖｓｓ（０ボルト）
に接続されている。
３２ａを介してＮＭＯＳトランジスタＱ１１のゲートに
入力される。又、ナンド回路３１ｂの出力はインバータ
回路３２ｂを介してＮＭＯＳトランジスタＱ１２のゲー
トに入力される。ＮＭＯＳトランジスタＱ１１のソース
とＮＭＯＳトランジスタＱ１２のドレインが互いに接続
され、その接続点は外部出力端子Ｐに接続されている。
そして、ＮＭＯＳトランジスタＱ１１のドレインは高電
位電源Ｖｃｃ（５ボルト）に接続され、ＮＭＯＳトラン
ジスタＱ１２のソースは低電位電源Ｖｓｓ（０ボルト）
に接続されている。
【０００５】一方、制御回路部４０はノア回路４１，ナ
ンド回路４２及びインバータ回路４３とから構成されて
いる。ノア回路４１はチップセレクト信号バーＣＳ及び
出力イネーブル信号バーＯＥを入力する。そして、チッ
プセレクト信号バーＣＳ及び出力イネーブル信号バーＯ
Ｅが共にＬレベルの時、ノア回路４１はＨレベルの出力
信号をナンド回路４２に出力する。ナンド回路４２はノ
ア回路４１の出力信号の他にライトイネーブル信号バー
ＷＥを入力する。ナンド回路４２の出力信号はインバー
タ回路４３を介してデータ出力回路部３０のナンド回路
３１ａ，３１ｂに出力される。
ンド回路４２及びインバータ回路４３とから構成されて
いる。ノア回路４１はチップセレクト信号バーＣＳ及び
出力イネーブル信号バーＯＥを入力する。そして、チッ
プセレクト信号バーＣＳ及び出力イネーブル信号バーＯ
Ｅが共にＬレベルの時、ノア回路４１はＨレベルの出力
信号をナンド回路４２に出力する。ナンド回路４２はノ
ア回路４１の出力信号の他にライトイネーブル信号バー
ＷＥを入力する。ナンド回路４２の出力信号はインバー
タ回路４３を介してデータ出力回路部３０のナンド回路
３１ａ，３１ｂに出力される。
【０００６】そして、チップセレクト信号バーＣＳがＬ
レベルで該ＳＲＡＭが選択されている状態の場合、出力
イネーブル信号バーＯＥがＬレベルであって、該ＳＲＡ
ＭにデータＤが書き込まれている時（データ書き込みモ
ード）、ライトイネーブル信号バーＷＥはＬレベルにな
っている。ナンド回路４２の出力信号はＨレベルとな
り、インバータ回路４３を介してＬレベルの信号がデー
タ出力回路部３０のナンド回路３１ａ，３１ｂに出力さ
れている。従って、データ書き込みモード時にはナンド
回路３１ａ，３１ｂの出力は共にＨレベルとなり、両Ｎ
ＭＯＳトランジスタＱ１１，Ｑ１２は共にオフとなり、
外部出力端子Ｐはハイインピーダンス状態となってい
る。
レベルで該ＳＲＡＭが選択されている状態の場合、出力
イネーブル信号バーＯＥがＬレベルであって、該ＳＲＡ
ＭにデータＤが書き込まれている時（データ書き込みモ
ード）、ライトイネーブル信号バーＷＥはＬレベルにな
っている。ナンド回路４２の出力信号はＨレベルとな
り、インバータ回路４３を介してＬレベルの信号がデー
タ出力回路部３０のナンド回路３１ａ，３１ｂに出力さ
れている。従って、データ書き込みモード時にはナンド
回路３１ａ，３１ｂの出力は共にＨレベルとなり、両Ｎ
ＭＯＳトランジスタＱ１１，Ｑ１２は共にオフとなり、
外部出力端子Ｐはハイインピーダンス状態となってい
る。
【０００７】一方、書き込みモードから読み出しモード
に移ると、ライトイネーブル信号バーＷＥはＬレベルか
らＨレベルとなる。ナンド回路４２の出力信号はＬレベ
ルとなり、インバータ回路４３を介してＨレベルの信号
がナンド回路３１ａ，３１ｂに出力される。そして、セ
ンスアンプＳＡから出力されるデータＤがＬレベル時、
ナンド回路３１ａの出力はＨレベル、ナンド回路３１ｂ
の出力はＬレベルとなる。従って、ＮＭＯＳトランジス
タＱ１１はオフとなり、ＮＭＯＳトランジスタＱ１２は
オンとなり、外部出力端子Ｐはハイインピーダンス状態
からＬレベルとなる。反対に、センスアンプＳＡから出
力されるデータＤがＨレベル時、ナンド回路３１ａの出
力はＬレベル、ナンド回路３１ｂの出力はＨレベルとな
る。従って、ＮＭＯＳトランジスタＱ１１はオンとな
り、ＮＭＯＳトランジスタＱ１２はオフとなり、外部出
力端子Ｐはハイインピーダンス状態からＨレベルとな
る。
に移ると、ライトイネーブル信号バーＷＥはＬレベルか
らＨレベルとなる。ナンド回路４２の出力信号はＬレベ
ルとなり、インバータ回路４３を介してＨレベルの信号
がナンド回路３１ａ，３１ｂに出力される。そして、セ
ンスアンプＳＡから出力されるデータＤがＬレベル時、
ナンド回路３１ａの出力はＨレベル、ナンド回路３１ｂ
の出力はＬレベルとなる。従って、ＮＭＯＳトランジス
タＱ１１はオフとなり、ＮＭＯＳトランジスタＱ１２は
オンとなり、外部出力端子Ｐはハイインピーダンス状態
からＬレベルとなる。反対に、センスアンプＳＡから出
力されるデータＤがＨレベル時、ナンド回路３１ａの出
力はＬレベル、ナンド回路３１ｂの出力はＨレベルとな
る。従って、ＮＭＯＳトランジスタＱ１１はオンとな
り、ＮＭＯＳトランジスタＱ１２はオフとなり、外部出
力端子Ｐはハイインピーダンス状態からＨレベルとな
る。
【０００８】即ち、ＳＲＡＭの出力バッファ回路は、書
き込みモード時にはＬレベルのライトイネーブル信号バ
ーＷＥに基づいて外部出力端子Ｐをハイインピーダンス
状態に保持する。又、出力バッファ回路は読み出しモー
ド時にはＬレベルのライトイネーブル信号バーＷＥに基
づいてセンスアンプＳＡからのデータＤを出力信号ＶD
として外部出力端子Ｐに出力するようになっている。
尚、ハイインピーダンス状態とは、外部出力端子Ｐに外
付けで接続した分圧抵抗Ｒ１，Ｒ２とコンデンサＣによ
って決定される状態で、高電位電源Ｖｃｃと低電位電源
Ｖｓｓのほぼ中間のレベルの状態である。
き込みモード時にはＬレベルのライトイネーブル信号バ
ーＷＥに基づいて外部出力端子Ｐをハイインピーダンス
状態に保持する。又、出力バッファ回路は読み出しモー
ド時にはＬレベルのライトイネーブル信号バーＷＥに基
づいてセンスアンプＳＡからのデータＤを出力信号ＶD
として外部出力端子Ｐに出力するようになっている。
尚、ハイインピーダンス状態とは、外部出力端子Ｐに外
付けで接続した分圧抵抗Ｒ１，Ｒ２とコンデンサＣによ
って決定される状態で、高電位電源Ｖｃｃと低電位電源
Ｖｓｓのほぼ中間のレベルの状態である。
【０００９】
【発明が解決しようとする課題】ところで、データＤの
書き込みを保証するために、ライトイネーブル信号バー
ＷＥがＬレベルからＨレベルに立ち上がった時から次の
アドレス信号ＡDDのアドレスチェンジが発生するまでの
間、一定の時間ライトリカバリタイムｔWRが設けられて
いる。
書き込みを保証するために、ライトイネーブル信号バー
ＷＥがＬレベルからＨレベルに立ち上がった時から次の
アドレス信号ＡDDのアドレスチェンジが発生するまでの
間、一定の時間ライトリカバリタイムｔWRが設けられて
いる。
【００１０】しかしながら、書き込み後、即ちライトイ
ネーブル信号バーＷＥがＬレベルからＨレベルになる
と、出力バッファ回路のデータ出力回路部３０は制御回
路部４０の制御からとかれる。その結果、ライトリカバ
リタイムｔWRが経過するまでの間、データ出力回路部３
０はまだ先に書き込みしたデータＤが完全に消失せず残
った不安定な状態にありセンスアンプＳＡからその不安
定な状態がデータ出力回路部３０に出力される。従っ
て、この不安定の状態が出力信号ＶD として外部出力端
子Ｐに出力される。その結果、アドレス信号ＡDDのアド
レスチェンジが行われデータＤがセンスアンプＳＡを介
して読み出されると、この不安定の状態からデータＤが
出力信号ＶD として外部出力端子Ｐに出力される。
ネーブル信号バーＷＥがＬレベルからＨレベルになる
と、出力バッファ回路のデータ出力回路部３０は制御回
路部４０の制御からとかれる。その結果、ライトリカバ
リタイムｔWRが経過するまでの間、データ出力回路部３
０はまだ先に書き込みしたデータＤが完全に消失せず残
った不安定な状態にありセンスアンプＳＡからその不安
定な状態がデータ出力回路部３０に出力される。従っ
て、この不安定の状態が出力信号ＶD として外部出力端
子Ｐに出力される。その結果、アドレス信号ＡDDのアド
レスチェンジが行われデータＤがセンスアンプＳＡを介
して読み出されると、この不安定の状態からデータＤが
出力信号ＶD として外部出力端子Ｐに出力される。
【００１１】この時、先の書き込みデータＤがＬレベル
であって、読み出されるデータＤがＨレベルのとき、図
５に示すようにライトリカバリタイムｔWRが経過するま
での間、Ｌレベルの書き込みデータＤがセンスアンプＳ
Ａを介してデータ出力回路部３０に出力され、外部出力
端子Ｐの出力信号ＶD はハイインピーダンス状態になら
ずＬレベルに下がる。そして、アドレスチェンジが行わ
れ、センスアンプＳＡにＨレベルのデータＤが読み出さ
れると、外部出力端子Ｐの出力信号ＶD はＬレベルから
Ｈレベルへと立ち上がり、読み出されたデータＤが外部
出力端子Ｐから出力信号ＶD となって出力されることに
なる。
であって、読み出されるデータＤがＨレベルのとき、図
５に示すようにライトリカバリタイムｔWRが経過するま
での間、Ｌレベルの書き込みデータＤがセンスアンプＳ
Ａを介してデータ出力回路部３０に出力され、外部出力
端子Ｐの出力信号ＶD はハイインピーダンス状態になら
ずＬレベルに下がる。そして、アドレスチェンジが行わ
れ、センスアンプＳＡにＨレベルのデータＤが読み出さ
れると、外部出力端子Ｐの出力信号ＶD はＬレベルから
Ｈレベルへと立ち上がり、読み出されたデータＤが外部
出力端子Ｐから出力信号ＶD となって出力されることに
なる。
【００１２】従って、図５から明らかなように外部出力
端子Ｐの出力信号ＶD はハイインピーダンス状態より低
いＬレベルからＨレベルに立ち上がるため、アクセスが
遅くなりアクセスタイムｔAAが長くなる。その結果、半
導体記憶装置の読み出し速度の高速化を図る上で問題に
なっていた。
端子Ｐの出力信号ＶD はハイインピーダンス状態より低
いＬレベルからＨレベルに立ち上がるため、アクセスが
遅くなりアクセスタイムｔAAが長くなる。その結果、半
導体記憶装置の読み出し速度の高速化を図る上で問題に
なっていた。
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、半導体記憶装置におい
てデータの書き込み後のデータ読み出し速度の高速化を
図ることができるデータ読み出し方法及び半導体記憶装
置を提供するにある。
れたものであって、その目的は、半導体記憶装置におい
てデータの書き込み後のデータ読み出し速度の高速化を
図ることができるデータ読み出し方法及び半導体記憶装
置を提供するにある。
【００１４】
【課題を解決するための手段】請求項１に記載の発明
は、外部制御信号がデータ書き込みモードからデータ読
み出しモードに変化した時点から、該データ読み出しモ
ードに応答したメモリセルからのデータが前記出力バッ
ファ回路に伝達されるまでの範囲内において出力バッフ
ァ回路は外部出力端子をハイインピーダンス状態に保持
させるようにした。前記外部制御信号は、請求項２に記
載の発明のように、複数の信号からなる。前記範囲は、
請求項３に記載の発明のように、ライトリカバリー時間
より長く、ライトリカバリー時間とアクセスタイムを加
算した時間より短い時間である。また、請求項４に記載
の発明は、前記外部制御信号を受ける制御回路部を有
し、該制御回路部は、書き込みモードからデータ読み出
しモードに変化した時点を遅延して内部タイミングを生
成する遅延回路が設けられ、その内部タイミング信号で
前記データ出力バッファ回路を制御する。前記外部出力
端子は、請求項５に記載の発明のように、デバイス外付
けの分圧抵抗が接続されている。
は、外部制御信号がデータ書き込みモードからデータ読
み出しモードに変化した時点から、該データ読み出しモ
ードに応答したメモリセルからのデータが前記出力バッ
ファ回路に伝達されるまでの範囲内において出力バッフ
ァ回路は外部出力端子をハイインピーダンス状態に保持
させるようにした。前記外部制御信号は、請求項２に記
載の発明のように、複数の信号からなる。前記範囲は、
請求項３に記載の発明のように、ライトリカバリー時間
より長く、ライトリカバリー時間とアクセスタイムを加
算した時間より短い時間である。また、請求項４に記載
の発明は、前記外部制御信号を受ける制御回路部を有
し、該制御回路部は、書き込みモードからデータ読み出
しモードに変化した時点を遅延して内部タイミングを生
成する遅延回路が設けられ、その内部タイミング信号で
前記データ出力バッファ回路を制御する。前記外部出力
端子は、請求項５に記載の発明のように、デバイス外付
けの分圧抵抗が接続されている。
【００１５】
【００１６】
【作用】従って、本発明によれば、外部出力端子がハイ
インピーダンスに保持されるため、アクセスが速くなり
アクセスタイムが短くなる。
インピーダンスに保持されるため、アクセスが速くなり
アクセスタイムが短くなる。
【００１７】
【実施例】以下、本発明を具体化したＳＲＡＭの出力バ
ッファ回路の一実施例を図２、図３に従って説明する。
尚、本実施例の出力バッファ回路を構成するデータ出力
回路部は図４に示す従来と同じ構成なので、説明の便宜
上同一の符号を付してその説明を省略し、制御回路部に
ついてその構成を説明する。
ッファ回路の一実施例を図２、図３に従って説明する。
尚、本実施例の出力バッファ回路を構成するデータ出力
回路部は図４に示す従来と同じ構成なので、説明の便宜
上同一の符号を付してその説明を省略し、制御回路部に
ついてその構成を説明する。
【００１８】図２において、制御回路部１０は、２個の
ナンド回路１１，１２、遅延回路１３、インバータ回路
１４及びノア回路１５とから構成されている。ナンド回
路１１はライトイネーブル信号バーＷＥを入力するとと
もに、遅延回路１３を介してライトイネーブル信号バー
ＷＥを入力する。遅延回路１３はライトイネーブル信号
バーＷＥを一定時間遅延させてナンド回路１１に出力す
る回路であって、ライトイネーブル信号バーＷＥのＬレ
ベルからＨレベルに立ち上がる時間のみ遅延させる。こ
の遅延時間ｔD はこのＳＲＡＭのライトリカバリー時間
ｔWRより長く、ライトリカバリー時間ｔWRとアクセスタ
イムｔAAを加算した時間（＝ｔWR＋ｔAA）より短い時間
である。詳しくは、遅延時間ｔD はライトイネーブル信
号バーＷＥがＨレベルに立ち上がった時からアドレス信
号ＡDDのアドレスチェンジがありメモリセルのデータＤ
がセンスアンプＳＡから出力される直前の時間である。
ナンド回路１１，１２、遅延回路１３、インバータ回路
１４及びノア回路１５とから構成されている。ナンド回
路１１はライトイネーブル信号バーＷＥを入力するとと
もに、遅延回路１３を介してライトイネーブル信号バー
ＷＥを入力する。遅延回路１３はライトイネーブル信号
バーＷＥを一定時間遅延させてナンド回路１１に出力す
る回路であって、ライトイネーブル信号バーＷＥのＬレ
ベルからＨレベルに立ち上がる時間のみ遅延させる。こ
の遅延時間ｔD はこのＳＲＡＭのライトリカバリー時間
ｔWRより長く、ライトリカバリー時間ｔWRとアクセスタ
イムｔAAを加算した時間（＝ｔWR＋ｔAA）より短い時間
である。詳しくは、遅延時間ｔD はライトイネーブル信
号バーＷＥがＨレベルに立ち上がった時からアドレス信
号ＡDDのアドレスチェンジがありメモリセルのデータＤ
がセンスアンプＳＡから出力される直前の時間である。
【００１９】従って、ライトイネーブル信号バーＷＥが
ＬレベルからＨレベルに立ち上がった時、ナンド回路１
１の出力は遅延時間ｔD 後にＬレベルからＨレベルとな
る。又、ＨレベルからＬレベルに立ち下がった時、ナン
ド回路１１の出力は直ちにＨベルからＬレベルとなる。
そして、ナンド回路１１の出力はインバータ回路１１を
介して次段のナンド回路１２に出力される。
ＬレベルからＨレベルに立ち上がった時、ナンド回路１
１の出力は遅延時間ｔD 後にＬレベルからＨレベルとな
る。又、ＨレベルからＬレベルに立ち下がった時、ナン
ド回路１１の出力は直ちにＨベルからＬレベルとなる。
そして、ナンド回路１１の出力はインバータ回路１１を
介して次段のナンド回路１２に出力される。
【００２０】ノア回路１５はチップセレクト信号バーＣ
Ｓ及び出力イネーブル信号バーＯＥを入力し、両信号バ
ーＣＳ，バーＯＥが共にＬレベルの時のみにＨレベルの
出力信号をナンド回路１２に出力する。従って、ノア回
路１５の出力がＬレベルの時に、ナンド回路１１の出力
がＬレベルになると、ナンド回路１２の出力ＶA はＨレ
ベルとなる。又、ノア回路１５の出力信号がＬレベルの
時に、ナンド回路１１の出力がＨレベルになると、ナン
ド回路１２の出力信号ＶA はＬレベルとなる。そして、
このナンド回路１２の出力信号ＶA はデータ出力回路部
３０のナンド回路３１ａ，３１ｂに出力される。
Ｓ及び出力イネーブル信号バーＯＥを入力し、両信号バ
ーＣＳ，バーＯＥが共にＬレベルの時のみにＨレベルの
出力信号をナンド回路１２に出力する。従って、ノア回
路１５の出力がＬレベルの時に、ナンド回路１１の出力
がＬレベルになると、ナンド回路１２の出力ＶA はＨレ
ベルとなる。又、ノア回路１５の出力信号がＬレベルの
時に、ナンド回路１１の出力がＨレベルになると、ナン
ド回路１２の出力信号ＶA はＬレベルとなる。そして、
このナンド回路１２の出力信号ＶA はデータ出力回路部
３０のナンド回路３１ａ，３１ｂに出力される。
【００２１】次に上記のように構成された出力バッファ
回路の作用について説明する。チップセレクト信号バー
ＣＳがＬレベルで該ＳＲＡＭが選択されている状態の場
合、出力イネーブル信号バーＯＥがＬレベルであって、
該ＳＲＡＭにデータＤが書き込まれている時、ライトイ
ネーブル信号バーＷＥはＬレベルになって、制御回路部
１０のナンド回路１２の出力ＶA はＬレベルとなってい
る。従って、データ書き込みモード時にはナンド回路３
１ａ，３１ｂの出力は共にＨレベルとなり、両ＮＭＯＳ
トランジスタＱ１１，Ｑ１２は共にオフとなり、外部出
力端子Ｐはハイインピーダンス状態となっている。
回路の作用について説明する。チップセレクト信号バー
ＣＳがＬレベルで該ＳＲＡＭが選択されている状態の場
合、出力イネーブル信号バーＯＥがＬレベルであって、
該ＳＲＡＭにデータＤが書き込まれている時、ライトイ
ネーブル信号バーＷＥはＬレベルになって、制御回路部
１０のナンド回路１２の出力ＶA はＬレベルとなってい
る。従って、データ書き込みモード時にはナンド回路３
１ａ，３１ｂの出力は共にＨレベルとなり、両ＮＭＯＳ
トランジスタＱ１１，Ｑ１２は共にオフとなり、外部出
力端子Ｐはハイインピーダンス状態となっている。
【００２２】一方、書き込みモードから読み出しモード
に移ると、ライトイネーブル信号バーＷＥはＬレベルか
らＨレベルとなり、制御回路部１０のナンド回路１１と
遅延回路１３に出力される。遅延回路１３はこのＬレベ
ルからＨレベルとなったライトイネーブル信号バーＷＥ
を遅延時間ｔD 後にナンド回路１１に出力する。従っ
て、遅延時間ｔD 経過するまでナンド回路１１の出力は
Ｈレベルのままであり、ナンド回路１２の出力ＶA はナ
ンド回路３１ａ，３１ｂにＬレベルの信号を出力してい
る。その結果、データ書き込みモードから読み出しモー
ドに移っても、ナンド回路３１ａ，３１ｂはセンスアン
プＳＡからの出力信号に影響されることなくナンド回路
３１ａ，３１ｂの出力は共にＨレベルとなる。そして、
両ＮＭＯＳトランジスタＱ１１，Ｑ１２は共にオフの状
態を保持し、外部出力端子Ｐの出力信号ＶD はハイイン
ピーダンス状態となっている。
に移ると、ライトイネーブル信号バーＷＥはＬレベルか
らＨレベルとなり、制御回路部１０のナンド回路１１と
遅延回路１３に出力される。遅延回路１３はこのＬレベ
ルからＨレベルとなったライトイネーブル信号バーＷＥ
を遅延時間ｔD 後にナンド回路１１に出力する。従っ
て、遅延時間ｔD 経過するまでナンド回路１１の出力は
Ｈレベルのままであり、ナンド回路１２の出力ＶA はナ
ンド回路３１ａ，３１ｂにＬレベルの信号を出力してい
る。その結果、データ書き込みモードから読み出しモー
ドに移っても、ナンド回路３１ａ，３１ｂはセンスアン
プＳＡからの出力信号に影響されることなくナンド回路
３１ａ，３１ｂの出力は共にＨレベルとなる。そして、
両ＮＭＯＳトランジスタＱ１１，Ｑ１２は共にオフの状
態を保持し、外部出力端子Ｐの出力信号ＶD はハイイン
ピーダンス状態となっている。
【００２３】遅延時間ｔD が経過すると、遅延回路１３
の出力がＬレベルからＨレベルとなってナンド回路１１
の出力がＬレベルとなり、ナンド回路１２の出力ＶA は
Ｈレベルとなる。従って、ナンド回路３１ａ，３１ｂの
出力はセンスアンプＳＡから出力されるデータＤに基づ
くレベルの信号を出力する。この時、センスアンプＳＡ
から出力されるデータＤがＬレベル時、ナンド回路３１
ａの出力はＨレベル、ナンド回路３１ｂの出力はＬレベ
ルとなる。ＮＭＯＳトランジスタＱ１１はオフとなり、
ＮＭＯＳトランジスタＱ１２はオンとなり、外部出力端
子Ｐの出力信号ＶD はハイインピーダンス状態からＬレ
ベルとなる。反対に、センスアンプＳＡから出力される
データＤがＨレベル時、ナンド回路３１ａの出力はＬレ
ベル、ナンド回路３１ｂの出力はＨレベルとなる。そし
て、ＮＭＯＳトランジスタＱ１１はオンとなり、ＮＭＯ
ＳトランジスタＱ１２はオフとなり、外部出力端子Ｐの
出力信号ＶD はハイインピーダンス状態からＨレベルと
なる。
の出力がＬレベルからＨレベルとなってナンド回路１１
の出力がＬレベルとなり、ナンド回路１２の出力ＶA は
Ｈレベルとなる。従って、ナンド回路３１ａ，３１ｂの
出力はセンスアンプＳＡから出力されるデータＤに基づ
くレベルの信号を出力する。この時、センスアンプＳＡ
から出力されるデータＤがＬレベル時、ナンド回路３１
ａの出力はＨレベル、ナンド回路３１ｂの出力はＬレベ
ルとなる。ＮＭＯＳトランジスタＱ１１はオフとなり、
ＮＭＯＳトランジスタＱ１２はオンとなり、外部出力端
子Ｐの出力信号ＶD はハイインピーダンス状態からＬレ
ベルとなる。反対に、センスアンプＳＡから出力される
データＤがＨレベル時、ナンド回路３１ａの出力はＬレ
ベル、ナンド回路３１ｂの出力はＨレベルとなる。そし
て、ＮＭＯＳトランジスタＱ１１はオンとなり、ＮＭＯ
ＳトランジスタＱ１２はオフとなり、外部出力端子Ｐの
出力信号ＶD はハイインピーダンス状態からＨレベルと
なる。
【００２４】即ち、出力バッファ回路は、書き込みモー
ドから読み出しモードになっても、即ちライトイネーブ
ル信号バーＷＥがＨレベルに立ち上がった時から遅延時
間ｔD が経過するまで、ハイインピーダンス状態に保持
する。そして、遅延時間ｔDが経過すると、出力バッフ
ァ回路はセンスアンプＳＡからのデータＤを外部出力端
子Ｐに出力するようになっている。
ドから読み出しモードになっても、即ちライトイネーブ
ル信号バーＷＥがＨレベルに立ち上がった時から遅延時
間ｔD が経過するまで、ハイインピーダンス状態に保持
する。そして、遅延時間ｔDが経過すると、出力バッフ
ァ回路はセンスアンプＳＡからのデータＤを外部出力端
子Ｐに出力するようになっている。
【００２５】この時、先の書き込みデータＤがＬレベル
であって、読み出されるデータＤがＨレベルのとき、Ｌ
レベルの書き込みデータＤがセンスアンプＳＡを介して
データ出力回路部３０に出力される。しかし、図３に示
すようにライトリカバリタイムｔWRより長い遅延時間ｔ
D が経過するまでの間、ナンド回路３１ａ，３１ｂはセ
ンスアンプＳＡから出力信号に影響されることがないの
で、外部出力端子Ｐの出力信号ＶD はハイインピーダン
ス状態に保持されている。そして、アドレスチェンジが
行われ遅延時間ｔD が経過すると同時にセンスアンプＳ
Ａが読み出したＨレベルのデータＤがナンド回路３１
ａ，３１ｂに出力される。そして、外部出力端子Ｐのレ
ベルはハイインピーダンス状態のレベルからＨレベルへ
と立ち上がり、読み出されたデータＤが外部出力端子Ｐ
から出力信号ＶD となって出力される。
であって、読み出されるデータＤがＨレベルのとき、Ｌ
レベルの書き込みデータＤがセンスアンプＳＡを介して
データ出力回路部３０に出力される。しかし、図３に示
すようにライトリカバリタイムｔWRより長い遅延時間ｔ
D が経過するまでの間、ナンド回路３１ａ，３１ｂはセ
ンスアンプＳＡから出力信号に影響されることがないの
で、外部出力端子Ｐの出力信号ＶD はハイインピーダン
ス状態に保持されている。そして、アドレスチェンジが
行われ遅延時間ｔD が経過すると同時にセンスアンプＳ
Ａが読み出したＨレベルのデータＤがナンド回路３１
ａ，３１ｂに出力される。そして、外部出力端子Ｐのレ
ベルはハイインピーダンス状態のレベルからＨレベルへ
と立ち上がり、読み出されたデータＤが外部出力端子Ｐ
から出力信号ＶD となって出力される。
【００２６】従って、従来の出力バッファ回路のように
ライトリカバリータイムｔWRの間に、先に書き込みした
ＬレベルのデータＤが完全に消失せず残ったＬレベルの
状態がセンスアンプＳＡから出力されて外部出力端子Ｐ
のレベルがハイインピーダンス状態より低いレベルとな
ることはない。その結果、本実施例では外部出力端子Ｐ
のレベルは、Ｌレベルより高いハイインピーダンス状態
からＨレベルに立ち上がり、その分だけアクセスが速く
なりアクセスタイムｔAAが短くなる。
ライトリカバリータイムｔWRの間に、先に書き込みした
ＬレベルのデータＤが完全に消失せず残ったＬレベルの
状態がセンスアンプＳＡから出力されて外部出力端子Ｐ
のレベルがハイインピーダンス状態より低いレベルとな
ることはない。その結果、本実施例では外部出力端子Ｐ
のレベルは、Ｌレベルより高いハイインピーダンス状態
からＨレベルに立ち上がり、その分だけアクセスが速く
なりアクセスタイムｔAAが短くなる。
【００２７】尚、先の書き込みデータＤがＨレベルであ
って、読み出されるデータＤがＬレベルのときも、同様
に外部出力端子Ｐのレベルは、Ｈレベルより低いハイイ
ンピーダンス状態からＬレベルに立ち下がり、その分だ
けアクセスが速くなりアクセスタイムｔAAが短くなる。
って、読み出されるデータＤがＬレベルのときも、同様
に外部出力端子Ｐのレベルは、Ｈレベルより低いハイイ
ンピーダンス状態からＬレベルに立ち下がり、その分だ
けアクセスが速くなりアクセスタイムｔAAが短くなる。
【００２８】又、本実施例の場合、遅延時間ｔD が経過
するまで、外部出力端子Ｐはハイインピーダンス状態に
あり、先の書き込まれたデータに基づくデータが現れな
い。従って、従来のように外部出力端子Ｐに先の書き込
まれたデータに基づくデータが出力され、読み出される
データＤにグリッジがのるようなことはない。
するまで、外部出力端子Ｐはハイインピーダンス状態に
あり、先の書き込まれたデータに基づくデータが現れな
い。従って、従来のように外部出力端子Ｐに先の書き込
まれたデータに基づくデータが出力され、読み出される
データＤにグリッジがのるようなことはない。
【００２９】尚、明細書において、半導体記憶装置とは
データがメモリセルに書き込まれ、そのデータが読み出
されるものを意味し、本実施例のＳＲＡＭ以外にＤＲＡ
Ｍを含むものとする。
データがメモリセルに書き込まれ、そのデータが読み出
されるものを意味し、本実施例のＳＲＡＭ以外にＤＲＡ
Ｍを含むものとする。
【００３０】又、本発明は前記実施例の他、以下の態様
で実施してもよい。 （１）前記実施例では、書き込み制御信号としてライト
イネーブル信号バーＷＥのみ用いそのライトイネーブル
信号バーＷＥを遅延回路１３にて遅延させるようにした
が、これを書き込み制御信号としてライトイネーブル信
号バーＷＥとチップセレクト信号バーＣＳを合わせて用
いて実施してもよい。即ち、制御回路部１０において、
ライトイネーブル信号バーＷＥがＬレベルからＨレベル
に立ち上がり、チップセレクト信号バーＣＳがＨレベル
からＬレベルに立ち下がった時からｔD 時間後にデータ
出力回路部３０がセンスアンプＳＡからのデータＤを出
力させるようにしてもよい。 （２）前記実施例では、ライトイネーブル信号バーＷＥ
と同位相の信号ができるように遅延回路１３からの信号
をナンド回路１１で論理を取ったが、データ出力回路３
０の制御方法等によってライトイネーブル信号バーＷＥ
と逆位相の信号を使う場合にはナンド回路１１に代えて
ノア回路で論理を取ってもよい。 （３）前記実施例では、半導体記憶装置としてＳＲＡＭ
に具体化したが、半導体記憶装置はデータの書き込みが
できるとともに、読み出しができるものならばよく、Ｄ
ＲＡＭに具体化してもよい。
で実施してもよい。 （１）前記実施例では、書き込み制御信号としてライト
イネーブル信号バーＷＥのみ用いそのライトイネーブル
信号バーＷＥを遅延回路１３にて遅延させるようにした
が、これを書き込み制御信号としてライトイネーブル信
号バーＷＥとチップセレクト信号バーＣＳを合わせて用
いて実施してもよい。即ち、制御回路部１０において、
ライトイネーブル信号バーＷＥがＬレベルからＨレベル
に立ち上がり、チップセレクト信号バーＣＳがＨレベル
からＬレベルに立ち下がった時からｔD 時間後にデータ
出力回路部３０がセンスアンプＳＡからのデータＤを出
力させるようにしてもよい。 （２）前記実施例では、ライトイネーブル信号バーＷＥ
と同位相の信号ができるように遅延回路１３からの信号
をナンド回路１１で論理を取ったが、データ出力回路３
０の制御方法等によってライトイネーブル信号バーＷＥ
と逆位相の信号を使う場合にはナンド回路１１に代えて
ノア回路で論理を取ってもよい。 （３）前記実施例では、半導体記憶装置としてＳＲＡＭ
に具体化したが、半導体記憶装置はデータの書き込みが
できるとともに、読み出しができるものならばよく、Ｄ
ＲＡＭに具体化してもよい。
【００３１】
【発明の効果】以上詳述したように、本発明によれば、
半導体記憶装置においてデータの書き込み後のデータ読
み出し速度の高速化を図ることができる優れた効果があ
る。
半導体記憶装置においてデータの書き込み後のデータ読
み出し速度の高速化を図ることができる優れた効果があ
る。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すＳＲＡＭの出力バッフ
ァ回路の回路図である。
ァ回路の回路図である。
【図３】出力バッファ回路の動作を説明するチイミング
チャート図である。
チャート図である。
【図４】従来のＳＲＡＭの出力バッファ回路の回路図で
ある。
ある。
【図５】従来の出力バッファ回路の動作を説明するチイ
ミングチャート図である。
ミングチャート図である。
１ 出力バッファ回路
２ データ出力回路部
３ 制御回路部
４ センスアンプ
Ｐ 外部出力端子
バーＷＥ 書き込み制御信号（ライトイネーブル信号）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−266660（ＪＰ，Ａ)
特開 昭63−292483（ＪＰ，Ａ)
特開 昭62−277692（ＪＰ，Ａ)
特開 平３−86993（ＪＰ，Ａ)
特開 平３−69094（ＪＰ，Ａ)
特開 平５−166376（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/417
Claims (5)
- 【請求項１】 センスアンプと外部出力端子との間に設
けられた出力バッファ回路にて該センスアンプを介して
読み出されるメモリセルのデータを外部出力端子から出
力するようにした半導体記憶装置において、外部制御信号が データ書き込みモードからデータ読み出
しモードに変化した時点から、該データ読み出しモード
に応答したメモリセルからのデータが前記出力バッファ
回路に伝達されるまでの範囲内において出力バッファ回
路は外部出力端子をハイインピーダンス状態に保持させ
るようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 前記外部制御信号は、複数の信号からな
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記範囲は、ライトリカバリー時間より
長く、ライトリカバリー時間とアクセスタイムを加算し
た時間より短い時間であることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項４】 前記外部制御信号を受ける制御回路部を
有し、該制御回路部は、書き込みモードからデータ読み
出しモードに変化した時点を遅延して内部タイミングを
生成する遅延回路が設けられ、その内部タイミング信号
で前記データ出力バッファ回路を制御することを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項５】 前記外部出力端子は、デバイス外付けの
分圧抵抗が接続されていることを特徴とする請求項１記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04434394A JP3369706B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04434394A JP3369706B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254287A JPH07254287A (ja) | 1995-10-03 |
| JP3369706B2 true JP3369706B2 (ja) | 2003-01-20 |
Family
ID=12688875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04434394A Expired - Fee Related JP3369706B2 (ja) | 1994-03-15 | 1994-03-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3369706B2 (ja) |
-
1994
- 1994-03-15 JP JP04434394A patent/JP3369706B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07254287A (ja) | 1995-10-03 |
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