JPH04180401A - 高周波伝送線路 - Google Patents
高周波伝送線路Info
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910000833 kovar Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 239000006023 eutectic alloy Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/0132—Binary Alloys
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野)
本発明は、ICパッケージ、配線基板、半導体チップを
始めとする各種電子部品の配線技術に関し、特に高層波
信号の伝送に適用して育効な技術に関するものである。
始めとする各種電子部品の配線技術に関し、特に高層波
信号の伝送に適用して育効な技術に関するものである。
特開昭63−155791号公報には、信号配線間のク
ロストークノイズの低減を目的とした多層配線基板が開
示されている。上記多層配線基板は、上下のグランド層
に挟まれた信号配線の両側にグランド配線を形成すると
ともに、上記グランド配線と上下のグランド層とを電気
的に接続し、これらのグランド配線およびグランド層で
それぞれの信号配線をシールドすることによって、信号
伝播に伴うクロストークノイズの低減゛を図っている。
ロストークノイズの低減を目的とした多層配線基板が開
示されている。上記多層配線基板は、上下のグランド層
に挟まれた信号配線の両側にグランド配線を形成すると
ともに、上記グランド配線と上下のグランド層とを電気
的に接続し、これらのグランド配線およびグランド層で
それぞれの信号配線をシールドすることによって、信号
伝播に伴うクロストークノイズの低減゛を図っている。
しかしながら、本発明者の検討によれば、前記多層配線
基板は、信号配線とグランド配線との間に形成される相
互インダクタンスや、信号配線およびグランド配線の自
己インダクタンスに起因して信号配線とグランド配線と
の間に生じる共振についての配慮がなされていないため
、信号の周波数が数G七〜数十G&程度の高周波になる
と、その波形が劣化したり、伝送が不能になったりする
などの問題があった。
基板は、信号配線とグランド配線との間に形成される相
互インダクタンスや、信号配線およびグランド配線の自
己インダクタンスに起因して信号配線とグランド配線と
の間に生じる共振についての配慮がなされていないため
、信号の周波数が数G七〜数十G&程度の高周波になる
と、その波形が劣化したり、伝送が不能になったりする
などの問題があった。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、高周波信号の伝送に好適な配線技術を
提供することにある。
り、その目的は、高周波信号の伝送に好適な配線技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一発明は、一端か互いに接続され、他端か基準電
位に接続された一対の配線成分によって構成された基準
電位配線を信号配線に沿って配置した高周波伝送線路で
ある。
位に接続された一対の配線成分によって構成された基準
電位配線を信号配線に沿って配置した高周波伝送線路で
ある。
上記した手段によれば、基準電位配線を一端か互いに接
続され、他端がそれぞれ基準電位に接続された一対の配
線成分で構成することにより、信号配線を流れる信号電
流によって上記基準電位配線に誘起される電磁誘導電流
は、基準電位配線を構成する一方の配線成分と他方の配
線成分とでその向きが互いに逆になり、かつ信号電流の
流れる方向に対して正逆方向対となる。これにより、基
準電位配線の自己インダクタンスおよび信号配線と基準
電位配線との間の相互インダクタンスは、それぞれのイ
ンダクタンス成分か互いに打消し合って小さくなるので
、信号配線と基準電位配線との間に生じる共振の周波数
(fo)は、下記の弐f e = (1/ 2π!ロロ
) (式中、Lは配線間の相互インダクタンスまたは配線の
自己インダクタンス、Cは配線間の容量をそれぞれ表す
)により、大きくなる。
続され、他端がそれぞれ基準電位に接続された一対の配
線成分で構成することにより、信号配線を流れる信号電
流によって上記基準電位配線に誘起される電磁誘導電流
は、基準電位配線を構成する一方の配線成分と他方の配
線成分とでその向きが互いに逆になり、かつ信号電流の
流れる方向に対して正逆方向対となる。これにより、基
準電位配線の自己インダクタンスおよび信号配線と基準
電位配線との間の相互インダクタンスは、それぞれのイ
ンダクタンス成分か互いに打消し合って小さくなるので
、信号配線と基準電位配線との間に生じる共振の周波数
(fo)は、下記の弐f e = (1/ 2π!ロロ
) (式中、Lは配線間の相互インダクタンスまたは配線の
自己インダクタンス、Cは配線間の容量をそれぞれ表す
)により、大きくなる。
そこで、上記共振周波数を信号電流の周波数の帯域外に
シフトさせることにより、信号配線と基準電位配線との
間に生じる共振を抑制することが可能となる。
シフトさせることにより、信号配線と基準電位配線との
間に生じる共振を抑制することが可能となる。
以下、本発明を実施例により詳述する。なお、実施例を
説明するための全図において、同一機能を有するものは
同一の符号を付し、その繰り返しの説明は省略する。
説明するための全図において、同一機能を有するものは
同一の符号を付し、その繰り返しの説明は省略する。
本発明の高周波伝送線路を適用したICパッケージを第
1図〜第4図に示す。第1図はこのICパッケージの要
部斜視図、第2図は同じく平面図、第3図は第2図の■
−■線における断面図、第4図は配線の配置を示す平面
図である。
1図〜第4図に示す。第1図はこのICパッケージの要
部斜視図、第2図は同じく平面図、第3図は第2図の■
−■線における断面図、第4図は配線の配置を示す平面
図である。
本実施例のICパッケージlは、いわゆるセラミックパ
ッケージであり、パッケージ本体は、基板2、枠体3、
キャップ4および基準電位(GND)面5により構成さ
れている。上記基板2、枠体3およびキャップ4は、例
えばアルミナ、ムライト、窒化アルミニウムなとのセラ
ミックからなり、上記基準電位面5は、例えばコバール
、42アロイなどの導電体からなる。上記基板2、枠体
3、キャップ4および基準電位面5によって囲まれたキ
ャビティ6の内部には、例えば超高速でスイッチング動
作を行う論理集積回路を備えたGaAs(ガリウム・ヒ
素)からなる半導体チップ7か搭載されている。上記半
導体チップ7は、Au−3n共晶合金などのろう材8に
よって基準電位面5の上に接合されている。
ッケージであり、パッケージ本体は、基板2、枠体3、
キャップ4および基準電位(GND)面5により構成さ
れている。上記基板2、枠体3およびキャップ4は、例
えばアルミナ、ムライト、窒化アルミニウムなとのセラ
ミックからなり、上記基準電位面5は、例えばコバール
、42アロイなどの導電体からなる。上記基板2、枠体
3、キャップ4および基準電位面5によって囲まれたキ
ャビティ6の内部には、例えば超高速でスイッチング動
作を行う論理集積回路を備えたGaAs(ガリウム・ヒ
素)からなる半導体チップ7か搭載されている。上記半
導体チップ7は、Au−3n共晶合金などのろう材8に
よって基準電位面5の上に接合されている。
上記基板2の主面には、例えばW(タングステン)なと
の高融点金属を厚膜印刷した所定本数のパッケージ配線
9が形成されている。上記パッケージ配線9は、半導体
チップ7内の論理集積回路を駆動する外部信号源のイン
ピーダンスと同一の値の特性インピーダンス(例えば5
oΩ)を有しており、所定の誘電率を有する基板2およ
びその下面に接合された基準電位面5とともに、いわゆ
るマイクロストリップラインを構成している。上記パッ
ケージ配線9の一端と半導体チップ7とは、例えばAu
などの導電体からなるボンディングワイヤ10を介して
電気的に接続されている。また、上記パッケージ配線9
の他端には、コバール、42アロイなどの導電体からな
る外部リード11がろう付けされている。
の高融点金属を厚膜印刷した所定本数のパッケージ配線
9が形成されている。上記パッケージ配線9は、半導体
チップ7内の論理集積回路を駆動する外部信号源のイン
ピーダンスと同一の値の特性インピーダンス(例えば5
oΩ)を有しており、所定の誘電率を有する基板2およ
びその下面に接合された基準電位面5とともに、いわゆ
るマイクロストリップラインを構成している。上記パッ
ケージ配線9の一端と半導体チップ7とは、例えばAu
などの導電体からなるボンディングワイヤ10を介して
電気的に接続されている。また、上記パッケージ配線9
の他端には、コバール、42アロイなどの導電体からな
る外部リード11がろう付けされている。
上記パッケージ配線9の両側には、パッケージ配線9と
平行して延在する基準電位配線12が形成されている。
平行して延在する基準電位配線12が形成されている。
上記基準電位配線12は、その−端が基準電位面5と電
気的に接続されている。すなわち、本実施例のICパッ
ケージlは、それぞれのパッケージ配線9を基準電位配
線12および基準電位面5でシールドすることによって
、信号伝播に伴うクロストークノイズの低減を図ってい
る。上記基準電位配線12は、例えばパッケージ配線9
と同一の工程で形成された同一の導電体からなる。なお
、上記クロストークノイズの低減効果を向上させるため
に、基板2の上方(例えば枠体3の内部)に第二の基準
電位面5を配置し、この基準電位面5と上記基準電位配
線12とを電気的に接続する構成を採用してもよい。
気的に接続されている。すなわち、本実施例のICパッ
ケージlは、それぞれのパッケージ配線9を基準電位配
線12および基準電位面5でシールドすることによって
、信号伝播に伴うクロストークノイズの低減を図ってい
る。上記基準電位配線12は、例えばパッケージ配線9
と同一の工程で形成された同一の導電体からなる。なお
、上記クロストークノイズの低減効果を向上させるため
に、基板2の上方(例えば枠体3の内部)に第二の基準
電位面5を配置し、この基準電位面5と上記基準電位配
線12とを電気的に接続する構成を採用してもよい。
第1図に示すように、上記基準電位配線12は、一端が
互いに接続され、他端がぞれぞれ基準電位面5に接続さ
れた一対の配線成分G 、、 G 、からなるヘアピン
状のパターンを育している。そのため、パッケージ配線
9に信号電流が流れると、その両側の基準電位配線12
には、第5図に示すように、一方の配線成分(G1)と
他方の配線成分(G、)とでその向きが互いに逆となり
、かつ信号電流の流れる方向に対して正逆方向対となっ
た電磁誘導電流が流れる。これにより、基準電位配線1
2の自己インダクタンスは、一方の配線成分(G1)の
インダクタンスと、他方の配線成分(Gりのインダクタ
ンスとが互いに打消し合うため、基準電位配置s12を
一本の配線で構成した場合に比べて小さくなる。また、
パッケージ配線9と基準電位配線12との間の相互イン
ダクタンスも、それぞれのインダクタンス成分が互いに
打消し合うため、基準電位配線12を一本の配線で構成
した場合に比べて小さくなる。
互いに接続され、他端がぞれぞれ基準電位面5に接続さ
れた一対の配線成分G 、、 G 、からなるヘアピン
状のパターンを育している。そのため、パッケージ配線
9に信号電流が流れると、その両側の基準電位配線12
には、第5図に示すように、一方の配線成分(G1)と
他方の配線成分(G、)とでその向きが互いに逆となり
、かつ信号電流の流れる方向に対して正逆方向対となっ
た電磁誘導電流が流れる。これにより、基準電位配線1
2の自己インダクタンスは、一方の配線成分(G1)の
インダクタンスと、他方の配線成分(Gりのインダクタ
ンスとが互いに打消し合うため、基準電位配置s12を
一本の配線で構成した場合に比べて小さくなる。また、
パッケージ配線9と基準電位配線12との間の相互イン
ダクタンスも、それぞれのインダクタンス成分が互いに
打消し合うため、基準電位配線12を一本の配線で構成
した場合に比べて小さくなる。
上記基準電位配線12を一対の配線成分G、G、で構成
した場合(本実施例)と、−本の配線で構成した場合(
従来)とにおけるパッケージ配線9の自己インダクタン
ス(L、)、基準電位配線12の自己インダクタンス(
L6)およびパッケージ配線9と基準電位配線12との
相互インダクタンス(M、、)の実測値を下記の表に示
す。ここで、パッケージ配線9、基準電位配線12およ
び基準電位面5は、それぞれ第6図(本実施例)および
第7図(従来)に示す寸法を有しているものとする。
した場合(本実施例)と、−本の配線で構成した場合(
従来)とにおけるパッケージ配線9の自己インダクタン
ス(L、)、基準電位配線12の自己インダクタンス(
L6)およびパッケージ配線9と基準電位配線12との
相互インダクタンス(M、、)の実測値を下記の表に示
す。ここで、パッケージ配線9、基準電位配線12およ
び基準電位面5は、それぞれ第6図(本実施例)および
第7図(従来)に示す寸法を有しているものとする。
表 〔単位:nH)上記の表か
ら明らかなように、基準電位配線12を一対の配線成分
G、、G、で構成した本実施例のICパッケージlは、
基準電位配線12の自己インダクタンス(La)を従来
の28分の1に、またパッケージ配線9と基準電位配線
12との相互インダクタンス(M a−a)を従来の1
89分の1にそれぞれ低減することができた。すなわち
、パッケージ配線9と基準電位配線12との間に生じる
共振周波数(fo)は、下記の式 %式%) (式中、Lは配線9,12の自己または相互インダクタ
ンス、Cは配線9,12fllの容量)で示されるよう
に、自己(または相互)インダクタンスと反比例の関係
にあるため、本実施例のICパッケージlによれば、上
記共振周波数(f、)を従来よりも大きくすることがで
きる。従って、上記共振周波数(fo)をパッケージ配
線9を流れる信号電流の周波数の帯域外にシフトさせる
ことにより、パッケージ配線9と基準電位配線12との
間に生じる共振を抑制することが可能となる。
ら明らかなように、基準電位配線12を一対の配線成分
G、、G、で構成した本実施例のICパッケージlは、
基準電位配線12の自己インダクタンス(La)を従来
の28分の1に、またパッケージ配線9と基準電位配線
12との相互インダクタンス(M a−a)を従来の1
89分の1にそれぞれ低減することができた。すなわち
、パッケージ配線9と基準電位配線12との間に生じる
共振周波数(fo)は、下記の式 %式%) (式中、Lは配線9,12の自己または相互インダクタ
ンス、Cは配線9,12fllの容量)で示されるよう
に、自己(または相互)インダクタンスと反比例の関係
にあるため、本実施例のICパッケージlによれば、上
記共振周波数(f、)を従来よりも大きくすることがで
きる。従って、上記共振周波数(fo)をパッケージ配
線9を流れる信号電流の周波数の帯域外にシフトさせる
ことにより、パッケージ配線9と基準電位配線12との
間に生じる共振を抑制することが可能となる。
このように、一端が互いに接続され、他端がそれぞれ基
準電位に接続された一対の配線成分で構成された基準電
位配線を信号配線に沿って配置した本実施例のICパッ
ケージによれば、下記の効果を得ることができる。
準電位に接続された一対の配線成分で構成された基準電
位配線を信号配線に沿って配置した本実施例のICパッ
ケージによれば、下記の効果を得ることができる。
(1)、パッケージ配線9と基準電位記線12との間に
生じる共振を抑制することができるので、信号の波形の
劣化や、伝送不能を改善することができる。
生じる共振を抑制することができるので、信号の波形の
劣化や、伝送不能を改善することができる。
(2)、パッケージ配線9のインピーダンス整合を図っ
ているので、信号の反射や波形の劣化を改善することが
できる。
ているので、信号の反射や波形の劣化を改善することが
できる。
(3)、パッケージ配線9を基準電位配線12および基
準電位面5でシールドしているので、信号伝播に伴うク
ロストークノイズを低減することができる。
準電位面5でシールドしているので、信号伝播に伴うク
ロストークノイズを低減することができる。
(4)、上記!11〜(3)により、数G七〜数十G翫
の高周波信号の伝送に好適なICパッケージを提供する
ことができる。
の高周波信号の伝送に好適なICパッケージを提供する
ことができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
前記実施例の基準電位配線は、ヘアピン状のパターンを
有していたか、例えば第8図に示すように、ループ状の
パターンを有するものであってもよい。
有していたか、例えば第8図に示すように、ループ状の
パターンを有するものであってもよい。
前記実施例の基準電位配線は、パッケージ配線と同一の
配線層(基板の主面)に配置したか、第9図に示すよう
に、パッケージ配線とは異なる配線層(例えば基板の内
層)に配置することもてきる。また、t7JIO図に示
すように、基準電位配線を二層化し、基板または枠体に
開孔したスルーホール13を通じて接続してもよい。
配線層(基板の主面)に配置したか、第9図に示すよう
に、パッケージ配線とは異なる配線層(例えば基板の内
層)に配置することもてきる。また、t7JIO図に示
すように、基準電位配線を二層化し、基板または枠体に
開孔したスルーホール13を通じて接続してもよい。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるICパッケージ内
の信号伝送線路に適用した場合について説明したか、本
発明はそれに限定されるものではなく、例えば超高速で
スイッチング動作を行う論理集積回路を備えた半導体チ
ップの内部配線や、高周波伝送用の配線基板を始めとす
る各種電子部品の配線構造に適用することができる。
明をその背景となった利用分野であるICパッケージ内
の信号伝送線路に適用した場合について説明したか、本
発明はそれに限定されるものではなく、例えば超高速で
スイッチング動作を行う論理集積回路を備えた半導体チ
ップの内部配線や、高周波伝送用の配線基板を始めとす
る各種電子部品の配線構造に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
一端が互いに接続され、他端が基準電位に接続された一
対の配線成分で構成された基準電位配線を信号配線に沿
って配置することにより、信号配線と基準電位配線との
間に共振が生じない高周波伝送線路を提供することがで
きる。
対の配線成分で構成された基準電位配線を信号配線に沿
って配置することにより、信号配線と基準電位配線との
間に共振が生じない高周波伝送線路を提供することがで
きる。
第1図は、本発明の一実施例である高周波伝送線路を示
すICパッケージの要部破断斜視図、第2図は、このI
Cパッケージの平面図、第3図は、第2図の■−■線に
おける断面図、第4図は、このICパッケージの配線パ
ターンを示す平面図、 第5図は、パッケージ配線を流れる信号電流とこの信号
電流によって基準電位配線に誘起される電磁誘導電流の
それぞれの方向を示す図、第6図および第7図は、パッ
ケージ配線、基準電位配線および基準電位面の寸法をそ
れぞれ示す図、 第8図乃至第1θ図は、本発明の他の実施例である高周
波伝送線路の基準電位配線パターンをそれぞれ示す図で
ある。 】・・・ICパッケージ、2・・・基板、3・・・枠体
、4・・・キャップ、5・・・基準電位面、6・・・キ
ャビティ、7・・・半導体チップ、8・・・ろう材、9
・・・パッケージ配線、lO・・・ポンディングワイヤ
、11・・・外部リード、12・・・基準電位配線、1
3・・・スルーホール。 代理人 弁理士 筒 井 大 和
すICパッケージの要部破断斜視図、第2図は、このI
Cパッケージの平面図、第3図は、第2図の■−■線に
おける断面図、第4図は、このICパッケージの配線パ
ターンを示す平面図、 第5図は、パッケージ配線を流れる信号電流とこの信号
電流によって基準電位配線に誘起される電磁誘導電流の
それぞれの方向を示す図、第6図および第7図は、パッ
ケージ配線、基準電位配線および基準電位面の寸法をそ
れぞれ示す図、 第8図乃至第1θ図は、本発明の他の実施例である高周
波伝送線路の基準電位配線パターンをそれぞれ示す図で
ある。 】・・・ICパッケージ、2・・・基板、3・・・枠体
、4・・・キャップ、5・・・基準電位面、6・・・キ
ャビティ、7・・・半導体チップ、8・・・ろう材、9
・・・パッケージ配線、lO・・・ポンディングワイヤ
、11・・・外部リード、12・・・基準電位配線、1
3・・・スルーホール。 代理人 弁理士 筒 井 大 和
Claims (6)
- 1.一端が互いに接続され、他端が基準電位に接続され
た一対の配線成分からなる基準電位配線を信号配線に沿
って配置したことを特徴とする高周波伝送線路。 - 2.前記基準電位配線は、前記信号配線と同一の配線層
に設けられていることを特徴とする請求項1記載の高周
波伝送線路。 - 3.前記基準電位配線は、前記信号配線とは異なる配線
層に設けられていることを特徴とする請求項1記載の高
周波伝送線路。 - 4.ICパッケージ内に設けられた配線であることを特
徴とする請求項1,2または3記載の高周波伝送線路。 - 5.配線基板に設けられた配線であることを特徴とする
請求項1,2または3記載の高周波伝送線路。 - 6.半導体チップ内に設けられた配線であることを特徴
とする請求項1,2または3記載の高周波伝送線路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2309258A JPH04180401A (ja) | 1990-11-15 | 1990-11-15 | 高周波伝送線路 |
US07/791,291 US5294751A (en) | 1990-11-15 | 1991-11-13 | High frequency signal transmission line structure having shielding conductor unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2309258A JPH04180401A (ja) | 1990-11-15 | 1990-11-15 | 高周波伝送線路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04180401A true JPH04180401A (ja) | 1992-06-26 |
Family
ID=17990834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2309258A Pending JPH04180401A (ja) | 1990-11-15 | 1990-11-15 | 高周波伝送線路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5294751A (ja) |
JP (1) | JPH04180401A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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