JP2663178B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に適用して有効な技術に関する
もので、特に、超高速、大電流切換え出力型の半導体装
置に利用して有効な技術に関するものである。
もので、特に、超高速、大電流切換え出力型の半導体装
置に利用して有効な技術に関するものである。
［従来の技術］ パッケージ内に納められる半導体チップと該パッケー
ジ外との電気的信号のやり取りは伝送線により行なわれ
ている。
ジ外との電気的信号のやり取りは伝送線により行なわれ
ている。
この伝送線を備える半導体装置については、例えば19
85年に株式会社日経マグロウヒル社から発行された「日
経エレクトロニクス」11月号第111頁〜第117頁等に数多
く記載されている。
85年に株式会社日経マグロウヒル社から発行された「日
経エレクトロニクス」11月号第111頁〜第117頁等に数多
く記載されている。
この伝送線を備える半導体装置の一例を示したのが第
３図、第４図である。
３図、第４図である。
第３図における半導体装置は、例えばセラミックパッ
ケージにより封止される半導体装置を示しており、符号
１は半導体チップを、２は該半導体チップ上のボンディ
ングパッド（端子；図示せず）にその一端が接続される
ボンディングワイヤをそれぞれ示している。このボンデ
ィングワイヤ２の他端には、伝送線をなす、例えばＷよ
りなるリード３が接続されており、そのアウター部は下
方に析曲され、実装基板上に形成されるメタライズ部
（図示せず）に接続されるようになっている。
ケージにより封止される半導体装置を示しており、符号
１は半導体チップを、２は該半導体チップ上のボンディ
ングパッド（端子；図示せず）にその一端が接続される
ボンディングワイヤをそれぞれ示している。このボンデ
ィングワイヤ２の他端には、伝送線をなす、例えばＷよ
りなるリード３が接続されており、そのアウター部は下
方に析曲され、実装基板上に形成されるメタライズ部
（図示せず）に接続されるようになっている。
また、第４図に示されるリード23の如く、リード３を
一体物とせず、折曲部前後のリード3a,3bに分割し、こ
れらを接続線をなすバイアメタル４により接続するよう
にした半導体装置も知られている。
一体物とせず、折曲部前後のリード3a,3bに分割し、こ
れらを接続線をなすバイアメタル４により接続するよう
にした半導体装置も知られている。
何れにしても、従来の半導体装置においては、チップ
との電気的信号のやり取りを行なう伝送線3,23は単一層
の導体で構成されており、従って、電気的信号の伝送経
路は一つのみとなっている。
との電気的信号のやり取りを行なう伝送線3,23は単一層
の導体で構成されており、従って、電気的信号の伝送経
路は一つのみとなっている。
なお、図が煩雑になるのを避けるために、半導体チッ
プ１には一端子しか描かれていないが、実際には、外郭
に沿って多数の端子及びこれらに接続される多数のリー
ドが配設されており、また同様に図が煩雑になるのを避
けるために、半導体チップ１、ボンディングパッド２、
リード3,23以外の部位の描写は省略されている。
プ１には一端子しか描かれていないが、実際には、外郭
に沿って多数の端子及びこれらに接続される多数のリー
ドが配設されており、また同様に図が煩雑になるのを避
けるために、半導体チップ１、ボンディングパッド２、
リード3,23以外の部位の描写は省略されている。
［発明が解決しようとする課題］ しかしながら、上記従来技術の半導体装置においては
以下の問題点がある。
以下の問題点がある。
すなわち、伝送線3,23はインダクタンス成分を有して
おり、このインダクタンス成分により誘起される逆起電
力並びに特性インピーダンスの不整合によって生じる反
射等により、伝送波形のリンギング、歪等が発生し、回
路の誤動作を招くという問題がある。
おり、このインダクタンス成分により誘起される逆起電
力並びに特性インピーダンスの不整合によって生じる反
射等により、伝送波形のリンギング、歪等が発生し、回
路の誤動作を招くという問題がある。
この問題点は、高速（高周波）の大電流パルスを伝送
する場合における切換え時に特に生じる畏れがある。
する場合における切換え時に特に生じる畏れがある。
ここで、上記伝送線3,23のインダクタンスを低減すべ
く、該伝送線3,23を太線化、短線化することが考えられ
る。
く、該伝送線3,23を太線化、短線化することが考えられ
る。
しかしながら、近年における半導体装置の高集積化に
よりパッケージの取出しピン（アウタリード）数が増大
し、パッケージの外形寸法が大きくなってきており、パ
ッケージ内の伝送線の線路長が増大の傾向にあるので、
該伝送線の短線化を図ることは困難である。
よりパッケージの取出しピン（アウタリード）数が増大
し、パッケージの外形寸法が大きくなってきており、パ
ッケージ内の伝送線の線路長が増大の傾向にあるので、
該伝送線の短線化を図ることは困難である。
また、上記多ピン化により伝送線間の距離も短くなっ
てきているので、伝送線の断面積を大きくし、該伝送線
の太線化を図ることも困難である。
てきているので、伝送線の断面積を大きくし、該伝送線
の太線化を図ることも困難である。
本発明は係る問題点に鑑みなされたものであって、波
形劣化を生ぜしめず、信頼性の向上された半導体装置を
提供することを目的としている。
形劣化を生ぜしめず、信頼性の向上された半導体装置を
提供することを目的としている。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、半導体チップに設けられる一端子との電気
的信号の授受を行う伝送線を２層以上の階層構造にし、
各組の上層伝送線と下層伝送線との間に少なくとも２個
以上の接続線を所定間隔で設け、当該各接続線によって
前記上層伝送線と下層伝送線とを電気的に接続するとと
もに、前記階層構造を成す伝送線の前記各接続線を経由
する複数の各伝送経路の伝播遅延時間は互いに同一に設
定されるようにしたものである。また、前記半導体チッ
プは、信号立上り時間、信号立下り時間がともに100ps
以下で、電流出力レベルが50〜100mAである高速，大電
流の電気的信号を上記伝送線を介して出力するレーザー
ドライバーICチップとすることができる。
的信号の授受を行う伝送線を２層以上の階層構造にし、
各組の上層伝送線と下層伝送線との間に少なくとも２個
以上の接続線を所定間隔で設け、当該各接続線によって
前記上層伝送線と下層伝送線とを電気的に接続するとと
もに、前記階層構造を成す伝送線の前記各接続線を経由
する複数の各伝送経路の伝播遅延時間は互いに同一に設
定されるようにしたものである。また、前記半導体チッ
プは、信号立上り時間、信号立下り時間がともに100ps
以下で、電流出力レベルが50〜100mAである高速，大電
流の電気的信号を上記伝送線を介して出力するレーザー
ドライバーICチップとすることができる。
［作用］ 上記した手段によれば、伝送線を階層構造にし、各組
の上層伝送線と下層伝送線との間に少なくとも２個以上
の接続線を所定間隔で設け、当該各接続線によって前記
上層伝送線と下層伝送線とを電気的に接続するととも
に、前記階層構造を成す伝送線の前記各接続線を経由す
る複数の各伝送経路の伝播遅延時間は互いに同一に設定
されるようにしたので、伝送経路を複数取り得るように
なり、コイルを並列接続したのと等価となって伝送線の
インダクタンスの低減がなされるようになるという作用
により、波形劣化を生ぜしめず、信頼性を向上するとい
う上記目的が達成されることになる。
の上層伝送線と下層伝送線との間に少なくとも２個以上
の接続線を所定間隔で設け、当該各接続線によって前記
上層伝送線と下層伝送線とを電気的に接続するととも
に、前記階層構造を成す伝送線の前記各接続線を経由す
る複数の各伝送経路の伝播遅延時間は互いに同一に設定
されるようにしたので、伝送経路を複数取り得るように
なり、コイルを並列接続したのと等価となって伝送線の
インダクタンスの低減がなされるようになるという作用
により、波形劣化を生ぜしめず、信頼性を向上するとい
う上記目的が達成されることになる。
しかも、信号伝送経路の伝播遅延時間は互いに同一に
なっているので、各々の電流成分の位相が同一となり、
位相シフトによる波形歪を生ずることが防止される。ま
た、前記半導体チップを信号立上り時間、信号立下り時
間がともに100ps以下で、電流出力レベルが50〜100mAで
ある高速，大電流の電気的信号を上記伝送線を介して出
力するレーザードライバーICチップとした場合には、高
周波電流パルスを波形劣化せしめることなく伝送するこ
とが可能である。
なっているので、各々の電流成分の位相が同一となり、
位相シフトによる波形歪を生ずることが防止される。ま
た、前記半導体チップを信号立上り時間、信号立下り時
間がともに100ps以下で、電流出力レベルが50〜100mAで
ある高速，大電流の電気的信号を上記伝送線を介して出
力するレーザードライバーICチップとした場合には、高
周波電流パルスを波形劣化せしめることなく伝送するこ
とが可能である。
［実施例］ 以下、本発明に係る半導体装置の実施例を図面を参照
しながら説明する。
しながら説明する。
第１図には本発明に係る半導体装置の実施例が示され
ている。
ている。
この実施例の半導体装置は所謂レーザードライバーIC
チップを構成しており、tr（ライズタイム）、tf（フォ
ールタイム）が各々100ps以下に、電流出力レベルが50
〜100mAにそれぞれなっており、超高速、大電流切換え
出力型の半導体装置となっている。
チップを構成しており、tr（ライズタイム）、tf（フォ
ールタイム）が各々100ps以下に、電流出力レベルが50
〜100mAにそれぞれなっており、超高速、大電流切換え
出力型の半導体装置となっている。
このレーザードライバーICチップにおいては、半導体
チップ１は図示されないセラミックパッケージにより封
止されており、半導体チップ１上に形成されるボンディ
ングパッド（端子；図示せず）にはボンディングワイヤ
２の一端が接続されている。
チップ１は図示されないセラミックパッケージにより封
止されており、半導体チップ１上に形成されるボンディ
ングパッド（端子；図示せず）にはボンディングワイヤ
２の一端が接続されている。
そして、この実施例のレーザードライバーICチップに
あっては、該ボンディングワイヤ２の他端には、本実施
例の特徴をなす２層階層構造をなす伝送線13が接続され
ている。この２層階層構造をなす伝送線13は、上層の伝
送線31と下層の伝送線32及びこれら上下層の伝送線31,3
2とを両端において接続するバイアメタル（接続線）41,
42により構成されており、上下層の伝送線31,32及びバ
イアメタル41,42は、例えばＷ等の同材質でそれぞれ形
成されている。
あっては、該ボンディングワイヤ２の他端には、本実施
例の特徴をなす２層階層構造をなす伝送線13が接続され
ている。この２層階層構造をなす伝送線13は、上層の伝
送線31と下層の伝送線32及びこれら上下層の伝送線31,3
2とを両端において接続するバイアメタル（接続線）41,
42により構成されており、上下層の伝送線31,32及びバ
イアメタル41,42は、例えばＷ等の同材質でそれぞれ形
成されている。
従って、半導体チップ１から発せられる高周波電流パ
ルスは、ボンディングワイヤ２−上層の伝送線31−バイ
アメタル41−下層の伝送線32という伝送経路Ａと、ボン
ディングワイヤ２−上層の伝送線31−バイアメタル42−
下層の伝送線32という伝送経路Ｂの２通りを流れること
になる。
ルスは、ボンディングワイヤ２−上層の伝送線31−バイ
アメタル41−下層の伝送線32という伝送経路Ａと、ボン
ディングワイヤ２−上層の伝送線31−バイアメタル42−
下層の伝送線32という伝送経路Ｂの２通りを流れること
になる。
なお、本実施例においては、伝送線13における高周波
電流パルスのループは考えていない。
電流パルスのループは考えていない。
このように構成されるレーザードライバーICチップに
よれば次のような効果を得ることができる。
よれば次のような効果を得ることができる。
すなわち、伝送線13を２層階層構造にし、上層の伝送
線31と下層の伝送線32とを２個のバイアメタル41,42に
より接続するようにしたので、伝送経路を伝送経路A,B
というように２通り取り得るようになり、コイルを並列
接続したのと等価となって伝送線のインダクタンスの低
減がなされるようになるという作用により、波形劣化が
生じなくなり、信頼性の向上が図られるようになる。
線31と下層の伝送線32とを２個のバイアメタル41,42に
より接続するようにしたので、伝送経路を伝送経路A,B
というように２通り取り得るようになり、コイルを並列
接続したのと等価となって伝送線のインダクタンスの低
減がなされるようになるという作用により、波形劣化が
生じなくなり、信頼性の向上が図られるようになる。
ここで、本実施例においては、伝送経路A,Bの長さ、
上下層の伝送線31,32の厚さ、バイアメタル41,42の径は
全てそれぞれ等しくなっており、しかも、上述のよう
に、上下層の伝送線31,32及びバイアメタル41,42の材質
は全て同材質となっているので、伝送経路A,Bの伝播遅
延時間（ｔpd）は互いに同一になっており、従って、各
々の電流成分の位相が同一で、位相シフトによる波形歪
が生じないようになっている。
上下層の伝送線31,32の厚さ、バイアメタル41,42の径は
全てそれぞれ等しくなっており、しかも、上述のよう
に、上下層の伝送線31,32及びバイアメタル41,42の材質
は全て同材質となっているので、伝送経路A,Bの伝播遅
延時間（ｔpd）は互いに同一になっており、従って、各
々の電流成分の位相が同一で、位相シフトによる波形歪
が生じないようになっている。
換言すれば、伝送線13は、この位相シフトによる波形
歪が生じないような構成となっている。
歪が生じないような構成となっている。
ところで、高周波電流パルスを波形劣化をさせること
なく伝送するには、伝送線の特性インピーダンスZ0を小
さくすることも有効である。
なく伝送するには、伝送線の特性インピーダンスZ0を小
さくすることも有効である。
ここで、伝送線の特性インピーダンスZ0は次式で与え
られる。
られる。
従って、特性インピーダンスZ0を小さくするには、イ
ンダクタンスＬを小さくするだけでなく、キャパシタン
スＣを大きくすることも効果的である。
ンダクタンスＬを小さくするだけでなく、キャパシタン
スＣを大きくすることも効果的である。
ここで、本実施例においては、伝送線13は２層階層構
造を採用しており、上下層の伝送線31,32間に従来にな
い新たなキャパシタンスが形成されているので、特性イ
ンピーダンスZ0の低減が可能となっており、高周波電流
パルスをさらに波形劣化せしめることなく伝送すること
が可能となっている。
造を採用しており、上下層の伝送線31,32間に従来にな
い新たなキャパシタンスが形成されているので、特性イ
ンピーダンスZ0の低減が可能となっており、高周波電流
パルスをさらに波形劣化せしめることなく伝送すること
が可能となっている。
なお、上記実施例における２層階層構造部分は、周知
の積層セラミック法による多層配線技術または薄膜多層
配線技術等を用いることにより製造されている。
の積層セラミック法による多層配線技術または薄膜多層
配線技術等を用いることにより製造されている。
第２図には本発明に係るレーザードライバーICチップ
の他の実施例が示されている。
の他の実施例が示されている。
この実施例のレーザードライバーICチップが先の実施
例のそれと違う点は、伝送線14を３層階層構造とし、上
方における上下層の伝送線31,33とを３個のバイアメタ
ル41a,42a,43aにより接続し、下方における上下層の伝
送線33,32とを３個のバイアメタル41b,42b,43bにより接
続するようにした点である。
例のそれと違う点は、伝送線14を３層階層構造とし、上
方における上下層の伝送線31,33とを３個のバイアメタ
ル41a,42a,43aにより接続し、下方における上下層の伝
送線33,32とを３個のバイアメタル41b,42b,43bにより接
続するようにした点である。
従って、半導体チップ１から発せられる高周波電流パ
ルスは、ボンディングワイヤ２−上層の伝送線31−バイ
アメタル41a,41b−下層の伝送線32という伝送経路と、
ボンディングワイヤ２−上層の伝送線31−バイアメタル
43a,43b−下層の伝送線32という伝送経路と、ボンディ
ングワイヤ２−上層の伝送線31−バイアメタル42a,42b
−下層の伝送線32という伝送経路と、ボンディングワイ
ヤ２−上層の伝送線31−バイアメタル41a−中間の伝送
線33−バイアメタル43b−下層の伝送線32という伝送系
路と、ボンディングワイヤ２−上層の伝送線31−バイア
メタル41a−中間の伝送線33−バイアメタル42b−下層の
伝送線32という伝送経路及び、ボンディングワイヤ２−
上層の伝送線31−バイアメタル43a−中間の伝送線33−
バイアメタル42b−下層の伝送線32という伝送経路の６
通りを流れることになり、先の実施例よりコイルの並列
個数が増えることになって、さらに伝送線14のインダク
タンスの低減がなされるようになっており、信頼性の向
上がさらに図られるようになっている。
ルスは、ボンディングワイヤ２−上層の伝送線31−バイ
アメタル41a,41b−下層の伝送線32という伝送経路と、
ボンディングワイヤ２−上層の伝送線31−バイアメタル
43a,43b−下層の伝送線32という伝送経路と、ボンディ
ングワイヤ２−上層の伝送線31−バイアメタル42a,42b
−下層の伝送線32という伝送経路と、ボンディングワイ
ヤ２−上層の伝送線31−バイアメタル41a−中間の伝送
線33−バイアメタル43b−下層の伝送線32という伝送系
路と、ボンディングワイヤ２−上層の伝送線31−バイア
メタル41a−中間の伝送線33−バイアメタル42b−下層の
伝送線32という伝送経路及び、ボンディングワイヤ２−
上層の伝送線31−バイアメタル43a−中間の伝送線33−
バイアメタル42b−下層の伝送線32という伝送経路の６
通りを流れることになり、先の実施例よりコイルの並列
個数が増えることになって、さらに伝送線14のインダク
タンスの低減がなされるようになっており、信頼性の向
上がさらに図られるようになっている。
また、伝送線14においては、上下３層の伝送線31,32,
33間にキャパシタンスがそれぞれ形成されるので、先の
実施例に比べてさらに特性インピーダンスZ0の低減が可
能となっており、高周波電流パルスをさらに波形劣化せ
しめることなく伝送することができるようになってい
る。
33間にキャパシタンスがそれぞれ形成されるので、先の
実施例に比べてさらに特性インピーダンスZ0の低減が可
能となっており、高周波電流パルスをさらに波形劣化せ
しめることなく伝送することができるようになってい
る。
なお、本実施例においても先の実施例と同様に、各伝
送経路の長さ、各伝送線31,32,33の厚さ、バイアメタル
41a,41b,42a,42b,43a,43bの径は全てそれぞれ等しくな
っており、しかも各伝送線31,32,33及びバイアメタル41
a,41b,42a,42b,43a,43bの材質は全て同材質となってお
り、位相シフトによる波形歪が生じないようになってい
る。
送経路の長さ、各伝送線31,32,33の厚さ、バイアメタル
41a,41b,42a,42b,43a,43bの径は全てそれぞれ等しくな
っており、しかも各伝送線31,32,33及びバイアメタル41
a,41b,42a,42b,43a,43bの材質は全て同材質となってお
り、位相シフトによる波形歪が生じないようになってい
る。
因に、本発明者の実験によれば、第１図、第２図に示
される伝送路13,14のインダクタンスは、従来の単一層
の導体よりなる伝送路3,23のそれに比べてそれぞれ約30
％、約50％低減されることが確かめられた。
される伝送路13,14のインダクタンスは、従来の単一層
の導体よりなる伝送路3,23のそれに比べてそれぞれ約30
％、約50％低減されることが確かめられた。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記実施例においては、伝送線13,14を２
層、３層階層構造にそれぞれしているが、４層以上の階
層構造にすることも可能である。
層、３層階層構造にそれぞれしているが、４層以上の階
層構造にすることも可能である。
また、上記実施例においては、超高速、大電流切換え
出力型の半導体装置に特に有効なことから、tr（ライズ
タイム）、tf（フォールタイム）が各々100ps以下で、
電流出力レベルが50〜100mAのレーザードライバーICチ
ップに対する適用例が述べられているが、本発明の適用
範囲は上記装置並びに上記数値に限定されるものではな
く、半導体チップに設けられる一端子との電気的信号の
やり取りを行なう伝送線を備える半導体装置全てに対し
てである。
出力型の半導体装置に特に有効なことから、tr（ライズ
タイム）、tf（フォールタイム）が各々100ps以下で、
電流出力レベルが50〜100mAのレーザードライバーICチ
ップに対する適用例が述べられているが、本発明の適用
範囲は上記装置並びに上記数値に限定されるものではな
く、半導体チップに設けられる一端子との電気的信号の
やり取りを行なう伝送線を備える半導体装置全てに対し
てである。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、半導体チップに設けられる一端子との電気
的信号の授受を行う伝送線を２層以上の階層構造にし、
各組の上層伝送線と下層伝送線との間に少なくとも２個
以上の接続線を所定間隔で設け、当該各接続線によって
前記上層配送線と下層伝送線とを電気的に接続するとと
もに、前記階層構造を成す伝送線の前記各接続線を経由
する複数の各伝送経路の伝播遅延時間は互いに同一に設
定されるようにしたので、伝送経路を複数取り得るよう
になり、コイルを並列接続したのと等価となって伝送線
のインダクタンスの低減がなされるようになる。その結
果、波形劣化が生じなくなり、信頼性の向上が図られる
ようになる。
的信号の授受を行う伝送線を２層以上の階層構造にし、
各組の上層伝送線と下層伝送線との間に少なくとも２個
以上の接続線を所定間隔で設け、当該各接続線によって
前記上層配送線と下層伝送線とを電気的に接続するとと
もに、前記階層構造を成す伝送線の前記各接続線を経由
する複数の各伝送経路の伝播遅延時間は互いに同一に設
定されるようにしたので、伝送経路を複数取り得るよう
になり、コイルを並列接続したのと等価となって伝送線
のインダクタンスの低減がなされるようになる。その結
果、波形劣化が生じなくなり、信頼性の向上が図られる
ようになる。
しかも、信号伝送経路の伝播遅延時間は互いに同一に
なっているので、各々の電流成分の位相が同一となり、
位相ソフトによる波形歪を生ずることが防止される。ま
た、前記半導体チップを信号立上り時間、信号立下り時
間がもとに100ps以下で、電流出力レベルが50〜100mAで
ある高速，大電流の電気的信号を上記伝送線を介して出
力するレーザードライバーICチップとした場合には、高
周波電流パルスを波形劣化せしめることなく伝送するこ
とが可能となる。
なっているので、各々の電流成分の位相が同一となり、
位相ソフトによる波形歪を生ずることが防止される。ま
た、前記半導体チップを信号立上り時間、信号立下り時
間がもとに100ps以下で、電流出力レベルが50〜100mAで
ある高速，大電流の電気的信号を上記伝送線を介して出
力するレーザードライバーICチップとした場合には、高
周波電流パルスを波形劣化せしめることなく伝送するこ
とが可能となる。
第１図は本発明に係る半導体装置の実施例の要部のみを
示す概略図、 第２図は本発明に係る半導体装置の他の実施例の要部の
みを示す概略図、 第３図、第４図は従来技術に係る半導体装置の要部のみ
をそれぞれ示す概略図である。 １……半導体チップ、13,14……伝送線、31,（33）……
上層の伝送線、32,（33）……下層の伝送線、41,41a,41
b,42,42a,42b,43a,43b……接続線（バイアメタル）。
示す概略図、 第２図は本発明に係る半導体装置の他の実施例の要部の
みを示す概略図、 第３図、第４図は従来技術に係る半導体装置の要部のみ
をそれぞれ示す概略図である。 １……半導体チップ、13,14……伝送線、31,（33）……
上層の伝送線、32,（33）……下層の伝送線、41,41a,41
b,42,42a,42b,43a,43b……接続線（バイアメタル）。
Claims (2)
- 【請求項１】半導体チップと該半導体チップに設けられ
た一端子に接続されて電気的信号の伝送を行なう伝送線
とを含む半導体装置であって、 前記伝送線は、２層以上の階層構造を有し、 各組の上層伝送線と下層伝送線との間には少なくとも２
個以上の接続線が所定間隔で設けられ、 当該各接続線によって前記上層伝送線と下層伝送線とが
電気的に接続されるとともに、 前記階層構造を成す伝送線の前記各接続線を経由する複
数の信号伝送経路の伝播遅延時間が互いに同一に設定さ
れたことを特徴とする半導体装置。 - 【請求項２】前記半導体チップは、信号立上り時間、信
号立下り時間がともに100ps以下で、電流出力レベルが5
0〜100mAである高速，大電流の電気的信号を上記伝送線
を介して出力するレーザードライバーICチップであるこ
とを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24452989A JP2663178B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24452989A JP2663178B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03106047A JPH03106047A (ja) | 1991-05-02 |
| JP2663178B2 true JP2663178B2 (ja) | 1997-10-15 |
Family
ID=17120050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24452989A Expired - Fee Related JP2663178B2 (ja) | 1989-09-20 | 1989-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663178B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4540249B2 (ja) * | 2001-04-24 | 2010-09-08 | 京セラ株式会社 | セラミック端子および半導体素子収納用パッケージ |
| JP4502543B2 (ja) * | 2001-04-24 | 2010-07-14 | 京セラ株式会社 | セラミック端子および半導体素子収納用パッケージ |
| JP2006210777A (ja) * | 2005-01-31 | 2006-08-10 | Nec Electronics Corp | 半導体装置 |
| US9312593B2 (en) * | 2012-05-30 | 2016-04-12 | Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. | Multilayer electronic structure with novel transmission lines |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146874A (en) * | 1974-10-18 | 1976-04-21 | Mitsubishi Electric Corp | Handotaisochino seizohoho |
-
1989
- 1989-09-20 JP JP24452989A patent/JP2663178B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03106047A (ja) | 1991-05-02 |
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