JPH0685154A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0685154A
JPH0685154A JP4237942A JP23794292A JPH0685154A JP H0685154 A JPH0685154 A JP H0685154A JP 4237942 A JP4237942 A JP 4237942A JP 23794292 A JP23794292 A JP 23794292A JP H0685154 A JPH0685154 A JP H0685154A
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JP
Japan
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line
power supply
integrated circuit
circuit device
supply line
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Withdrawn
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JP4237942A
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English (en)
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Kanji Otsuka
寛治 大塚
Takayuki Okinaga
隆幸 沖永
Masayuki Shirai
優之 白井
Takashi Miwa
孝志 三輪
Toshihiro Tsuboi
敏宏 坪井
Shoji Matsugami
昌二 松上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
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Priority to US08/115,611 priority patent/US5402318A/en
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Abstract

(57)【要約】 【目的】 複数本の信号線の同時切換に対してグランド
線Ｖssの電位のゆらぎを低減する。また、動作速度の高
速化を図る。また、グランド線Ｖss(グランド)のリード
の本数を低減する。 【構成】 複数の信号線１０９と、電源供給線１１０
と、グランド線１０７を有し、前記複数の信号線１０９
は双方向電流路となる回路構成になっている半導体集積
回路装置であって、前記各信号線１０９が電源供給線１
１０とグランド線１０７との間に設けられ、それぞれが
積層構造になっている。前記電源供給線１１０及びグラ
ンド線１０７の線幅は、信号線１０９の線幅と同じか又
はそれよりも大きい。前記電源供給線１１０とグランド
線１０７のうち少なくとも一方の全線が一つの平面層で
共用されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
例えば、ＱＦＰ(Ｑuad Ｆlat Ｐackage)，ＳＯＰ(Ｓmal
l Ｏut-line Ｐackage)，ＺＩＰ(Ｚigzag Ｉn-line Ｐa
ckage)等の構造のレジンモールド形パッケージであり、
かつ、複数の駆動回路（以下ドライバーと称する）を有
する半導体集積回路装置に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】従来の半導体集積回路装置、例えば、Ｑ
ＦＰ，ＳＯＰ，ＺＩＰ等の構造のレジンモールド形パッ
ケージであり、かつ、複数のドライバーを有する半導体
集積回路装置は、例えば、図１７に示すように、信号送
信側半導体集積回路ＬＳＩ１００と信号受信側半導体集
積回路ＬＳＩ２００との間がパッケージ内伝送路（以
下、インターポーザと称する）３００で接続されてい
る。
【０００３】図１７おいて、１０１は送信端ＬＳＩ１０
０のバッファ、２０１は受信端ＬＳＩ２００のバッフ
ァ、３０１はインターポーザ３００内の駆動系信号線、
３０２はインターポーザ３００内の静止系信号線であ
る。また、Ｖccは電源供給線（チップ内電源電圧線：例
えば、回路動作電圧５ボルト）、Ｖssはグランド線（チ
ップ内基準電位線：例えば、回路接地電位０ボルト）、
Ｌeff１ は電源Ｖcc側実効インダクタンス、Ｌeff２ は
電源Ｖss側実効インダクタンス、Ｖncc は電源Ｖcc側実
効インダクタンスＬeff１ による電圧降下(ノイズ)、Ｖ
nss は電源Ｖss側実効インダクタンスＬeff２ による電
圧降下（ノイズ）、Ｖcrはバックワードノイズ、Ｖcfは
フォワードノイズ、Ｎは駆動系信号線３０１の同時に切
換えられる本数、Ｎrは駆動受信端の数である。
【０００４】図１７において、送信端ＬＳＩ１００の４
個のバッファ１０１が同時に切換わると、ステップ電圧
がパッケージ内伝送路である４本の駆動系信号線３０１
にそれぞれ与えられ、受信端ＬＳＩ２００の４本のバッ
ファ２０１が駆動される。
【０００５】この時、ステップ電圧を発生させるため
に、電源供給線Ｖccは１信号当りｄｉ／ｄｔの電流変化
が生じる。Ｎ（Ｎ＝４）本の駆動系信号線３０１が同時
に駆動するためＮ×ｄｉ／ｄｔの変化となる。Ｎが大き
くなる程、電流変化は大きく、電源供給線Ｖccの電流が
信号に流れるすべての経路の実効インダクタンスＬeff
１により、Ｖnss＝Ｌeff１×Ｎ×ｄｉ／ｄｔの電圧降下
（ノイズ）が電源供給線Ｖccに発生する。これが静止系
信号線３０２にも伝わり、バックワードノイズＶcrとフ
ォワードノイズＶcfのクロストークノイズが重畳され、
ノイズマージンを越えることになり、静止系受信端ＬＳ
Ｉ２００又は送信端ＬＳＩ１００が誤動作することにな
る。
【０００６】したがって、ステップ電圧の降下時は、信
号電流がグランド線Ｖssの電流となり、実効インダクタ
ンスＬeff２ の問題となる。そして、Ｎの増大や高速化
によるｄｉ／ｄｔの増大の中で電圧降下Ｖncc及びＶnss
を小さくするには実効インダクタンスＬeff１ 及びＬef
f２ を小さくするしか方法がない。
【０００７】そこで、例えば、図１８に示すように、半
導体チップ２とインナーリード３との裏面に対向する位
置に補助電極板(電源Ｖss用又は電源供給線Ｖcc用)５を
設けることにより、インナリード３間に発生する電界の
一部を補助電極板（電源Ｖss用又は電源供給線Ｖcc用）
５で遮蔽し、このインナーリード３間に付加される寄生
容量を低減してクロストークを低減し、動作速度を高速
化している。
【０００８】さらに、図１９に示すように、インナーリ
ード３の上部に絶縁層７を介在させて補助電極板１１を
設け、この補助電極板１１の半導体チップ２側の一端を
半導体チップ２の電源Ｖss用（又は電源Ｖcc用）外部端
子に接続し、補助電源板１１のアウターリード４側の後
端を電源Ｖss用（又は電源Ｖcc用）インナーリード３の
後端に接続することにより、補助電源板１１によりさら
にインダクタンス成分を低減して動作速度を高速化して
いる（特開平２−１６４０５６号公報参照）。
【０００９】図１８，図１９において、１は樹脂封止型
半導体装置、２は半導体チップ、３はインナーリード、
４はアウターリード、５，６，１１は補助電極板、７，
８は絶縁層、９はボンディングワイヤ、１０は樹脂封止
部、５Ａ，６Ａは接続部、５Ｂは貫通孔である。
【００１０】
【発明が解決しようとする課題】本発明者は、前述の技
術について検討した結果、以下の問題点を見出した。
【００１１】あるクロックタイミングにおいて多数の駆
動系信号線、例えばＮ本の駆動系信号線を同時に切換え
ると、電源供給線Ｖccをオンした時に流れる電流（電源
供給線Ｖccから供給される電流）Ｉｓは、Ｉｓ＝Ｎ×ｄ
ｉ／ｄｔとなる。
【００１２】また、電源供給線Ｖccをオフした時も同様
にグランド線Ｖss（電源Ｖss）に供給される電流Ｉｇ
は、Ｉｇ＝Ｎ×ｄｉ／ｄｔとなる。
【００１３】グランド線ＶssのＬＳＩへの入口の電圧
は、グランド線Ｖssの有効インダクタンスＬeff２ によ
る電圧降下(又は電圧上昇)を生ずる。その電圧降下（又
は電圧上昇）値Ｖnss(又はＶnss)＝Ｌeff２ ×Ｎ×ｄｉ
／ｄｔとなる。
【００１４】前述のように、あるクロックタイミングに
おいて多数の駆動系信号線、例えばＮ本の駆動系信号線
を同時に切換えると、電源Ｖssの有効インダクタンスＬ
eff２による電圧降下(又は電圧上昇)により、グランド
線Ｖssの電位がゆらぎ、誤動作を起すという問題があっ
た。
【００１５】本発明の目的は、複数本の信号線の同時切
換に対してグランド線Ｖssの電位のゆらぎを低減するこ
とが可能な技術を提供することにある。
【００１６】本発明の他の目的は、動作速度の高速化を
図ることが可能な技術を提供することにある。
【００１７】本発明の他の目的は、グランド線Ｖssのリ
ードの本数を低減することが可能な技術を提供すること
にある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２０】（１）複数の信号線と、電源供給線と、グ
ランド線を有し、前記複数の信号線は双方向電流路とな
る回路構成になっている半導体集積回路装置であって、
前記各信号線が電源供給線とグランド線との間に設けら
れ、それぞれが積層構造になっている。
【００２１】（２）前記電源供給線及びグランド線の線
幅は、信号線の線幅と同じか又はそれよりも大きくして
いる。
【００２２】（３）前記電源供給線とグランド線のうち
少なくとも一方の全線が平面層で共用されている。
【００２３】（４）複数の信号線と、電源供給線と、グ
ランド線を有し、前記複数の信号線双方向電流路となる
回路構成になっている半導体集積回路装置であって、前
記各信号線が電源供給線とグランド線との間に設けられ
るようにそれぞれを組み合せて多段多積層に構成されて
いる。
【００２４】（５）前記半導体集積回路装置は、ＣＭＯ
Ｓの論理集積回路装置，ＣＭＯＳの記憶集積回路装置，
ＣＭＯＳのマイクロコンピュータのうちいずれか１つで
ある。
【００２５】
【作用】上述した手段(１)によれば、図１に示すよう
に、電源供給線Ｖccがオン（スイッチＳＷ１がオン、ス
イッチＳＷ２がオフ）の時、電源供給線Ｖccから供給さ
れる電流(電源に流れる電流)Ｉｓは、実線矢印方向に流
れ、電源供給線Ｌｃの実効インダクタンスＬeff１ によ
る降下電圧Ｖnccは、Ｌeff１×ｄｉ／ｄｔとなる。
【００２６】また、電源供給線Ｖccがオフ(スイッチＳ
Ｗ１がオフ、スイッチＳＷ２がオン)の時も同様にグラ
ンド線Ｖssに供給される電流Ｉｇは、点線矢印方向に流
れる。
【００２７】グランド線ＶssのＬＳＩへの入口の電圧
は、電源供給線Ｌｓの有効インダクタンスＬeff２ によ
る電圧降下(又は電圧上昇)を生ずる。その電圧降下（又
は電圧上昇）Ｖnss(又はＶnss)＝Ｌeff２ ×ｄｉ／ｄｔ
となる。
【００２８】ここで、実効インダクタンスＬeff につい
て説明する。図２は、マイクロストリップ線の断面図で
あり、駆動系信号線ＳＬの奥行き(紙面に垂直)に向った
電流束があるものとする。（ａ）は直流の場合、（ｂ）
は交流の場合である。
【００２９】直流の場合は、グランド線Ｖssの帰りの電
流分布は、（ａ）に示すように、グランド線Ｖssの線幅
一ぱいに分布している。交流の場合では、（ｂ）に示す
ように、ｄｉ／ｄｔの変化による磁束の変化を極力防止
しようと電流束が移動する。行き帰りの電流が近くにあ
る程、お互の磁界が打ち消し合ってｄｉ／ｄｔの変化に
対応し易くなる。その結果、グランド線Ｖssは幅広いに
もかかわらず、帰りの電流分布は、（ｂ）のグラフのよ
うに駆動系信号線の直下に集中して流れることになる。
高周波程その傾向が強くなる。これを式で表わすと、 Ｌeff１＝Ｌsd＋Ｌss−Ｍds ・・・・・（１） Ｌeff２＝Ｌse＋Ｌss−Ｍes ・・・・・（２） のようになる。前記式(１)，(２)において、電源供給線
Ｖccはｄ、信号はｓ、グランド線Ｖssはｅとした時のパ
ス(通路)をサフイックスで表し、Ｌは自己（セルフ）イ
ンダクタンス、Ｍは相互インダクタンスである。
【００３０】平面(ベタ)の電源供給線Ｖcc及びグランド
線Ｖssは、Ｌsd＝Ｌse≒０であるとされているが、図２
のように集中すると、信号のインダクタンスにほぼ等し
くなる。したがって、相互インダクタンＭを大きくした
時のみ実効インダクＬeff を小さくできることがわか
る。
【００３１】実際のパッケージにおいては、電流がどの
ように流れるかを図３に示す。図３において、２０３Ｓ
は信号用パッド、２０３Ｇは電源Ｖss用パッド、２０４
はボンディングワイヤである。
【００３２】図３では、グランド線Ｖss(以下、単にグ
ランドと称する)のプリント基板と接続する場所(シンク
点)が３点ある例で示している。４本の信号線がオン状
態からオフになった時、入力側にチャージされた電気量
が駆動系信号線３０１に電流の形で出力ドライバＯＤＣ
に戻って来て、図４(本発明の基本構成図)及び図５（図
４の電流伝達の等価回路図）に示すように、出力ドライ
バＯＤＣのＮＭＯＳを通ってグランドＶssに示すように
流れ出す。図３のグランドシンク３点のうちＬＳＩ２０
０に最も近い点に電流が流れ込むのが自然であるように
見える。直流の場合はその通りである。
【００３３】交流の場合、図２で示したように、信号線
の電流による発生磁界の影響を受け、その直下のグラン
ドＶssに帰りの電流が集中する方が、磁力線が閉じるこ
とになり、エネルギー損失の小さな電流ループとなる。
エネルギー損失が小さいということは、そのループが一
番見掛のインダクタンスが小さいということになる。グ
ランドＶssが一つの平面層(ベタ)配線であり、電流は自
由な経路を取ることができる。すなわち、エネルギー損
失最小のループを取る。これを示したのが図３の右側の
２つのシンクに向って流れる電流である。４本の信号の
下をそれぞれ自動分流されて流れ、シンクに向う。平面
層(ベタ)配線はこの現象を自動的にコントロールするこ
とができる大きな利点がある。信号がオンの時は、図４
に示したように、電源供給線Ｖccから信号線への電流ル
ープであり、電流供給線Ｖccを平面層(ベタ)配線にして
信号の隣に配置すると、グランドと同じ効果を得ること
ができる。
【００３４】インダクタンスＬsは、直流の場合が最小
（最短経路）となるが、交流では Ｌeff１＝Ｌsd＋Ｌss−２Ｍds ・・・・・（３） Ｌeff２＝Ｌse＋Ｌss−２Ｍes ・・・・・（４） の経路となる配線構造、すなわち、図５に示すように、
信号線３０１の上下に電源供給線ＶccとグランドＶssを
配置したことが本発明の特徴である。このような構成に
することにより、複数本の信号線の同時切換に対してグ
ランドＶssの電位のゆらぎを低減することができる。さ
らに、動作速度の高速化を図ることができ、かつ、グラ
ンドＶssのリードの本数を低減することができる。
【００３５】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
【００３６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３７】（実施例１）図６は、本発明の実施例１で
あるＱＦＰ構造を採用する樹脂封止型半導体装置の構成
を示す一部欠き取り平面図、図７は図６の側面図、図８
は図６に示すＸ−Ｘ切断線で切った断面図、図９は図８
に示す半導体チップとインターポーザとの接続部の構成
を説明するための拡大斜視図、図１０は図９に示すＡ−
Ａ切断線で切った断面図、図１１は図９に示すＢ−Ｂ切
断線で切った断面図、図１２は図９に示すＣ−Ｃ切断線
で切った断面図である。
【００３８】図６乃至図１２に示すように、本実施例１
の樹脂封止型半導体装置１０１は、半導体チップ１０２
をインターポーザ１０３のチップ１０２側の一端で規定
された領域内に配置している。この樹脂封止型半導体装
置１０１はＱＦＰ構造を採用している。前記半導体チッ
プ１０２及びインターポーザ１０３はそれぞれの裏面に
接着層(例えばＡｇペ−ストやＡｕ−Ｓｉ共晶合金)を介
在させて支持板（例えば、放熱機能も兼用させるために
Ｃｕ板を用いる）１０４の中央部分の表面に搭載してい
る。
【００３９】前記半導体チップ１０２は、例えば平面形
状が方形状の単結晶珪素で形成されている。半導体チッ
プ１０２の表面には複数の半導体素子で形成された所定
の回路を搭載している。
【００４０】前記インターポーザ１０３の先端は、半導
体チップ１０２の各辺に沿ってそれに対向して配設され
ている。インターポーザ１０３の後端(他端)は、半導体
チップ１０２を中心にして放射状に４方向に延在したリ
ード１０５に接続される構造になっている。
【００４１】なお、本実施例の樹脂封止型半導体装置１
０１は、これに限定されないが（２方向リード構造でも
よいが）４方向リード構造で構成されている。リード１
０５は、例えばＦｅ−Ｎｉ合金、Ｃｕ合金、無酸素銅
(ＯＦＣ)等で形成され、１００〜３００[μｍ]程度の厚
さで形成されている。また、リード１０５のインナーリ
ード部分は電気特性の向上等を目的として例えばＦｅ−
Ｎｉ合金の表面の一部に銅をクラッドして形成してもよ
い。
【００４２】前記インターポーザ１０３は、図８乃至図
１２に示すように、前記支持板１０４の上に、エポキシ
系等の絶縁性接着材１０６により平板状(ベタ)のグラン
ド線１０７が接着されている。その上にガラス繊維入り
レジン又はポリイミドテープからなる絶縁膜１０８を介
在させて、信号線１０９が設けられている。この信号線
１０９の上に平板状(ベタ)の電源供給線(Ｖcc)１１０が
絶縁膜１０８を介在させて設けられ、その上に保護膜１
１５が設けられている。
【００４３】そして、前記半導体チップ１０２とインタ
ーポーザ１０３の先端との電気的接続は、図９に示すよ
うに、半導体チップ１０２の電極パッド１０２Ｐと、グ
ランド線１０７電極パッド１０７Ｐ、信号線１０９の電
極パッド１０９Ｐ、電源供給線１１０の第１電極パッド
１１０Ｐａ１及び第２電極パッド１１０Ｐａ２とをそれ
ぞれボンデングワイヤ１１１で電気的に接続されてい
る。
【００４４】ボンディングワイヤ１１１は、例えばＡｕ
ワイヤを使用している。ボンディングワイヤ１１１は、
これに限定されないがボ−ルボンディング法又はウエッ
ジボンディング法で接続されている。
【００４５】前記電源供給線１１０は、図１０に示すよ
うに、電源接合用スルーホール（ビアホール）１１２と
一体に形成されている電極パッド１１３に半田，ろう材
等の接着材１１４でリード１０５のインナーリードが電
気的に接続されている。
【００４６】前記信号線１０９は、図１１に示すよう
に、信号線１０９の電極パッド１５に半田，ろう材等の
接着材１１４でリード１０４のインナーリードが電気的
に接続されている。
【００４７】前記１グランド線１０７は、図１２に示す
ように、電源接合用スルーホール１１２と一体に形成さ
れている電極パッド１１３に半田，ろう材等の接着材１
１４でリード１０５のインナーリードが電気的に接続さ
れている。
【００４８】そして、装置の回路部全体がモールドレジ
ン等のモールド樹脂１１６により、モールドされ、封止
されている。
【００４９】このように、樹脂封止型半導体装置１０１
において、図９乃至図１２に示すように、信号線１０９
の上下に電源供給線(電源Ｖcc)１１０とグランド線（電
源Ｖss）１０７を配置することにより、複数本の信号線
１０７の同時切換に対してグランド線１０７の電位のゆ
らぎを低減することができる。さらに、動作速度の高速
化を図ることができ、かつ、グランド線１０７のリード
の本数を低減することができる。
【００５０】（実施例２）図１３は、本発明の実施例２
の樹脂封止型半導体装置の封止樹脂のみを除去した部分
と、さらに電源供給線及び信号線を除去した部分の構成
を示す平面図、図１４は、図１３に示すＹ−Ｙ切断線で
切った断面図である。
【００５１】本実施例２の樹脂封止型半導体装置は、図
１３及び図１４に示すように、前記実施例１のインター
ポーザ１０３を２組のインターポーザ１３０Ａとインタ
ーポーザ１３０Ｂに分割したものである。
【００５２】前記インターポーザ１３０Ａ及び１３０Ｂ
は、前記実施例１の支持板１０４の上に、エポキシ系等
の絶縁性接着材１０６により平板状（ベタ）の対角線で
２分された第１グランド線１３７Ａと第１グランド線１
３７Ｂがエポキシ系等の絶縁性接着材１０６により接着
されている。その上にガラス繊維入りレジン又はポリイ
ミドテープからなる絶縁層１０８を介在させて、信号線
１３９が設けられている。この信号線１３９の上に平板
状（ベタ）の対角線で２分された第１電源供給線１４０
Ａと第２電源供給線１４０Ｂが絶縁層８を介在させて設
けられ、その上に保護膜１１５が設けられている。
【００５３】そして、前記半導体チップ１０２とインタ
ーポーザ１３０Ａ及び１３０Ｂの先端との電気的接続
は、図１０に示すものと同様ように、半導体チップ１０
２の電極パッド１０２Ｐと、第１グランド線１３７Ａの
電極パッド１０７Ｐ、第１グランド線１３７Ｂの電極パ
ッド１０７Ｐ、信号線１３９の電極パッド１０９Ｐ、第
１電源供給線１４０Ａの第１電極パッド１１０Ｐａ及び
第２電極パッド１１０Ｐｂ、並びに第２電供給源線１４
０Ｂの第１電極パッド１１０Ｐａ及び第２電極パッド１
１０Ｐｂ２をそれぞれボンデングワイヤ１１１で電気的
に接続している。
【００５４】このように構成することにより、グランド
線１３７Ａ，１３７Ｂ及び電源供給線１４０Ａ，１４０
Ｂにかかる応力を低減することができる。
【００５５】なお、本実施例２では、グランド線及び電
源供給線を２分割した例で説明したが、本発明おいて
は、それらを必要に応じて４分割にしてもよい。
【００５６】（実施例３）図１５は、本発明の実施例３
の樹脂封止型半導体装置の要部の構成を説明するための
断面図である。
【００５７】本実施例３の樹脂封止型半導体装置は、図
６乃至図１３に示した実施例１のインターポーザ内のグ
ランド線１０７の線幅、信号線１０９の線幅、電源供給
線１１０の線幅を同一にして、それらの線幅が一致する
ように精度よく配置して積層したものである。
【００５８】また、さらに本発明の技術思想を有効にす
るために、図１５の（ｂ）に示すように、信号線１０９
の線幅と電源供給線１１０の線幅を同一にし、グランド
線１０７の線幅を前記信号線１０９の線幅と電源供給線
１１０の線幅よりも広し、信号線１０９の線幅と電源供
給線１１０の線幅がグランド線１０７の線幅より外側に
出ないようにそれらを配置して積層することもできる。
【００５９】また、さらに本発明の技術思想を有効にす
るために、図１５の（ｃ）に示すように、グランド線１
０７の線幅と電源供給線１１０の線幅を信号線１０９の
線幅よりも広し、信号線１０９の線幅がグランド線１０
７の線幅と電源供給線１１０の線幅より外側に出ないよ
うにそれらを配置して積層することもできる。このよう
に、グランド線１０７の線幅と電源供給線１１０の線幅
と広して、１つの平面状の層にしたのが前記実施例１で
あり、本発明の最も好ましい実施例である。
【００６０】（実施例４）図１６は、本発明の実施例４
の要部構成を説明するための断面図である。
【００６１】本実施例４の樹脂封止型半導体装置は、図
１６に示すように、前記実施例１のインターポーザ３を
２組積み重ねた多段多層型インターポーザ２３０にした
ものである。図１６において、１０７’は２層目のグラ
ンド線、１０９’は２層目の信号線、１１０’は２層目
の電源線である。
【００６２】このように、多段多層型インターポーザ２
３０にすることにより、パッケージを小型化にすること
ができる。また、多ピン化にすることができる。
【００６３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６５】複数本の信号線の同時切換に対してグラン
ド（グランド線Ｖss）の電位のゆらぎを低減することが
できる。
【００６６】また、動作速度の高速化を図ることができ
る。
【００６７】また、グランド（電源Ｖss）のリードの本
数を低減することができる。
【図面の簡単な説明】
【図１】 本発明の原理を説明するための等価回路図、
【図２】 本発明の原理を説明するためのマイクロスト
リップ線の電流分布図、
【図３】 本発明の原理を説明するためのパッケージ内
の配線に流れる電流を示す模式図、
【図４】 本発明の基本構成を説明するための断面図、
【図５】 図４の等価回路図、
【図６】 本発明の実施例１であるＱＦＰ構造を採用す
る樹脂封止型半導体装置の構成を示す一部欠き取り平面
図、
【図７】 図６の側面図、
【図８】 図６に示すＸ−Ｘ切断線で切った断面図、
【図９】 図８に示す半導体チップとインターポーザと
の接続部の構成を説明するための拡大斜視図、
【図１０】 図９に示すＡ−Ａ切断線で切った断面図、
【図１１】 図９に示すＢ−Ｂ切断線で切った断面図、
【図１２】 図９に示すＣ−Ｃ切断線で切った断面図、
【図１３】 本発明の実施例２である樹脂封止型半導体
装置の構成を説明するための一部欠き取り平面図、
【図１４】 図１３に示すＹ−Ｙ切断線で切った模式断
面図、
【図１５】 本発明の実施例３である樹脂封止型半導体
装置の要部の構成を説明するための断面図、
【図１６】 本発明の実施例４である要部構成を説明す
るための断面図、
【図１７】 従来の技術を説明するためのＱＦＰ構造を
採用する樹脂封止型半導体装置の回路説明図、
【図１８】 従来の技術を説明するためのＱＦＰ構造を
採用する樹脂封止型半導体装置の断面図、
【図１９】 従来の技術を説明するためのＱＦＰ構造を
採用する他の樹脂封止型半導体装置の断面図。
【符号の説明】
１０１…樹脂封止型半導体装置、１０２…半導体チッ
プ、１０３…インターポーザ、１０４…支持板、１０５
…リ−ド、１０６…絶縁性接着材、１０７…グランド
線、１０８…絶縁層、１０９…信号線、１１０…電源供
給線、１１１…ボンディグワイヤ、１１２…スルーホー
ル、１１３…電極パッド、１１４…接着材、１１５…保
護膜、１１６…モールド樹脂。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図１７おいて、１０１は送信端ＬＳＩ１０
０のバッファ、２０１は受信端ＬＳＩ２００のバッフ
ァ、３０１はインターポーザ３００内の駆動系信号線
（例えばクロック信号を供給する信号線）、３０２はイ
ンターポーザ３００内の静止系信号線（例えばパルス信
号を供給する信号線）である。また、Ｖccは電源供給線
（チップ内電源電圧線：例えば、回路動作電圧５ボル
ト）、Ｖssはグランド線（チップ内基準電位線：例え
ば、回路接地電位０ボルト）、Ｌeff１ は電源Ｖcc側実
効インダクタンス、Ｌeff２ は電源Ｖss側実効インダク
タンス、Ｖncc は電源Ｖcc側実効インダクタンスＬeff
１ による電圧降下(ノイズ)、Ｖnss は電源Ｖss側実効
インダクタンスＬeff２ による電圧降下（ノイズ）、Ｖ
crはバックワードノイズ、Ｖcfはフォワードノイズ、Ｎ
は駆動系信号線３０１の同時に切換えられる本数、Ｎr
は駆動受信端の数である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】したがって、ステップ電圧の降下時は、信
号電流がグランド線Ｖssの電流となり、実効インダクタ
ンスＬeff２ の問題となる。そして、Ｎの増大や高速化
によるｄｉ／ｄｔの増大の中で電圧降下Ｖncc及びＶnss
を小さくするには実効インダクタンスＬeff１ 及びＬef
f２ を小さくするしか方法がない（MicroelectronicsPa
ckaging Handbook,VAN NOSTRAND REINHOLD,1989年,P143
〜P147参照)。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖永 隆幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 三輪 孝志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 坪井 敏宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松上 昌二 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数の信号線と、電源供給線と、グラン
    ド線を有し、前記複数の信号線は双方向電流路となる回
    路構成になっている半導体集積回路装置であって、前記
    各信号線が電源供給線とグランド線との間に設けられ、
    それぞれが積層構造になっていることを特徴とする半導
    体集積回路装置。
  2. 【請求項２】 前記電源供給線及びグランド線の線幅
    は、信号線の線幅と同じか又はそれよりも大きいことを
    特徴とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】 前記電源供給線とグランド線のうち少な
    くとも一方の全線が一つの平面層で共用されていること
    を特徴とする請求項１に記載の半導体集積回路装置。
  4. 【請求項４】 複数の信号線と、電源供給線と、グラン
    ド線を有し、前記複数の信号線は双方向電流路となる回
    路構成になっている半導体集積回路装置であって、前記
    各信号線が電源供給線とグランド線との間に設けられる
    ようにそれぞれが組み合せられた多段多積層構造になっ
    ていることを特徴とする半導体集積回路装置。
  5. 【請求項５】 前記半導体集積回路装置は、ＣＭＯＳの
    論理集積回路装置，ＣＭＯＳの記憶集積回路装置，ＣＭ
    ＯＳのマイクロコンピュータのうちいずれか１つである
    ことを特徴とする請求項１乃至４のうちいずれか１項に
    記載の半導体集積回路装置。
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