JPH0685154A - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 230000002457 bidirectional effect Effects 0.000 claims description 4
- 238000010276 construction Methods 0.000 abstract 1
- 238000003475 lamination Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 14
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 239000007787 solid Substances 0.000 description 8
- 238000012937 correction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 3
- 238000005219 brazing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910015365 Au—Si Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000006023 eutectic alloy Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6611—Wire connections
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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Abstract
(57)【要約】
【目的】 複数本の信号線の同時切換に対してグランド
線Vssの電位のゆらぎを低減する。また、動作速度の高
速化を図る。また、グランド線Vss(グランド)のリード
の本数を低減する。 【構成】 複数の信号線109と、電源供給線110
と、グランド線107を有し、前記複数の信号線109
は双方向電流路となる回路構成になっている半導体集積
回路装置であって、前記各信号線109が電源供給線1
10とグランド線107との間に設けられ、それぞれが
積層構造になっている。前記電源供給線110及びグラ
ンド線107の線幅は、信号線109の線幅と同じか又
はそれよりも大きい。前記電源供給線110とグランド
線107のうち少なくとも一方の全線が一つの平面層で
共用されている。
線Vssの電位のゆらぎを低減する。また、動作速度の高
速化を図る。また、グランド線Vss(グランド)のリード
の本数を低減する。 【構成】 複数の信号線109と、電源供給線110
と、グランド線107を有し、前記複数の信号線109
は双方向電流路となる回路構成になっている半導体集積
回路装置であって、前記各信号線109が電源供給線1
10とグランド線107との間に設けられ、それぞれが
積層構造になっている。前記電源供給線110及びグラ
ンド線107の線幅は、信号線109の線幅と同じか又
はそれよりも大きい。前記電源供給線110とグランド
線107のうち少なくとも一方の全線が一つの平面層で
共用されている。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置、
例えば、QFP(Quad Flat Package),SOP(Smal
l Out-line Package),ZIP(Zigzag In-line Pa
ckage)等の構造のレジンモールド形パッケージであり、
かつ、複数の駆動回路(以下ドライバーと称する)を有
する半導体集積回路装置に適用して有効な技術に関する
ものである。
例えば、QFP(Quad Flat Package),SOP(Smal
l Out-line Package),ZIP(Zigzag In-line Pa
ckage)等の構造のレジンモールド形パッケージであり、
かつ、複数の駆動回路(以下ドライバーと称する)を有
する半導体集積回路装置に適用して有効な技術に関する
ものである。
【0002】
【従来の技術】従来の半導体集積回路装置、例えば、Q
FP,SOP,ZIP等の構造のレジンモールド形パッ
ケージであり、かつ、複数のドライバーを有する半導体
集積回路装置は、例えば、図17に示すように、信号送
信側半導体集積回路LSI100と信号受信側半導体集
積回路LSI200との間がパッケージ内伝送路(以
下、インターポーザと称する)300で接続されてい
る。
FP,SOP,ZIP等の構造のレジンモールド形パッ
ケージであり、かつ、複数のドライバーを有する半導体
集積回路装置は、例えば、図17に示すように、信号送
信側半導体集積回路LSI100と信号受信側半導体集
積回路LSI200との間がパッケージ内伝送路(以
下、インターポーザと称する)300で接続されてい
る。
【0003】図17おいて、101は送信端LSI10
0のバッファ、201は受信端LSI200のバッフ
ァ、301はインターポーザ300内の駆動系信号線、
302はインターポーザ300内の静止系信号線であ
る。また、Vccは電源供給線(チップ内電源電圧線:例
えば、回路動作電圧5ボルト)、Vssはグランド線(チ
ップ内基準電位線:例えば、回路接地電位0ボルト)、
Leff1 は電源Vcc側実効インダクタンス、Leff2 は
電源Vss側実効インダクタンス、Vncc は電源Vcc側実
効インダクタンスLeff1 による電圧降下(ノイズ)、V
nss は電源Vss側実効インダクタンスLeff2 による電
圧降下(ノイズ)、Vcrはバックワードノイズ、Vcfは
フォワードノイズ、Nは駆動系信号線301の同時に切
換えられる本数、Nrは駆動受信端の数である。
0のバッファ、201は受信端LSI200のバッフ
ァ、301はインターポーザ300内の駆動系信号線、
302はインターポーザ300内の静止系信号線であ
る。また、Vccは電源供給線(チップ内電源電圧線:例
えば、回路動作電圧5ボルト)、Vssはグランド線(チ
ップ内基準電位線:例えば、回路接地電位0ボルト)、
Leff1 は電源Vcc側実効インダクタンス、Leff2 は
電源Vss側実効インダクタンス、Vncc は電源Vcc側実
効インダクタンスLeff1 による電圧降下(ノイズ)、V
nss は電源Vss側実効インダクタンスLeff2 による電
圧降下(ノイズ)、Vcrはバックワードノイズ、Vcfは
フォワードノイズ、Nは駆動系信号線301の同時に切
換えられる本数、Nrは駆動受信端の数である。
【0004】図17において、送信端LSI100の4
個のバッファ101が同時に切換わると、ステップ電圧
がパッケージ内伝送路である4本の駆動系信号線301
にそれぞれ与えられ、受信端LSI200の4本のバッ
ファ201が駆動される。
個のバッファ101が同時に切換わると、ステップ電圧
がパッケージ内伝送路である4本の駆動系信号線301
にそれぞれ与えられ、受信端LSI200の4本のバッ
ファ201が駆動される。
【0005】この時、ステップ電圧を発生させるため
に、電源供給線Vccは1信号当りdi/dtの電流変化
が生じる。N(N=4)本の駆動系信号線301が同時
に駆動するためN×di/dtの変化となる。Nが大き
くなる程、電流変化は大きく、電源供給線Vccの電流が
信号に流れるすべての経路の実効インダクタンスLeff
1により、Vnss=Leff1×N×di/dtの電圧降下
(ノイズ)が電源供給線Vccに発生する。これが静止系
信号線302にも伝わり、バックワードノイズVcrとフ
ォワードノイズVcfのクロストークノイズが重畳され、
ノイズマージンを越えることになり、静止系受信端LS
I200又は送信端LSI100が誤動作することにな
る。
に、電源供給線Vccは1信号当りdi/dtの電流変化
が生じる。N(N=4)本の駆動系信号線301が同時
に駆動するためN×di/dtの変化となる。Nが大き
くなる程、電流変化は大きく、電源供給線Vccの電流が
信号に流れるすべての経路の実効インダクタンスLeff
1により、Vnss=Leff1×N×di/dtの電圧降下
(ノイズ)が電源供給線Vccに発生する。これが静止系
信号線302にも伝わり、バックワードノイズVcrとフ
ォワードノイズVcfのクロストークノイズが重畳され、
ノイズマージンを越えることになり、静止系受信端LS
I200又は送信端LSI100が誤動作することにな
る。
【0006】したがって、ステップ電圧の降下時は、信
号電流がグランド線Vssの電流となり、実効インダクタ
ンスLeff2 の問題となる。そして、Nの増大や高速化
によるdi/dtの増大の中で電圧降下Vncc及びVnss
を小さくするには実効インダクタンスLeff1 及びLef
f2 を小さくするしか方法がない。
号電流がグランド線Vssの電流となり、実効インダクタ
ンスLeff2 の問題となる。そして、Nの増大や高速化
によるdi/dtの増大の中で電圧降下Vncc及びVnss
を小さくするには実効インダクタンスLeff1 及びLef
f2 を小さくするしか方法がない。
【0007】そこで、例えば、図18に示すように、半
導体チップ2とインナーリード3との裏面に対向する位
置に補助電極板(電源Vss用又は電源供給線Vcc用)5を
設けることにより、インナリード3間に発生する電界の
一部を補助電極板(電源Vss用又は電源供給線Vcc用)
5で遮蔽し、このインナーリード3間に付加される寄生
容量を低減してクロストークを低減し、動作速度を高速
化している。
導体チップ2とインナーリード3との裏面に対向する位
置に補助電極板(電源Vss用又は電源供給線Vcc用)5を
設けることにより、インナリード3間に発生する電界の
一部を補助電極板(電源Vss用又は電源供給線Vcc用)
5で遮蔽し、このインナーリード3間に付加される寄生
容量を低減してクロストークを低減し、動作速度を高速
化している。
【0008】さらに、図19に示すように、インナーリ
ード3の上部に絶縁層7を介在させて補助電極板11を
設け、この補助電極板11の半導体チップ2側の一端を
半導体チップ2の電源Vss用(又は電源Vcc用)外部端
子に接続し、補助電源板11のアウターリード4側の後
端を電源Vss用(又は電源Vcc用)インナーリード3の
後端に接続することにより、補助電源板11によりさら
にインダクタンス成分を低減して動作速度を高速化して
いる(特開平2−164056号公報参照)。
ード3の上部に絶縁層7を介在させて補助電極板11を
設け、この補助電極板11の半導体チップ2側の一端を
半導体チップ2の電源Vss用(又は電源Vcc用)外部端
子に接続し、補助電源板11のアウターリード4側の後
端を電源Vss用(又は電源Vcc用)インナーリード3の
後端に接続することにより、補助電源板11によりさら
にインダクタンス成分を低減して動作速度を高速化して
いる(特開平2−164056号公報参照)。
【0009】図18,図19において、1は樹脂封止型
半導体装置、2は半導体チップ、3はインナーリード、
4はアウターリード、5,6,11は補助電極板、7,
8は絶縁層、9はボンディングワイヤ、10は樹脂封止
部、5A,6Aは接続部、5Bは貫通孔である。
半導体装置、2は半導体チップ、3はインナーリード、
4はアウターリード、5,6,11は補助電極板、7,
8は絶縁層、9はボンディングワイヤ、10は樹脂封止
部、5A,6Aは接続部、5Bは貫通孔である。
【0010】
【発明が解決しようとする課題】本発明者は、前述の技
術について検討した結果、以下の問題点を見出した。
術について検討した結果、以下の問題点を見出した。
【0011】あるクロックタイミングにおいて多数の駆
動系信号線、例えばN本の駆動系信号線を同時に切換え
ると、電源供給線Vccをオンした時に流れる電流(電源
供給線Vccから供給される電流)Isは、Is=N×d
i/dtとなる。
動系信号線、例えばN本の駆動系信号線を同時に切換え
ると、電源供給線Vccをオンした時に流れる電流(電源
供給線Vccから供給される電流)Isは、Is=N×d
i/dtとなる。
【0012】また、電源供給線Vccをオフした時も同様
にグランド線Vss(電源Vss)に供給される電流Ig
は、Ig=N×di/dtとなる。
にグランド線Vss(電源Vss)に供給される電流Ig
は、Ig=N×di/dtとなる。
【0013】グランド線VssのLSIへの入口の電圧
は、グランド線Vssの有効インダクタンスLeff2 によ
る電圧降下(又は電圧上昇)を生ずる。その電圧降下(又
は電圧上昇)値Vnss(又はVnss)=Leff2 ×N×di
/dtとなる。
は、グランド線Vssの有効インダクタンスLeff2 によ
る電圧降下(又は電圧上昇)を生ずる。その電圧降下(又
は電圧上昇)値Vnss(又はVnss)=Leff2 ×N×di
/dtとなる。
【0014】前述のように、あるクロックタイミングに
おいて多数の駆動系信号線、例えばN本の駆動系信号線
を同時に切換えると、電源Vssの有効インダクタンスL
eff2による電圧降下(又は電圧上昇)により、グランド
線Vssの電位がゆらぎ、誤動作を起すという問題があっ
た。
おいて多数の駆動系信号線、例えばN本の駆動系信号線
を同時に切換えると、電源Vssの有効インダクタンスL
eff2による電圧降下(又は電圧上昇)により、グランド
線Vssの電位がゆらぎ、誤動作を起すという問題があっ
た。
【0015】本発明の目的は、複数本の信号線の同時切
換に対してグランド線Vssの電位のゆらぎを低減するこ
とが可能な技術を提供することにある。
換に対してグランド線Vssの電位のゆらぎを低減するこ
とが可能な技術を提供することにある。
【0016】本発明の他の目的は、動作速度の高速化を
図ることが可能な技術を提供することにある。
図ることが可能な技術を提供することにある。
【0017】本発明の他の目的は、グランド線Vssのリ
ードの本数を低減することが可能な技術を提供すること
にある。
ードの本数を低減することが可能な技術を提供すること
にある。
【0018】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0019】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0020】(1)複数の信号線と、電源供給線と、グ
ランド線を有し、前記複数の信号線は双方向電流路とな
る回路構成になっている半導体集積回路装置であって、
前記各信号線が電源供給線とグランド線との間に設けら
れ、それぞれが積層構造になっている。
ランド線を有し、前記複数の信号線は双方向電流路とな
る回路構成になっている半導体集積回路装置であって、
前記各信号線が電源供給線とグランド線との間に設けら
れ、それぞれが積層構造になっている。
【0021】(2)前記電源供給線及びグランド線の線
幅は、信号線の線幅と同じか又はそれよりも大きくして
いる。
幅は、信号線の線幅と同じか又はそれよりも大きくして
いる。
【0022】(3)前記電源供給線とグランド線のうち
少なくとも一方の全線が平面層で共用されている。
少なくとも一方の全線が平面層で共用されている。
【0023】(4)複数の信号線と、電源供給線と、グ
ランド線を有し、前記複数の信号線双方向電流路となる
回路構成になっている半導体集積回路装置であって、前
記各信号線が電源供給線とグランド線との間に設けられ
るようにそれぞれを組み合せて多段多積層に構成されて
いる。
ランド線を有し、前記複数の信号線双方向電流路となる
回路構成になっている半導体集積回路装置であって、前
記各信号線が電源供給線とグランド線との間に設けられ
るようにそれぞれを組み合せて多段多積層に構成されて
いる。
【0024】(5)前記半導体集積回路装置は、CMO
Sの論理集積回路装置,CMOSの記憶集積回路装置,
CMOSのマイクロコンピュータのうちいずれか1つで
ある。
Sの論理集積回路装置,CMOSの記憶集積回路装置,
CMOSのマイクロコンピュータのうちいずれか1つで
ある。
【0025】
【作用】上述した手段(1)によれば、図1に示すよう
に、電源供給線Vccがオン(スイッチSW1がオン、ス
イッチSW2がオフ)の時、電源供給線Vccから供給さ
れる電流(電源に流れる電流)Isは、実線矢印方向に流
れ、電源供給線Lcの実効インダクタンスLeff1 によ
る降下電圧Vnccは、Leff1×di/dtとなる。
に、電源供給線Vccがオン(スイッチSW1がオン、ス
イッチSW2がオフ)の時、電源供給線Vccから供給さ
れる電流(電源に流れる電流)Isは、実線矢印方向に流
れ、電源供給線Lcの実効インダクタンスLeff1 によ
る降下電圧Vnccは、Leff1×di/dtとなる。
【0026】また、電源供給線Vccがオフ(スイッチS
W1がオフ、スイッチSW2がオン)の時も同様にグラ
ンド線Vssに供給される電流Igは、点線矢印方向に流
れる。
W1がオフ、スイッチSW2がオン)の時も同様にグラ
ンド線Vssに供給される電流Igは、点線矢印方向に流
れる。
【0027】グランド線VssのLSIへの入口の電圧
は、電源供給線Lsの有効インダクタンスLeff2 によ
る電圧降下(又は電圧上昇)を生ずる。その電圧降下(又
は電圧上昇)Vnss(又はVnss)=Leff2 ×di/dt
となる。
は、電源供給線Lsの有効インダクタンスLeff2 によ
る電圧降下(又は電圧上昇)を生ずる。その電圧降下(又
は電圧上昇)Vnss(又はVnss)=Leff2 ×di/dt
となる。
【0028】ここで、実効インダクタンスLeff につい
て説明する。図2は、マイクロストリップ線の断面図で
あり、駆動系信号線SLの奥行き(紙面に垂直)に向った
電流束があるものとする。(a)は直流の場合、(b)
は交流の場合である。
て説明する。図2は、マイクロストリップ線の断面図で
あり、駆動系信号線SLの奥行き(紙面に垂直)に向った
電流束があるものとする。(a)は直流の場合、(b)
は交流の場合である。
【0029】直流の場合は、グランド線Vssの帰りの電
流分布は、(a)に示すように、グランド線Vssの線幅
一ぱいに分布している。交流の場合では、(b)に示す
ように、di/dtの変化による磁束の変化を極力防止
しようと電流束が移動する。行き帰りの電流が近くにあ
る程、お互の磁界が打ち消し合ってdi/dtの変化に
対応し易くなる。その結果、グランド線Vssは幅広いに
もかかわらず、帰りの電流分布は、(b)のグラフのよ
うに駆動系信号線の直下に集中して流れることになる。
高周波程その傾向が強くなる。これを式で表わすと、 Leff1=Lsd+Lss−Mds ・・・・・(1) Leff2=Lse+Lss−Mes ・・・・・(2) のようになる。前記式(1),(2)において、電源供給線
Vccはd、信号はs、グランド線Vssはeとした時のパ
ス(通路)をサフイックスで表し、Lは自己(セルフ)イ
ンダクタンス、Mは相互インダクタンスである。
流分布は、(a)に示すように、グランド線Vssの線幅
一ぱいに分布している。交流の場合では、(b)に示す
ように、di/dtの変化による磁束の変化を極力防止
しようと電流束が移動する。行き帰りの電流が近くにあ
る程、お互の磁界が打ち消し合ってdi/dtの変化に
対応し易くなる。その結果、グランド線Vssは幅広いに
もかかわらず、帰りの電流分布は、(b)のグラフのよ
うに駆動系信号線の直下に集中して流れることになる。
高周波程その傾向が強くなる。これを式で表わすと、 Leff1=Lsd+Lss−Mds ・・・・・(1) Leff2=Lse+Lss−Mes ・・・・・(2) のようになる。前記式(1),(2)において、電源供給線
Vccはd、信号はs、グランド線Vssはeとした時のパ
ス(通路)をサフイックスで表し、Lは自己(セルフ)イ
ンダクタンス、Mは相互インダクタンスである。
【0030】平面(ベタ)の電源供給線Vcc及びグランド
線Vssは、Lsd=Lse≒0であるとされているが、図2
のように集中すると、信号のインダクタンスにほぼ等し
くなる。したがって、相互インダクタンMを大きくした
時のみ実効インダクLeff を小さくできることがわか
る。
線Vssは、Lsd=Lse≒0であるとされているが、図2
のように集中すると、信号のインダクタンスにほぼ等し
くなる。したがって、相互インダクタンMを大きくした
時のみ実効インダクLeff を小さくできることがわか
る。
【0031】実際のパッケージにおいては、電流がどの
ように流れるかを図3に示す。図3において、203S
は信号用パッド、203Gは電源Vss用パッド、204
はボンディングワイヤである。
ように流れるかを図3に示す。図3において、203S
は信号用パッド、203Gは電源Vss用パッド、204
はボンディングワイヤである。
【0032】図3では、グランド線Vss(以下、単にグ
ランドと称する)のプリント基板と接続する場所(シンク
点)が3点ある例で示している。4本の信号線がオン状
態からオフになった時、入力側にチャージされた電気量
が駆動系信号線301に電流の形で出力ドライバODC
に戻って来て、図4(本発明の基本構成図)及び図5(図
4の電流伝達の等価回路図)に示すように、出力ドライ
バODCのNMOSを通ってグランドVssに示すように
流れ出す。図3のグランドシンク3点のうちLSI20
0に最も近い点に電流が流れ込むのが自然であるように
見える。直流の場合はその通りである。
ランドと称する)のプリント基板と接続する場所(シンク
点)が3点ある例で示している。4本の信号線がオン状
態からオフになった時、入力側にチャージされた電気量
が駆動系信号線301に電流の形で出力ドライバODC
に戻って来て、図4(本発明の基本構成図)及び図5(図
4の電流伝達の等価回路図)に示すように、出力ドライ
バODCのNMOSを通ってグランドVssに示すように
流れ出す。図3のグランドシンク3点のうちLSI20
0に最も近い点に電流が流れ込むのが自然であるように
見える。直流の場合はその通りである。
【0033】交流の場合、図2で示したように、信号線
の電流による発生磁界の影響を受け、その直下のグラン
ドVssに帰りの電流が集中する方が、磁力線が閉じるこ
とになり、エネルギー損失の小さな電流ループとなる。
エネルギー損失が小さいということは、そのループが一
番見掛のインダクタンスが小さいということになる。グ
ランドVssが一つの平面層(ベタ)配線であり、電流は自
由な経路を取ることができる。すなわち、エネルギー損
失最小のループを取る。これを示したのが図3の右側の
2つのシンクに向って流れる電流である。4本の信号の
下をそれぞれ自動分流されて流れ、シンクに向う。平面
層(ベタ)配線はこの現象を自動的にコントロールするこ
とができる大きな利点がある。信号がオンの時は、図4
に示したように、電源供給線Vccから信号線への電流ル
ープであり、電流供給線Vccを平面層(ベタ)配線にして
信号の隣に配置すると、グランドと同じ効果を得ること
ができる。
の電流による発生磁界の影響を受け、その直下のグラン
ドVssに帰りの電流が集中する方が、磁力線が閉じるこ
とになり、エネルギー損失の小さな電流ループとなる。
エネルギー損失が小さいということは、そのループが一
番見掛のインダクタンスが小さいということになる。グ
ランドVssが一つの平面層(ベタ)配線であり、電流は自
由な経路を取ることができる。すなわち、エネルギー損
失最小のループを取る。これを示したのが図3の右側の
2つのシンクに向って流れる電流である。4本の信号の
下をそれぞれ自動分流されて流れ、シンクに向う。平面
層(ベタ)配線はこの現象を自動的にコントロールするこ
とができる大きな利点がある。信号がオンの時は、図4
に示したように、電源供給線Vccから信号線への電流ル
ープであり、電流供給線Vccを平面層(ベタ)配線にして
信号の隣に配置すると、グランドと同じ効果を得ること
ができる。
【0034】インダクタンスLsは、直流の場合が最小
(最短経路)となるが、交流では Leff1=Lsd+Lss−2Mds ・・・・・(3) Leff2=Lse+Lss−2Mes ・・・・・(4) の経路となる配線構造、すなわち、図5に示すように、
信号線301の上下に電源供給線VccとグランドVssを
配置したことが本発明の特徴である。このような構成に
することにより、複数本の信号線の同時切換に対してグ
ランドVssの電位のゆらぎを低減することができる。さ
らに、動作速度の高速化を図ることができ、かつ、グラ
ンドVssのリードの本数を低減することができる。
(最短経路)となるが、交流では Leff1=Lsd+Lss−2Mds ・・・・・(3) Leff2=Lse+Lss−2Mes ・・・・・(4) の経路となる配線構造、すなわち、図5に示すように、
信号線301の上下に電源供給線VccとグランドVssを
配置したことが本発明の特徴である。このような構成に
することにより、複数本の信号線の同時切換に対してグ
ランドVssの電位のゆらぎを低減することができる。さ
らに、動作速度の高速化を図ることができ、かつ、グラ
ンドVssのリードの本数を低減することができる。
【0035】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【0036】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0037】(実施例1)図6は、本発明の実施例1で
あるQFP構造を採用する樹脂封止型半導体装置の構成
を示す一部欠き取り平面図、図7は図6の側面図、図8
は図6に示すX−X切断線で切った断面図、図9は図8
に示す半導体チップとインターポーザとの接続部の構成
を説明するための拡大斜視図、図10は図9に示すA−
A切断線で切った断面図、図11は図9に示すB−B切
断線で切った断面図、図12は図9に示すC−C切断線
で切った断面図である。
あるQFP構造を採用する樹脂封止型半導体装置の構成
を示す一部欠き取り平面図、図7は図6の側面図、図8
は図6に示すX−X切断線で切った断面図、図9は図8
に示す半導体チップとインターポーザとの接続部の構成
を説明するための拡大斜視図、図10は図9に示すA−
A切断線で切った断面図、図11は図9に示すB−B切
断線で切った断面図、図12は図9に示すC−C切断線
で切った断面図である。
【0038】図6乃至図12に示すように、本実施例1
の樹脂封止型半導体装置101は、半導体チップ102
をインターポーザ103のチップ102側の一端で規定
された領域内に配置している。この樹脂封止型半導体装
置101はQFP構造を採用している。前記半導体チッ
プ102及びインターポーザ103はそれぞれの裏面に
接着層(例えばAgペ−ストやAu−Si共晶合金)を介
在させて支持板(例えば、放熱機能も兼用させるために
Cu板を用いる)104の中央部分の表面に搭載してい
る。
の樹脂封止型半導体装置101は、半導体チップ102
をインターポーザ103のチップ102側の一端で規定
された領域内に配置している。この樹脂封止型半導体装
置101はQFP構造を採用している。前記半導体チッ
プ102及びインターポーザ103はそれぞれの裏面に
接着層(例えばAgペ−ストやAu−Si共晶合金)を介
在させて支持板(例えば、放熱機能も兼用させるために
Cu板を用いる)104の中央部分の表面に搭載してい
る。
【0039】前記半導体チップ102は、例えば平面形
状が方形状の単結晶珪素で形成されている。半導体チッ
プ102の表面には複数の半導体素子で形成された所定
の回路を搭載している。
状が方形状の単結晶珪素で形成されている。半導体チッ
プ102の表面には複数の半導体素子で形成された所定
の回路を搭載している。
【0040】前記インターポーザ103の先端は、半導
体チップ102の各辺に沿ってそれに対向して配設され
ている。インターポーザ103の後端(他端)は、半導体
チップ102を中心にして放射状に4方向に延在したリ
ード105に接続される構造になっている。
体チップ102の各辺に沿ってそれに対向して配設され
ている。インターポーザ103の後端(他端)は、半導体
チップ102を中心にして放射状に4方向に延在したリ
ード105に接続される構造になっている。
【0041】なお、本実施例の樹脂封止型半導体装置1
01は、これに限定されないが(2方向リード構造でも
よいが)4方向リード構造で構成されている。リード1
05は、例えばFe−Ni合金、Cu合金、無酸素銅
(OFC)等で形成され、100〜300[μm]程度の厚
さで形成されている。また、リード105のインナーリ
ード部分は電気特性の向上等を目的として例えばFe−
Ni合金の表面の一部に銅をクラッドして形成してもよ
い。
01は、これに限定されないが(2方向リード構造でも
よいが)4方向リード構造で構成されている。リード1
05は、例えばFe−Ni合金、Cu合金、無酸素銅
(OFC)等で形成され、100〜300[μm]程度の厚
さで形成されている。また、リード105のインナーリ
ード部分は電気特性の向上等を目的として例えばFe−
Ni合金の表面の一部に銅をクラッドして形成してもよ
い。
【0042】前記インターポーザ103は、図8乃至図
12に示すように、前記支持板104の上に、エポキシ
系等の絶縁性接着材106により平板状(ベタ)のグラン
ド線107が接着されている。その上にガラス繊維入り
レジン又はポリイミドテープからなる絶縁膜108を介
在させて、信号線109が設けられている。この信号線
109の上に平板状(ベタ)の電源供給線(Vcc)110が
絶縁膜108を介在させて設けられ、その上に保護膜1
15が設けられている。
12に示すように、前記支持板104の上に、エポキシ
系等の絶縁性接着材106により平板状(ベタ)のグラン
ド線107が接着されている。その上にガラス繊維入り
レジン又はポリイミドテープからなる絶縁膜108を介
在させて、信号線109が設けられている。この信号線
109の上に平板状(ベタ)の電源供給線(Vcc)110が
絶縁膜108を介在させて設けられ、その上に保護膜1
15が設けられている。
【0043】そして、前記半導体チップ102とインタ
ーポーザ103の先端との電気的接続は、図9に示すよ
うに、半導体チップ102の電極パッド102Pと、グ
ランド線107電極パッド107P、信号線109の電
極パッド109P、電源供給線110の第1電極パッド
110Pa1及び第2電極パッド110Pa2とをそれ
ぞれボンデングワイヤ111で電気的に接続されてい
る。
ーポーザ103の先端との電気的接続は、図9に示すよ
うに、半導体チップ102の電極パッド102Pと、グ
ランド線107電極パッド107P、信号線109の電
極パッド109P、電源供給線110の第1電極パッド
110Pa1及び第2電極パッド110Pa2とをそれ
ぞれボンデングワイヤ111で電気的に接続されてい
る。
【0044】ボンディングワイヤ111は、例えばAu
ワイヤを使用している。ボンディングワイヤ111は、
これに限定されないがボ−ルボンディング法又はウエッ
ジボンディング法で接続されている。
ワイヤを使用している。ボンディングワイヤ111は、
これに限定されないがボ−ルボンディング法又はウエッ
ジボンディング法で接続されている。
【0045】前記電源供給線110は、図10に示すよ
うに、電源接合用スルーホール(ビアホール)112と
一体に形成されている電極パッド113に半田,ろう材
等の接着材114でリード105のインナーリードが電
気的に接続されている。
うに、電源接合用スルーホール(ビアホール)112と
一体に形成されている電極パッド113に半田,ろう材
等の接着材114でリード105のインナーリードが電
気的に接続されている。
【0046】前記信号線109は、図11に示すよう
に、信号線109の電極パッド15に半田,ろう材等の
接着材114でリード104のインナーリードが電気的
に接続されている。
に、信号線109の電極パッド15に半田,ろう材等の
接着材114でリード104のインナーリードが電気的
に接続されている。
【0047】前記1グランド線107は、図12に示す
ように、電源接合用スルーホール112と一体に形成さ
れている電極パッド113に半田,ろう材等の接着材1
14でリード105のインナーリードが電気的に接続さ
れている。
ように、電源接合用スルーホール112と一体に形成さ
れている電極パッド113に半田,ろう材等の接着材1
14でリード105のインナーリードが電気的に接続さ
れている。
【0048】そして、装置の回路部全体がモールドレジ
ン等のモールド樹脂116により、モールドされ、封止
されている。
ン等のモールド樹脂116により、モールドされ、封止
されている。
【0049】このように、樹脂封止型半導体装置101
において、図9乃至図12に示すように、信号線109
の上下に電源供給線(電源Vcc)110とグランド線(電
源Vss)107を配置することにより、複数本の信号線
107の同時切換に対してグランド線107の電位のゆ
らぎを低減することができる。さらに、動作速度の高速
化を図ることができ、かつ、グランド線107のリード
の本数を低減することができる。
において、図9乃至図12に示すように、信号線109
の上下に電源供給線(電源Vcc)110とグランド線(電
源Vss)107を配置することにより、複数本の信号線
107の同時切換に対してグランド線107の電位のゆ
らぎを低減することができる。さらに、動作速度の高速
化を図ることができ、かつ、グランド線107のリード
の本数を低減することができる。
【0050】(実施例2)図13は、本発明の実施例2
の樹脂封止型半導体装置の封止樹脂のみを除去した部分
と、さらに電源供給線及び信号線を除去した部分の構成
を示す平面図、図14は、図13に示すY−Y切断線で
切った断面図である。
の樹脂封止型半導体装置の封止樹脂のみを除去した部分
と、さらに電源供給線及び信号線を除去した部分の構成
を示す平面図、図14は、図13に示すY−Y切断線で
切った断面図である。
【0051】本実施例2の樹脂封止型半導体装置は、図
13及び図14に示すように、前記実施例1のインター
ポーザ103を2組のインターポーザ130Aとインタ
ーポーザ130Bに分割したものである。
13及び図14に示すように、前記実施例1のインター
ポーザ103を2組のインターポーザ130Aとインタ
ーポーザ130Bに分割したものである。
【0052】前記インターポーザ130A及び130B
は、前記実施例1の支持板104の上に、エポキシ系等
の絶縁性接着材106により平板状(ベタ)の対角線で
2分された第1グランド線137Aと第1グランド線1
37Bがエポキシ系等の絶縁性接着材106により接着
されている。その上にガラス繊維入りレジン又はポリイ
ミドテープからなる絶縁層108を介在させて、信号線
139が設けられている。この信号線139の上に平板
状(ベタ)の対角線で2分された第1電源供給線140
Aと第2電源供給線140Bが絶縁層8を介在させて設
けられ、その上に保護膜115が設けられている。
は、前記実施例1の支持板104の上に、エポキシ系等
の絶縁性接着材106により平板状(ベタ)の対角線で
2分された第1グランド線137Aと第1グランド線1
37Bがエポキシ系等の絶縁性接着材106により接着
されている。その上にガラス繊維入りレジン又はポリイ
ミドテープからなる絶縁層108を介在させて、信号線
139が設けられている。この信号線139の上に平板
状(ベタ)の対角線で2分された第1電源供給線140
Aと第2電源供給線140Bが絶縁層8を介在させて設
けられ、その上に保護膜115が設けられている。
【0053】そして、前記半導体チップ102とインタ
ーポーザ130A及び130Bの先端との電気的接続
は、図10に示すものと同様ように、半導体チップ10
2の電極パッド102Pと、第1グランド線137Aの
電極パッド107P、第1グランド線137Bの電極パ
ッド107P、信号線139の電極パッド109P、第
1電源供給線140Aの第1電極パッド110Pa及び
第2電極パッド110Pb、並びに第2電供給源線14
0Bの第1電極パッド110Pa及び第2電極パッド1
10Pb2をそれぞれボンデングワイヤ111で電気的
に接続している。
ーポーザ130A及び130Bの先端との電気的接続
は、図10に示すものと同様ように、半導体チップ10
2の電極パッド102Pと、第1グランド線137Aの
電極パッド107P、第1グランド線137Bの電極パ
ッド107P、信号線139の電極パッド109P、第
1電源供給線140Aの第1電極パッド110Pa及び
第2電極パッド110Pb、並びに第2電供給源線14
0Bの第1電極パッド110Pa及び第2電極パッド1
10Pb2をそれぞれボンデングワイヤ111で電気的
に接続している。
【0054】このように構成することにより、グランド
線137A,137B及び電源供給線140A,140
Bにかかる応力を低減することができる。
線137A,137B及び電源供給線140A,140
Bにかかる応力を低減することができる。
【0055】なお、本実施例2では、グランド線及び電
源供給線を2分割した例で説明したが、本発明おいて
は、それらを必要に応じて4分割にしてもよい。
源供給線を2分割した例で説明したが、本発明おいて
は、それらを必要に応じて4分割にしてもよい。
【0056】(実施例3)図15は、本発明の実施例3
の樹脂封止型半導体装置の要部の構成を説明するための
断面図である。
の樹脂封止型半導体装置の要部の構成を説明するための
断面図である。
【0057】本実施例3の樹脂封止型半導体装置は、図
6乃至図13に示した実施例1のインターポーザ内のグ
ランド線107の線幅、信号線109の線幅、電源供給
線110の線幅を同一にして、それらの線幅が一致する
ように精度よく配置して積層したものである。
6乃至図13に示した実施例1のインターポーザ内のグ
ランド線107の線幅、信号線109の線幅、電源供給
線110の線幅を同一にして、それらの線幅が一致する
ように精度よく配置して積層したものである。
【0058】また、さらに本発明の技術思想を有効にす
るために、図15の(b)に示すように、信号線109
の線幅と電源供給線110の線幅を同一にし、グランド
線107の線幅を前記信号線109の線幅と電源供給線
110の線幅よりも広し、信号線109の線幅と電源供
給線110の線幅がグランド線107の線幅より外側に
出ないようにそれらを配置して積層することもできる。
るために、図15の(b)に示すように、信号線109
の線幅と電源供給線110の線幅を同一にし、グランド
線107の線幅を前記信号線109の線幅と電源供給線
110の線幅よりも広し、信号線109の線幅と電源供
給線110の線幅がグランド線107の線幅より外側に
出ないようにそれらを配置して積層することもできる。
【0059】また、さらに本発明の技術思想を有効にす
るために、図15の(c)に示すように、グランド線1
07の線幅と電源供給線110の線幅を信号線109の
線幅よりも広し、信号線109の線幅がグランド線10
7の線幅と電源供給線110の線幅より外側に出ないよ
うにそれらを配置して積層することもできる。このよう
に、グランド線107の線幅と電源供給線110の線幅
と広して、1つの平面状の層にしたのが前記実施例1で
あり、本発明の最も好ましい実施例である。
るために、図15の(c)に示すように、グランド線1
07の線幅と電源供給線110の線幅を信号線109の
線幅よりも広し、信号線109の線幅がグランド線10
7の線幅と電源供給線110の線幅より外側に出ないよ
うにそれらを配置して積層することもできる。このよう
に、グランド線107の線幅と電源供給線110の線幅
と広して、1つの平面状の層にしたのが前記実施例1で
あり、本発明の最も好ましい実施例である。
【0060】(実施例4)図16は、本発明の実施例4
の要部構成を説明するための断面図である。
の要部構成を説明するための断面図である。
【0061】本実施例4の樹脂封止型半導体装置は、図
16に示すように、前記実施例1のインターポーザ3を
2組積み重ねた多段多層型インターポーザ230にした
ものである。図16において、107’は2層目のグラ
ンド線、109’は2層目の信号線、110’は2層目
の電源線である。
16に示すように、前記実施例1のインターポーザ3を
2組積み重ねた多段多層型インターポーザ230にした
ものである。図16において、107’は2層目のグラ
ンド線、109’は2層目の信号線、110’は2層目
の電源線である。
【0062】このように、多段多層型インターポーザ2
30にすることにより、パッケージを小型化にすること
ができる。また、多ピン化にすることができる。
30にすることにより、パッケージを小型化にすること
ができる。また、多ピン化にすることができる。
【0063】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【0064】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0065】複数本の信号線の同時切換に対してグラン
ド(グランド線Vss)の電位のゆらぎを低減することが
できる。
ド(グランド線Vss)の電位のゆらぎを低減することが
できる。
【0066】また、動作速度の高速化を図ることができ
る。
る。
【0067】また、グランド(電源Vss)のリードの本
数を低減することができる。
数を低減することができる。
【図1】 本発明の原理を説明するための等価回路図、
【図2】 本発明の原理を説明するためのマイクロスト
リップ線の電流分布図、
リップ線の電流分布図、
【図3】 本発明の原理を説明するためのパッケージ内
の配線に流れる電流を示す模式図、
の配線に流れる電流を示す模式図、
【図4】 本発明の基本構成を説明するための断面図、
【図5】 図4の等価回路図、
【図6】 本発明の実施例1であるQFP構造を採用す
る樹脂封止型半導体装置の構成を示す一部欠き取り平面
図、
る樹脂封止型半導体装置の構成を示す一部欠き取り平面
図、
【図7】 図6の側面図、
【図8】 図6に示すX−X切断線で切った断面図、
【図9】 図8に示す半導体チップとインターポーザと
の接続部の構成を説明するための拡大斜視図、
の接続部の構成を説明するための拡大斜視図、
【図10】 図9に示すA−A切断線で切った断面図、
【図11】 図9に示すB−B切断線で切った断面図、
【図12】 図9に示すC−C切断線で切った断面図、
【図13】 本発明の実施例2である樹脂封止型半導体
装置の構成を説明するための一部欠き取り平面図、
装置の構成を説明するための一部欠き取り平面図、
【図14】 図13に示すY−Y切断線で切った模式断
面図、
面図、
【図15】 本発明の実施例3である樹脂封止型半導体
装置の要部の構成を説明するための断面図、
装置の要部の構成を説明するための断面図、
【図16】 本発明の実施例4である要部構成を説明す
るための断面図、
るための断面図、
【図17】 従来の技術を説明するためのQFP構造を
採用する樹脂封止型半導体装置の回路説明図、
採用する樹脂封止型半導体装置の回路説明図、
【図18】 従来の技術を説明するためのQFP構造を
採用する樹脂封止型半導体装置の断面図、
採用する樹脂封止型半導体装置の断面図、
【図19】 従来の技術を説明するためのQFP構造を
採用する他の樹脂封止型半導体装置の断面図。
採用する他の樹脂封止型半導体装置の断面図。
101…樹脂封止型半導体装置、102…半導体チッ
プ、103…インターポーザ、104…支持板、105
…リ−ド、106…絶縁性接着材、107…グランド
線、108…絶縁層、109…信号線、110…電源供
給線、111…ボンディグワイヤ、112…スルーホー
ル、113…電極パッド、114…接着材、115…保
護膜、116…モールド樹脂。
プ、103…インターポーザ、104…支持板、105
…リ−ド、106…絶縁性接着材、107…グランド
線、108…絶縁層、109…信号線、110…電源供
給線、111…ボンディグワイヤ、112…スルーホー
ル、113…電極パッド、114…接着材、115…保
護膜、116…モールド樹脂。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年11月5日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0003
【補正方法】変更
【補正内容】
【0003】図17おいて、101は送信端LSI10
0のバッファ、201は受信端LSI200のバッフ
ァ、301はインターポーザ300内の駆動系信号線
(例えばクロック信号を供給する信号線)、302はイ
ンターポーザ300内の静止系信号線(例えばパルス信
号を供給する信号線)である。また、Vccは電源供給線
(チップ内電源電圧線:例えば、回路動作電圧5ボル
ト)、Vssはグランド線(チップ内基準電位線:例え
ば、回路接地電位0ボルト)、Leff1 は電源Vcc側実
効インダクタンス、Leff2 は電源Vss側実効インダク
タンス、Vncc は電源Vcc側実効インダクタンスLeff
1 による電圧降下(ノイズ)、Vnss は電源Vss側実効
インダクタンスLeff2 による電圧降下(ノイズ)、V
crはバックワードノイズ、Vcfはフォワードノイズ、N
は駆動系信号線301の同時に切換えられる本数、Nr
は駆動受信端の数である。
0のバッファ、201は受信端LSI200のバッフ
ァ、301はインターポーザ300内の駆動系信号線
(例えばクロック信号を供給する信号線)、302はイ
ンターポーザ300内の静止系信号線(例えばパルス信
号を供給する信号線)である。また、Vccは電源供給線
(チップ内電源電圧線:例えば、回路動作電圧5ボル
ト)、Vssはグランド線(チップ内基準電位線:例え
ば、回路接地電位0ボルト)、Leff1 は電源Vcc側実
効インダクタンス、Leff2 は電源Vss側実効インダク
タンス、Vncc は電源Vcc側実効インダクタンスLeff
1 による電圧降下(ノイズ)、Vnss は電源Vss側実効
インダクタンスLeff2 による電圧降下(ノイズ)、V
crはバックワードノイズ、Vcfはフォワードノイズ、N
は駆動系信号線301の同時に切換えられる本数、Nr
は駆動受信端の数である。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】したがって、ステップ電圧の降下時は、信
号電流がグランド線Vssの電流となり、実効インダクタ
ンスLeff2 の問題となる。そして、Nの増大や高速化
によるdi/dtの増大の中で電圧降下Vncc及びVnss
を小さくするには実効インダクタンスLeff1 及びLef
f2 を小さくするしか方法がない(MicroelectronicsPa
ckaging Handbook,VAN NOSTRAND REINHOLD,1989年,P143
〜P147参照)。
号電流がグランド線Vssの電流となり、実効インダクタ
ンスLeff2 の問題となる。そして、Nの増大や高速化
によるdi/dtの増大の中で電圧降下Vncc及びVnss
を小さくするには実効インダクタンスLeff1 及びLef
f2 を小さくするしか方法がない(MicroelectronicsPa
ckaging Handbook,VAN NOSTRAND REINHOLD,1989年,P143
〜P147参照)。
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図13
【補正方法】変更
【補正内容】
【図13】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖永 隆幸 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 三輪 孝志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 坪井 敏宏 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松上 昌二 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (5)
- 【請求項1】 複数の信号線と、電源供給線と、グラン
ド線を有し、前記複数の信号線は双方向電流路となる回
路構成になっている半導体集積回路装置であって、前記
各信号線が電源供給線とグランド線との間に設けられ、
それぞれが積層構造になっていることを特徴とする半導
体集積回路装置。 - 【請求項2】 前記電源供給線及びグランド線の線幅
は、信号線の線幅と同じか又はそれよりも大きいことを
特徴とする請求項1に記載の半導体集積回路装置。 - 【請求項3】 前記電源供給線とグランド線のうち少な
くとも一方の全線が一つの平面層で共用されていること
を特徴とする請求項1に記載の半導体集積回路装置。 - 【請求項4】 複数の信号線と、電源供給線と、グラン
ド線を有し、前記複数の信号線は双方向電流路となる回
路構成になっている半導体集積回路装置であって、前記
各信号線が電源供給線とグランド線との間に設けられる
ようにそれぞれが組み合せられた多段多積層構造になっ
ていることを特徴とする半導体集積回路装置。 - 【請求項5】 前記半導体集積回路装置は、CMOSの
論理集積回路装置,CMOSの記憶集積回路装置,CM
OSのマイクロコンピュータのうちいずれか1つである
ことを特徴とする請求項1乃至4のうちいずれか1項に
記載の半導体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4237942A JPH0685154A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
KR1019930016669A KR940008109A (ko) | 1992-09-07 | 1993-08-26 | 반도체집적회로장치 |
US08/115,611 US5402318A (en) | 1992-09-07 | 1993-09-03 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4237942A JPH0685154A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685154A true JPH0685154A (ja) | 1994-03-25 |
Family
ID=17022750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4237942A Withdrawn JPH0685154A (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5402318A (ja) |
JP (1) | JPH0685154A (ja) |
KR (1) | KR940008109A (ja) |
Cited By (2)
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WO2001005201A1 (fr) * | 1999-07-09 | 2001-01-18 | Fujitsu Limited | Carte a circuit imprime, substrat auxiliaire de montage hierarchique et dispositif electronique |
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US5962815A (en) | 1995-01-18 | 1999-10-05 | Prolinx Labs Corporation | Antifuse interconnect between two conducting layers of a printed circuit board |
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FR2739496B1 (fr) * | 1995-10-03 | 1998-01-30 | Dassault Electronique | Circuit hyperfrequence multicouches a elements actifs integres |
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EP0795907A1 (fr) * | 1996-03-14 | 1997-09-17 | Dassault Electronique | Circuit hyperfréquence multicouches à éléments actifs intégrés |
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US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
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WO2013048628A1 (en) | 2011-09-29 | 2013-04-04 | Rambus Inc. | Structure for delivering power |
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-
1992
- 1992-09-07 JP JP4237942A patent/JPH0685154A/ja not_active Withdrawn
-
1993
- 1993-08-26 KR KR1019930016669A patent/KR940008109A/ko not_active Application Discontinuation
- 1993-09-03 US US08/115,611 patent/US5402318A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US5402318A (en) | 1995-03-28 |
KR940008109A (ko) | 1994-04-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |