JPH0412649B2 - - Google Patents

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JPH0412649B2
JPH0412649B2 JP58027470A JP2747083A JPH0412649B2 JP H0412649 B2 JPH0412649 B2 JP H0412649B2 JP 58027470 A JP58027470 A JP 58027470A JP 2747083 A JP2747083 A JP 2747083A JP H0412649 B2 JPH0412649 B2 JP H0412649B2
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power supply
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voltage
constant
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Tokyo Shibaura Electric Co Ltd
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures

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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体基板上にCMOS（相補性
MOS）回路を設けた半導体装置に関する。
〔発明の技術的背景〕
近年、MOS−LSI技術の発展と共に、相補性
MOS形回路よりなるCMOS−LSIが低消費電力
性の点で注目されている。
第１図を参照して従来のCMOS回路を構成す
る基本回路（CMOSインバータ）を説明する。
第１図は従来のバルクCMOSインバータの回路
図で、ＮチヤンネルMOSトランジスタ（以下
「NMOSトランジスタ」という）１とＰチヤンネ
ルMOSトランジスタ（以下「PMOSトランジス
タ」という）２から構成される。NMOSトラン
ジスタ１およびPMOSトランジスタ２のゲート
端子１０１，２０１は入力端子INに電気的に共
通接続され、NMOSトランジスタ１および
PMOSトランジスタ２のドレイン端子１０２，
２０２は出力端子OUTに電気的に共通接続され
る。また、NMOSトランジスタ１のソース端子
１０３および基板端子１０４はLSIチツプ外部か
ら電源を供給する外部基準電源VSSに電気的に共
通接続され、PMOSトランジスタ２のソース端
子２０３および基板端子２０４は外部電源VCCに
電気的に共通接続される。
〔背景技術の問題点〕
従来装置は上述の如き構成であるため、下記の
様な欠点がある。
第１に、CMOS回路を構成するPMOSトラン
ジスタとNMOSトランジスタの各基板が、LSIチ
ツプの外部から電源を供給する外部電源端子VCC
と外部基準電源端子VSSに接続されているため、
PMOSトランジスタおよびNMOSトランジスタ
のそれぞれの基板とソース、ドレイン間の寄生接
合容量が大きく、高速化に適していない。
第２に、外部電源VCCにつながるPMOSトラン
ジスタと外部基準電源VSSにつながるNMOSトの
それぞれにおいてソースと基板の電位が同じであ
るため、キヤパシタンス結合や熱、光励起、電源
ノイズ等により誘起されてPMOSトランジスタ
のソースP+および基板ＮとNMOSトランジスタ
の基板ＰおよびソースN+の間で構成される
PNPNスイツチがターンオンし、サイリスタ効
果の一種であるラツチアツプ現象が起こり易い。
第３に、動作を高速化するためにはPMOSト
ランジスタおよびNMOSトランジスタのスケー
リングに頼らるをえないが、素子のデイメンジヨ
ンを縮小すると外部から供給される電源電圧が制
約を受け、例えば、電源を電圧5Vで一定に保つ
とスケーリングに制限が生じる。すなわち、素子
のデイメンジヨンをスケーリングによつて縮小し
すぎると、パンチスルー現象、ブレークダウ
ン現象、ホツトキヤリアのゲート絶縁膜へのド
ラツプ、小数キヤリアの注入、基板電流の増
大等の問題で不動作もしくは動作信頼性の低下が
生じ、スケーリングに制限が出る。そのため、ス
ケーリングによつて高速化を図るのが困難にな
る。
第４に、外部電源VCCまたは外基準源VSSの電
圧変動やノイズ、スパイク等がそのままLSIチツ
プ上の回路の動作に影響を与えるため、回路の性
能が外部から供給される電源に左右され、動作マ
ージンが狭い。
〔発明の目的〕
本発明は上記の従来技術の欠点に鑑みてなされ
たもので、下記の目的を達成する半導体装置を提
供することを目的とする。すなわち、第１の目的
はPMOSトランジスタおよびNMOSトランジス
タのそれぞれの基板とソース、ドレイン間の寄生
接合容量を少なくし、高速化を達成できる半導体
装置を提供することである。第２の目的は、
PMOSトランジスタおよびNMOSトランジスタ
の基板およびソース間で構成されるPNPNスイ
ツチがターンオンし、これによつてタツチアツプ
現象が起こすことない半導体装置を提供するるこ
とである。第３の目的は、スケーリングによつて
素子のデイメンジヨンを縮小し、高速化を達成で
きる半導体装置を提供することである。第４の目
的は、外部から供給される電源の変動によつて性
能が左右されることがく、かつ動作マージンを広
くできる半導体装置を提供することである。
〔発明の概要〕
上記の目的を実現するため本発明は、一半導体
基板上に設けられたCMOS回路を構成する
NMOSトランジスタおよびPMOSトランジスタ
のそれぞれのゲートを信号の入力端子に共通接続
し、それぞれのドレインを信号の出力端子に共通
接続する半導体装置に、外部から供給される電源
（電圧値V1，V2）にもとづいて定電圧内部電源電
力（電圧値V3，V4）を発する定電圧電源回路
（入力の電圧値V1，V2の変動に対し出力の電圧値
V3，V4があまり変動しない）を設け、電圧値
V1，V2，V3，V4の電源がそれぞれNMOSトラ
ンジスタの基板端子、PMOSトランジスタの基
板端子、NMOSトランジスタのソース端子、
PMOSトランジスタのソース端子に供給され、
かつこれらMOSトランジスタの接合部分に所定
のバイアスが加れるようにするために、それら電
圧値の間にV1＜V3＜V4＜V2の関係が成立するよ
うにした半導体装置を提供するものである。
〔発明の実施例〕
第２図乃第７図を参照して本発明の実施例を説
明する。第２図は一実施例の回路図で、第１図と
同一の要素は同一の符号で示す。半導体基板３上
には、CMOSインバータ４以外に第１の定電圧
内部電源回路５および第２の定電圧内部電源回路
６を設ける。第１，２の定電圧内部電源回路５，
６、第１、第２の外部電源端子５１，６１を介し
て与えられる電圧値V1，V2の第１、第２の外部
電源電力を電圧値V3，V4の第１、第２の定電圧
内部電源電力に変換し、第１、第２の内部電源端
子５２，５３を介してNMOSトランジスタ１お
よびPMOSトランジスタ２のそれぞれのソース
端子１０３，２０３に供給する。また、NMOS
トランジスタ１およびPMOSトランジスタ２の
それぞれの基板端子１０４，２０４には、第１、
第２の外部電源電力（電圧値V1，V2）が供給さ
れる。なお、上記の電圧値V1，V2，V3，V4の間
にはV1＜V3＜V4＜V2なる関係が成立しているも
のとし、例えばV1＝０ボルト、V2＝５ボルト、
V3＝１ボルト、V4＝４ボルトになつているとす
る。
上記の如くCMOSインバータ４に対して電源
電力が供給されるため、NMOSトランジスタ１
のソース端子１０３と基板端子１０４の間には１
ボルトの基板バイアス電圧が加わり、PMOSト
ランジスタ２のソース端子２０３と基板端子２０
４の間にも１ボルトの基板バイアス電圧が加わ
る。その結果、CMOSインバータ４の寄生接合
容量が著しく少なくなり、動作の高速化が実現で
きる。また、PMOSトランジスタ２のソースP+
および基板ＮとNMOSトランジスタの基板Ｐお
よびソースN+の間で構成されるPNPNスイツチ
のいずれのPN接合も逆バイアされるので、外的
要因によつてラツチアツプ現象を起こすことが少
ない。さらに、第１、第２の定電圧内部電源回路
から電源電力を供給しているので、外部からの電
源電圧を一定にしたままでスケーリングにより高
集積化を図ることができるだけでなく、外部から
の電源電圧の変動により性能が左右されることも
少ない。
なお、CMOSインバータ４は、電圧値V1から
V2までの振幅の入力信号または電圧値V3からV4
までの振幅の入力信号に対し、電圧値V3からV4
の振幅を反転した出力信号を発する。
第３図を参照して本発明の他の実施例を説明す
る。第３図は他の実施例の回路図で、第１図およ
び第２図と同一の要素は同一の符号で示す。第２
の定電圧内部電源回路６は第１および第２の外部
電源電力（電圧値V1，V2）を第２の定電圧内部
電源電力（電圧値V4）に変換し、端子６２を介
して出力する。また、第１の定電圧内部電源回路
６は第１の外部電源電力（電圧値V1）および第
２の定電圧内部電源電力（電圧値V4）を第１の
定電圧内部電源電力（電圧値V3）に変換し、端
子５２を介して出力する。なお、電圧値V1，V2，
V3，V4の間には、第２図の回路と同様にV1＜V3
＜V4＜V2の関係が成立しているものとする。
第４図を参照して本発明の他の実施例を説明す
る。第４図は他の実施例の回路図で、第１図乃至
第３図と同一の要素は同一の符号で示す。第１の
定電圧内部電源電力５は第１、第２の外部電源電
力（電圧値V1，V2）を第１の定電圧内部電源電
力（電圧値V3）に変換し、端子５２により出力
する。第２の定電圧内部電源回路６は第２の外部
電源電力（電圧値V2）および第１の定電圧内部
電源電力（電圧値V3）を第２の定電圧内部電源
電力（電圧値V4）に変換し、端子６２を介して
出力する。なお、電圧値V1，V2，V3，V4の間に
は、第２図および第３図の回路と同様にV1＜V3
＜V4＜V2の関係が成立しているものとする。
第５図は第３図に示す実施例の第１、第２の定
電圧内部電源回路５，６の構成を詳細に示す回路
図で、第３図と同一の要素は同一の符号で示して
ある。第１の外部電源電力（電圧値V1）は、端
子５１を介してNMOSトランジスタ７，８のそ
れぞれのソース端子に与えられる。NMOSトラ
ンジスタ７はPMOSトランジスタ９と共に
CMOSインバータを構成し、出力信号をNOT回
路G1を介してNMOSトランジスタ８のゲート端
子に供給する。なお、このCMOSインバータの
入力信号は、ダイオードD1，D2，D3，D4と抵抗
R1よりなる定電圧回路を介して与えられる。ま
た、PMOSトランジスタ９のソース端子および
抵抗R1の一端には第２の定電圧内部電源電力
（電圧値V4）が与えられる。相互コンダクタンス
gmの大なるNMOSトランジスタ８とドレイン端
子はダイオードＤ４のカソード側および端子５２
に接続され、これを介して第１の定電圧内部電源
電力（電圧値V3）が出力される。
第２の外部電源電力（電圧値V2）は、端子６
１を介してPMOSトランジスタ１１，１１のそ
れぞれのソース端子に与えられる。PMOSトラ
ンジスタ１０はNMOSトランジスタ１２と共に
CMOSインバータを構成し、出力信号をNOT回
路G2を介してPMOSトランジスタ１１のゲート
端子に供給する。なお、このCMOSインバータ
入力信号は、ダイオードＤ５〜Ｄ１０と抵抗R2
よりなる定電圧回路を介して与えられる。また、
NMOSトランジスタ１２のソース端子および抵
抗R2の一端には、端子５１′を介して第１の外部
電源電力（電圧値V1）が与えられる。相互コダ
クタンスgmの大なるPMOSトランジスタ１１の
ドレイン端子はダイオードＤ１０のアノード側お
よび端子６２に接続され、これを介して第２の定
電圧内部電源電力（電圧値V4）が出力される。
ここで、V1＝０ボルト、V2＝５ボルトとする
と、第２の内部電源回路６は、ダイオードＤ５〜
Ｄ１０および抵抗R2よりなる定電圧回路の定電
圧値（VD2＝３ボルト）と、NMOSトランジスタ
１０およびPMOSトランジスタ１２で構成され
るCMOSインバータのしきい値（TT2＝１ボル
ト）により定まる電圧値の第２の定電圧内部電源
電力（電圧値V4＝VD2＋VT2＝３＋１＝４ボルト）
を出力する。また、第１の定電圧内部電源回路５
は、ダイオードＤ１〜Ｄ４および抵抗R1よりな
る定電圧回路の定電圧値（DD1＝２ボルト）と、
NMOSトランジスタ９およびPMOSトランジス
タ７で構成されるCMOSインバータのしきい値
（VT1＝１ボルト）により定まる電圧値の第１の
定電圧内部電源電力（電圧値V3＝V4−VD1−VT1
＝４−２−１＝１ボルト）を出力する。なお、い
ずれの電源回路もフイードバツクループを有して
いるので、安定した定電圧出力が得られる。
第６図および第７図を参照して本発明の他の実
施例を説明する。第６図は他の実施例の回路図
で、第１図乃至第５図と同一要素は同一符号で示
してある。電圧値がV1，V2，V3，V4の電源電力
は、それぞれ端子３１１，３２１，３１２，３２
２を介してMOS形集積回路３０に供給される。
第７図は第６図のMOS形集積回路３０を詳細
に示した回路図で、第６図と同一の要素は同一の
符号で示してある。第７図ａは、PMOSトラン
ジスタ２１，２２およびNMOSトランジスタ２
３，２４からなるNAND回路を用いた場合で、
入力信号は端子IN1，IN2に与えられ、出力信号
は端子OUTより発せられる。第７図ｂはPMOS
トランジスタ２５，２６およびNMOSトランジ
スタ２７，２８からなるNOR回路を用いた場合
で、入力信号は端子IN1，IN2に与えられ、出力
信号は端子OUTより発せられる。
〔発明の効果〕
上記の如く本発明によれば、一半導体基板上に
設けられたCMOS回路を構成するNMOSトラン
ジスタおよびPMOSトランジスタのそれぞれの
ゲートを信号の入力端子に共通接続し、それぞれ
のドレインを信号の出力端子に共通接続する半導
体装置に、外部から供給される電源（電圧値V1，
V2）にもとづいて定電圧内部電源電力（電圧値
V3，V4）を発する定電圧電源回路を設け、電圧
値V1，V2，V3，V4の電源がそれぞれNMOSト
ランジスタの基板端子、PMOSトランジスタの
基板端子、NMOSトランジスタのソース端子、
PMOSトランジスタのソース端子に供給され、
かつそれら電圧値の間にV1＜V3＜V4＜V2の関係
が成立するようにしたので、下記の効果を有する
半導体装置が得られる。
第１に、電源電圧値にV1＜V3＜V4＜V2の関係
を成立させ、NMOSトランジスタとPMOSトラ
ンジスタの基板とソース間に逆バイアスの電圧を
加えるようにしたので、寄生接合容量を小さくす
ることができ高速性にすぐれた半導体装置が得ら
れる。
第２に、電源電圧値にV1＜V3＜V4＜V2の関係
を成立させ、PMOSトランジスタNMOSトラン
ジスタの間で形成されるPNPNスイツチの全て
のPN接合に逆バイアスの電圧を加えるようにし
たので、外因によつても容易に順バイアスとなら
ず、ラツチアツプ現象に強い半導体装置が得られ
る。
第３に、定電圧内部電源回路を設けることによ
つてV1＜V3＜V4＜V2の関係が成立する電源電力
を実現したので、外部から供給される電源電圧値
を一定に保つたままで（例えば、V2＝５ボルト
にしたままで）スケーリングによる素子のデイメ
ンジヨンの縮小ができ、スケーリングによる回路
の高集積化、高速化を実現できる半導体装置が得
られる。
第４に、定電圧内部電源回路を設けて、ここか
ら電源電力を供給しているので、外部の電源変動
に性能が左右されずに動作マージンを広くとれる
半導体装置が得られる。
【図面の簡単な説明】
第１図は従来のCMOSインバータの回路図、
第２図は本発明の一実施例の回路図、第３図乃至
第７図は本発明の他の実施例の回路図である。 １，７，８，１２，２３，２４，２７，２８…
…NMOSトランジスタ、２，９，１０，１１，
２１，２２，２５，２６……PMOSトランジス
タ、３……半導体基板、４……CMOSインバー
タ。

Claims (1)

  1. 【特許請求の範囲】 １ 一半導体基板上にＮチヤンネルMOSトラン
    ジスタおよびＰチヤンネルMOSトランジスタを
    有してなり、該ＮチヤンネルMOSトランジスタ
    およびＰチヤンネルMOSトランジスタのそれぞ
    れのゲート端子と電気的に共通接続された人力端
    子より信号を入力し、前記ＮチヤンネルMOSト
    ランジスタおよびＰチヤンネルMOSトランジス
    タのそれぞれのドレイン端子と電気的に共通接続
    された出力端子より信号を出力するCMOS回路
    と、前記ＮチヤンネルMOSトランジスタおよび
    ＰチヤンネルMOSトランジスタのそれぞれの基
    板端子にそれぞれ電圧値がV1，V2の定電圧の電
    源電力を供給する第１の定電圧電源供給手段と、
    前記ＮチヤンネルMOSトランジスタおよびＰチ
    ヤンネルMOSトランジスタのそれぞれのソース
    端子にそれぞれ電圧値がV3，V4の定電圧の電源
    電力を供給する第２の定電圧電源供給手段とを備
    え、前記定電圧電源電力の電圧値V1，V2，V3，
    V4の間にV1＜V3＜V4＜V2の関係が成立する半導
    体装置。 ２ 一半導体基板上にＮチヤンネルMOSトラン
    ジスタおよびＰチヤンネルMOSトランジスタを
    有してなるCMOS回路を設け、該Ｎチヤンネル
    MOSトランジスタおよびＰチヤンネルMOSトラ
    ンジスタのそれぞれのゲート端子と電気的に共通
    接続された入力端子より信号を入力し、前記Ｎチ
    ヤンネルMOSトランジスタおよびＰチヤンネル
    MOSトランジスタのそれぞれのドレイン端子と
    電気的に共通接続された出力端子より信号を出力
    する半導体装置において、 前記一半導体基板上に、第１および第２の外部
    電源端子を介してそれぞれ供給される第１および
    第２の外部電源電力を第１および第２の定電圧内
    部電源電力に変換して第１および第２の内部電源
    線にそれぞれ供給する定電圧電源回路を設け、前
    記第１および第２の外部電源端子のそれぞれと前
    記ＮチヤンネルMOSトランジスタおよびＰチヤ
    ンネルMOSトランジスタのそれぞれの基板端子
    とを電気的に接続すると共に、前記第１および第
    ２の内部電源線のそれぞれと前記Ｎチヤンネル
    MOSトランジスタおよびＰチヤンネルMOSトラ
    ンジスタのそれぞれのソース端子とを電気的に接
    続し、前記第１および第２の外部電源電力のそれ
    ぞれの電圧値V1，V2と前記第１および第２の定
    電圧内部電源電力のそれぞれの電圧値V3，V4と
    の間にV1＜V3＜V4＜V2の関係が成立することを
    特徴とする半導体装置。 ３ 前記第１および第２の定電圧内部電源電力の
    それぞれの電圧値V3，V4の差｜V3−V4｜の値は
    前記第１および第２の外部電源電力のそれぞれの
    電圧値V1，V2の差｜V1−V2｜の値の変動にかか
    わりなく一定値であることを特徴とする特許請求
    の範囲第２項記載の半導体装置。
JP58027470A 1983-02-21 1983-02-21 半導体装置 Granted JPS59153331A (ja)

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EP84100033A EP0116820B1 (en) 1983-02-21 1984-01-03 Complementary mos circuit
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