KR0138949B1 - 씨모스 회로와 바이폴라 회로가 혼재되어 있는 반도체 디바이스 - Google Patents

씨모스 회로와 바이폴라 회로가 혼재되어 있는 반도체 디바이스

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KR0138949B1
KR0138949B1 KR1019940028600A KR19940028600A KR0138949B1 KR 0138949 B1 KR0138949 B1 KR 0138949B1 KR 1019940028600 A KR1019940028600 A KR 1019940028600A KR 19940028600 A KR19940028600 A KR 19940028600A KR 0138949 B1 KR0138949 B1 KR 0138949B1
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고우이찌 구마가이
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

CMOS(또는 BiCMOS) 회로(401, 402)와 바이폴라 회로(202)가 혼재되어 있는 반도체 디바이스에서, 바이폴라 회로는 제1 전원 전압(GND)와 제2 전원 전압(VEE)사이에서 동작되고, CMOS 회로 및 CMOS 레벨과 바이폴라 레벨 간의 레벨 변환 회로(402, 403)은 제1 전원 전압과 제3 전원 전압(VDD') 사이에서 동작된다. 제3 전원 전압은 제1 전원 전압과 제2 전원 사이에 있다.

Description

씨모스(CMOS) 회로와 바이폴라 회로가 혼재되어 있는 반도체 디바이스
제1도는 제1 종래 기술의 반도체 디바이스를 도시하는 블럭 회로도.
제2a도는 제1도의 CMOS-ECL 레벨 변환 회로의 상세한 회로도.
제2b도는 제1도의 ECL-CMOS 레벨 변환 회로의 상세한 회로도.
제3도는 제2 종래 기술의 반도체 디바이스를 도시하는 블럭 회로도.
제4a도는 제3도의 ECL-CMOS 레벨 변환 회로의 상세한 회로도.
제4b도는 제3도의 CMOS-ECL 레벨 변환 회로의 상세한 회로도.
제5도는 본 발명에 따른 반도체 디바이스의 제1 실시에를 도시하는 블럭도.
제6a도는 제5도의 CMOS-ECL 레벨 변환 회로의 상세한 회로도.
제6b도는 제5도의 ECL-CMOS 레벨 변환 회로의 상세한 회로도.
제7a도 및 제7b도는 제5도의 VDD전압 발생 회로의 상세한 회로도.
제8a도는 제6도의 TTL-CMOS 레벨 변환 회로의 상세한 회로도.
제8b도는 제6도의 CMOS-TTL 레벨 변환 회로의 상세한 회로도.
제9도는 본 발명에 따른 반도체 디바이스의 제2 실시예를 도시하는 블럭 회로도.
*도면의 주요 부분에 대한 부호의 설명
101:TTL 입력 버퍼202:ECL 회로(바이폴라 회로)
301, 305, 306, 402, 403:레벨 변환 회로
304:VDD'전압 발생 회로401, 402, 404, 405:CMOS 회로
BK1, BK1':입력 블럭BK2, BK2':내부 블럭
BK3, BK3':출력 블럭GND:제1 전원 전압(접지 전압)
VEE:제2 전원 전압VDD':제3 전원 전압
VDD:제4 전원 전압
본 발명은 반도체 디바이스에 관한 것으로서, 특히 CMOS 논리 회로들과 바이폴라 논리 회로들이 혼재되어 있는 반도체 디바이스에 관한 것이다.
최근에, 고속 논리 대규모 집적(Large Scale Intergrated; LSI) 회로, 특히 통신 LSI 회로에서, 고속 특성 및 고부하 특성을 갖고 있는 에미터 결합 논리(Emitter Coupled Logic; ECL) 회로와 같은 바이폴라 회로들 및 저전력 소비 특성 및 고제조 수율을 갖는 상보형 금속-산화물-반도체(Complementary metal oxide semiconductor;CMOS) 회로들은 동일 칩상에 구성되어 시스템의 성능을 향상시킨다.
CMOS 회로와 ECL 회로가 혼재되어 있는 제1 종래 기술의 반도체 디바이스에서, CMOS 회로는 양(+) 전원 전압(VDD)와 접지 전압(GND) 사이에서 동작하고, ECL 회로는 접지 전압(GND)와 음(-) 원 전압(VEE) 사이에서 동작한다. 이에 대해서는 후술될 것이다.
그러나, 제1 종래의 반도체 디바이스에서는, CMOS 논리 신호들과 ECL 논리 신호들 간의 차가 크기 때문에, 레벨 변환 회로(level conversion circuits)의 소자 수가 증가되고, 또한 이러한 레벨 변환에 필요한 시간도 증가된다.
CMOS 회로와 ECL 회로가 혼재되어 있는 제2 종래 기술의 반도체 디바이스에서, CMOS 회로는 ECL 회로와 동일한 방식으로 접지 전압(GND)와 음 전원 전압(VEE) 사이에서 동작한다(JP-A-SHO62-214655 참조). 이에 대해서는 후술될 것이다.
그러나, CMOS 회로가 전원 전압(VEE)(정확하게는, -5.2V 또는 -4.5V)에 의거하여 동작하기 때문에, CMOS 회로 소자들은 신뢰성이 저하되고, 따라서 CMOS 회로의 층들을 절연하는 게이트의 지속기간(duration)도 또한 저하된다.
그러므로, 본 발명의 목적은 바이폴라 회로들과 CMOS 회로들(또는 BiCMOS 회로들)이 혼재되어 있는 반도체 디바이스에서, CMOS 논리 신호와 바이폴라 논리 신호 사이의 레벨 변환 회로를 간단화하고, 또한 레벨 변환 속도를 증가시키거나 CMOS 회로들의 신뢰성을 확립하기 위한 것이다.
본 발명에 따르면, CMOS(또는 BiCMOS) 회로와 바이폴라 회로가 혼재되어 있는 반도체 디바이스에서, 바이폴라 회로는 제1 전원 전압과 제2 전원 사이에서 동작하고, CMOS 회로 및 레벨 변환 회로는 제1 전원 전압과 제3 전원 전압 사이에서 동작한다. 제3 전원 전압은 제1 전원 전압과 제2 전원 전압 사이에 있다.
즉, 제1, 제2 및 제3 전원 전압들이 GND, VEE 및 VDD'로 표시된다면, 다음이 만족된다.
GND VDD'VEE
예를 들어, GND = 0 V, VEE=-4.5 V 또는 -5.2 V라면, CMOS(또는 BiCMOS) 회로 및 레벨 변환 회로는 음 전원 측에서 동작한다. 그러나, 이 경우에, CMOS(또는 BiCMOS) 회로 및 레벨 변환 회로의 전원 전압 크기(GND-VDD')는 바이폴라 회로의 음 전원 측의 전원 전압 크기(GND-VEE)보다 작아진다.
결과적으로, CMOS(또는 BiCMOS) 회로의 논리 신호 레벨은 바이폴라 회로의 논리 신호 레벨에 접근하여, 이들 논리 신호 레벨들 간의 변환이 쉽게 된다. 다시 말하면, 양 전원 측과 음 전원 측간의 변환은 내부 블럭에서는 수행되지 않고, 입력 블럭과 출력 블럭에서 수행된다. 또한, 음 전원 측에서 동작하는 CMOS(또는 BiCMOS) 회로는 회로 및 디바이스 구조를 변형하지 않고도 음 전원 측에서 동작될 수 있다.
본 발명은 첨부된 도면을 참조하여, 종래 기술과 비교하여 후술하는 설명으로부터 더 명백히 이해될 것이다.
양호한 실시예의 기술에 앞서서, 제1도, 제2a도, 제2b도, 제3도 및 제4a도를 참조하여 종래 기술의 반도체 디바이스들에 대해서 설명하기로 한다.
제1 종래 기술의 반도체 디바이스를 도시하는 제1도에서, 입력 블럭(BK1), 내부 블럭(BK2) 및 출력 블럭(BK3)은 동일 칩상에 제공된다.
제1도에서, 입력 블럭(BK1)의 TTL 입력 버퍼(101), 내부 블럭(BK2)의 CMOS 회로(104 및 103) 및 출력 블럭(BK3)의 TTL 출력 버퍼(104)는 양 전원 측상에서, 즉 (+5V 또는 +3.3V와 같은) 전원 전압(VDD)와 접지 전압(GND; 0 V) 사이에서 동작된다. 또한, 입력 블럭(BK1)의 ECL 입력 버퍼(201), 내부 블럭(BK2)의 ECL 회로(202) 및 출력 블럭(BK3)의 ECL 출력 버퍼(203)은 음 전원 측상에서, 즉 접지 전압(GND)와 (-4.5V 또는 -5.2V와 같은) 전원 전압 사이에서 동작된다. 또한, CMOS 회로(102)의 출력은 ECL 회로(202)에 공급하기 위한 CMOS 대 ECL 레벨 변환 회로(301)와 ECL 회로(202)의 출력을 CMOS 회로(103)의 입력에 공급하기 위한 ECL 대 CMOS 레벨 변환 회로(302)는 내부 블럭(BK2)에 제공된다.
또한, CMOS 대 ECL 레벨 변환 회로(301)은 3개의 전원(VDDGND 및 VEE)에 의해서 동작된다. 제2a도에 도시한 바와 같이, CMOS 대 ECL 레벨 변환 회로(301)은 전원들(VDD및 VEE) 사이에 직렬로 연결된 트랜지스터(3011)과 저항들(3012 및 3013)을 포함하는 제1 레벨 변환단과 전원들(GND와 VEE) 사이에 직렬로 연결된 트랜지스터(3014)와 저항(3015)를 포함하는 제2 레벨 변환단으로 구성된다. 또한, ECL 대 CMOS 레벨 변환 회로(302)는 3개의 전원 전압들(VDDGND 및 VEE)에 의해서 동작된다. 제2b도에 도시된 바와 같이, ECL 대 CMOS 레벨 변환 회로(302)는 전원들(GND와 VEE) 사이에 직렬로 연결된 트랜지스터(3021)과 저항(3025)를 포함하는 제1 레벨 변환단과 전원들(VDD및 VEE) 사이에 직렬로 연결된 저항(3023), 트랜지스터(3024) 및 저항(3025)를 포함하는 제2 레벨 변환단과 전원들(VDD및 GND)사이의 CMOS 인버터(3026)을 포함하는 제3 레벨 변환단으로 구성된다.
여기에서, VDD=3.3 V, VEE=-5.2이고, CMOS 논리 진폭이 0 V 내지 3.3 V 이며, ECL 논리 진폭이 -1.1 V ± 0.3 V라면, 레벨 변환 회로(301 및 302)에 의한 하이 레벨 변환의 전위차는 3.3 V + 0.8 V=4.1 V이고, 또한 레벨 변환 회로(301 및 302)에 의한 로우 레벨 변환의 전위차는 0 V + 1.4 V = 1.4 V이다. 제1도에서, 양 전원 측상에서, 즉 2개의 전원 전압들(VDD및 GND)에 의해서 동작되는 시스템의 소자들은 (101) 내지 (104)와 같은 100 이상의 참조 번호로 표시되고; 음 전원 측상에서, 즉 2개의 전원 전압들(VEE및 GND)에 의해서 동작되는 시스템의 소자들은 (201) 내지(203)과 같은 200 이상의 참조 번호로 표시되며; 3개의 전원 전압들(VDD, VEE및 GND)에 의해서 동작되는 시스템의 소자들은 (301) 및 (302)와 같은 300 이상의 참조 번호로 표시된다.
그러나, 제1도의 반도체 디바이스에서, 상술된 바와 같이, CMOS 논리 신호들과 바이폴라 논리 신호들 간의 차가 크기 때문에 레벨 변환 회로(301 및 302)의 수는 증가하고, 또한 그러한 레벨 변환 시간도 증가한다.
제2 종래 기술의 반도체 디바이스를 도시하는 제3도에서, 입력 블록(BK1'), 내부 블록(BK2') 및 출력 블록(BK3')는 동일 칩상에 제공된다(일본국 공개소 62-214655 참조).
제3도에서, 출력 블록(BK3')의 TTL 출력 버퍼(101')는 음 전원 측상에서, 즉 전원 전압(VDD)와 접지 전압(GND) 사이에서 동작된다. 또한, 입력 블록(BKD1')의 ECL 입력 버퍼(201'), ECL 대 CMOS 레벨 변환 회로(202') 및 내부 블록(BK2')의 CMOS 회로(203')는 음 전원 측상에서, 즉, 접지 전압(GND)와 전원 전압(VEE) 사이에서 동작된다. 더욱이, CMOS 대 TTL 레벨 변환 회로(301')는 3개의 전원 전압(VDDGND 및 VEE)에 의해 동작된다.
제4a도에 도시된 바와 같이, ECL 대 CMOS 레벨 변환 회로(202')는 전원 전압(GND와 VEE)들 사이에 병렬로 연결된 트랜지스터(2021') 및 저항(2022')로 구성된다.
또한, 제4b도에 도시한 바와 같이, CMOS 대 TTL 레벨 변환 회로(301')는 전원들(GND와 VEE)들 사이의 CMOS 인버터(3011')를 포함하는 제1 레벨 변환단, 전원들(VDD와 GND) 사이에 직렬로 연결된 저항(3012')와 트랜지스터(3013')와 저항(3014')를 포함하는 제2 레벨 변환단, 및 전원 전압들(VDD와 GND) 사이의 CMOS 인버터(3015')를 포함하는 제3레벨 변환단으로 구성된다.
또한, 제3도에서, 음 전원 측상에서, 즉 전원 전압(VDD)와 접지 전압(GND) 사이에서 동작되는 시스템의 소자들은 (101')와 같은 100' 이상의 참조 번호로 표시되고; 음 전원 측상에서, 즉 2개의 전원 접압들(VEE및 GND)에 의해서 동작되는 시스템의 소자들은 (201') 내지 (203')과 같은 200' 이상의 참조 번호로 표시되며; 3개의 전원 전압들(VDD, VEE및 GND)에 의해서 동작되는 시스템의 소자들은 (301')와 같은 300'이상의 참조 번호로 표시됨을 주의하라.
상술된 바와 같이, 제3도의 반도체 디바이스에서, CMOS 회로(203')는 전원 전압(VEE)(엄밀하게는 5.2V 또는 4.5V)를 기준으로 하기 때문에, 게이트 산화물층의 신뢰성 및 내구성의 확립은 게이트 길이가 0.5㎛보다 작고 게이트 산화물막들의 두께가 100㎚보다 작으며 3.3V 보다 작은 전원 전압 이하에서 동작되는 CMOS 디바이스에서는 문제가 된다.
본 발명의 양호한 제1 실시예를 도시하는 제5도에서, 음 전원 측상에서, 즉 전원 전압(GND)와 전원 전압(VDD') 사이에서 동작되는 CMOS 회로(401 및 402)는 음 전원 측상에서, 즉 전압들(VDD와 GND) 사이에서 동작되는 제1도의 내부 블록(BK2)의 CMOS 회로(102 및 103)을 대신해서 제공된다. 동시에, CMOS 대 ECL 레벨 변환 회로(402)와 음 전원 측상에서, 즉 전압들(VDD' 와 GND) 사이에서 동작되는 ECL 대 CMOS 레벨 변환 회로(403)은 CMOS 대 ECL 레벨 변환 회로(301)과 전압들(VDD, VEE및 GND)에 의해서 동작되는, 제1도의 ECL 대 CMOS 레벨 변환 회로(302)를 대신해서 제공된다.
GND VDD' VEE
예를 들면,
|VDD'| = VDD이면,(1)
CMOS 회로들(401 및 404)의 회로 구성과 디바이스 구성은 제1도의 CMOS 회로들(102 및 103)의 구성들과 같다.
제6a도에 도시된 바와 같이, CMOS 대 ECL 레벨 변환 회로(402)는 전원들(GND와 VDD) 사이에 직렬로 접속된 부하로서의 CMOS 인버터(4021) 및 트랜지스터(4022)로 구성된다. 따라서, 소자들의 수와 레이아웃의 면적은 감소될 수 있고 제2도의 CMOS 대 ECL 레벨 변환 회로(301)에 비교해서 레벨 변환 속도는 증가될 수 있다. 만일 ECL 회로(202)가 변형된다면, CMOS 대 ECL 레벨 변환 회로(402)는 불필요하게 된다는 것을 주의해야 한다.
또한, 제6b도에 도시된 바와 같이, ECL 대 CMOS 레벨 변환 회로(403)은 전원들 (GND 및 VDD') 사이에 직렬로 접속되는 트랜지스터(4031) 및 저항(4032)로 구성된다. 그러므로, 소자들의 수와 레이아웃의 면적은 감소될 수 있고 제2b도의 ECL 대 CMOS 레벨 변환 회로(301)에 비해서 레벨 변환 속도는 증가될 수 있다. 예를 들면, 만일 VDD'가 3.3V이면, 레벨 변환 회로(402 및 403)에서 하이 레벨의 변환량은 0.0V+0.8V이고, 로우 레벨의 변환량은 3.3V-1.4V=1.6V이다. 즉, 제1도의 반도체 디바이스에 비해서 하이 레벨 변환량은 전위차가 3.3V로 감소되고, 로우 레벨 변환량은 전위차가 0.2V로 증가된다. 따라서, 하이 레벨 및 로우 레벨 변환량의 총합은 제1도의 반도체 디바이스에서보다 제5도의 반도체 디바이스에서 3.1V 만큼 더 작다. 다시 말하면, 제1도의 반도체 디바이스에 비해서 제5도의 반도체 디바이스에서 총합만큼 회로의 전력 지연 곱(power delay product)이 향상된다.
또한, 내부 블록(BK2)에서 전원 전압(VDD')를 생성하기 위한 VDD' 전압 생성 회로(304)은 입력 블록(BK1)에서 제공된다. 이 VDD' 전압 생성 회로(304)는 3개의 전원 전압(VDD, VEE및 GND)에 의해서 동작된다. 예를 들면, 제7a도에 도시된 바와 같이, 이 VDD' 전압 생성 회로(304)는 전원 전압들 (VDD및VEE') 사이에 직렬로 접속된 저항들(3041 및 3042) 및 트랜지스터(3043)으로 구성된다. 이 경우에는, 트랜지스터(3043)은 전압(GND)에 의해 제어된다. 또한, 제7b도에 도시된 바와 같이, VDD' 전압 생성 회로(304)는 트랜지스터들(3044, 3046 및 3047)의 베이스-에미터 전압들의 조합일 수 있다.
제5도에서, 상기 회로(305)의 출력이 음 전원 측상에서 동작되는 CMOS 회로(401)로의 입력이 되도록 입력 블록(BK1)에서 TTL 입력 단자(IN1)로부터의 신호 입력은 TTL 입력 버퍼(101)을 경유하여 TTL 대 CMOS 레벨 변환 회로(305)로 공급되고, 음 전원측, 즉 GND와 VDD' 사이로 변환된다. 이 TTL 대 CMOS 레벨 변환 회로(305)는 3개의 전원들(VDDGND 및 VEE)에 의해 동작된다. 제8a도에 도시된 바와 같이, TTL 대 CMOS 레벨 변환 회로(305)는 전원들(VDD와 GND) 사이의 CMOS 인버터를 포함하는 레벨 변환단, 전원 전압들 (VDD와 GND) 사이에 직렬로 접속된 트랜지스터(3052) 및 저항들(3053 및 3054)를 포함하는 제2 레벨 변환단 및 CMOS 인버터(3055)와 다이오드-접속된 트랜지스터들(3056 및 3057)을 포함하는 제3 레벨 변환단으로 구성된다. 반대로, 음 전원 측에서 동작되는 CMOS 회로(404)로 부터의 출력이 CMOS 대 TTL 레벨 변환 회로(306)에 의해 음 전원측, 즉 전원 전압(GND와 VDD)들 사이로 변환된 후, TTL 출력 버퍼(104)로의 입력이 된다.
제8b도에 도시된 바와 같이, CMOS 대 TTL 레벨 변환 회로(306)은 전원 전압들(GND와 VEE') 사이에 직렬로 접속된 트랜지스터(3061) 및 저항(3062)를 포함하는 제1레벨 변환단, 전원 전압들(VDD와 VEE) 사이에 직렬로 접속된 트랜지스터(3064) 및 저항(3063)을 포함하는 제2 레벨 변환단 및 전원 전압들(VDD와 GND) 사이의 CMOS 인버터(3066)을 포함하는 제3 레벨 변환단으로 구성된다.
제5도에서, 음 전원 측상에서, 즉 2개의 전원 전압들(VDD및 GND)에 의해서 동작되는 시스템의 소자들은 (101) 및 (104)와 같은 100 이상의 참조 번호로 표시되고; 양 전원 측상에서, 즉 2개의 전원 전압들(VEE및 GND)에 의해서 동작되는 시스템의 소자들은 (201) 내지 (203)과 같은 200 이상의 참조 번호로 표시되며; 3개의 전원 전압들(VDD, VEE및 GND)에 의해서 동작되는 시스템의 소자들은(301) 내지 (302)와 같은 300 이상의 참조 번호로 표시되고, 부전원 측상에서, 즉 2개의 전원 전압들(VDD' 및 GND)에 의해서 동작되는 다른 시스템의 소자들(401) 내지 (404)와 같은 400 이상의 참조 번호로 표시되는 것을 주의하라.
본 발명의 제2 실시예를 도시하는 제9도에서, ECL 회로는 내부 블록(BK2)에서는 부재하고 제3도의 CMOS 회로(203')에 대응하는 CMOS 회로(405)는 내부 블록(BK2)에 존재한다. 이 경우에, 내부 블록(BK2) 범위 안의 각각의 소자는 음 전원 측상에서, 즉 전원 전압들(GND와 VDD') 사이에서 동작된다. 따라서, CMOS 회로(405)의 회로 구성과 디바이스 구성은 양 전원 측상에서, 즉 전원 전압들(VDD와 GND) 사이에서 동작되는 제5도의 CMOS(401 및 404)의 구성들과 같을 수 있다.
상술된 실시예에서, 접지 전압(GND=0V)에 비해서, 전원 전압(VDD)는 양 전압이고, 전원 전압들(VDD및 VEE)는 음 전압이다. 그러나, 만약 접지 전압(GND)가 임의값이면, 각각의 전원 전압은 다음의 관계를 만족시키도록 결정된다:
VDDGND VDD' VEE
이 경우에는, 상술된 공식(1)은 다음으로 대체된다.
VDD- GND = GND - VDD'
상술된 바와 같이, 본 발명에 따르면, 바이폴라 회로들과 CMOS(또는 BiCMOS) 회로들이 혼재되어 있는 반도체 디바이스에서, CMOS 신호들과 바이폴라 신호들 사이의 레벨 변환 회로들은 간단화될 수 있고, 또한 레벨 변환 속도는 증가될 수 있으며, 더욱이 CMOS 회로들의 신뢰성은 향상될 수 있다.

Claims (13)

  1. 접지와 동일한 제1 전원 전압과, 바이폴라 회로들에 대해 음(negative) 전위로 유지되는 제2 전원 전압; 상보형 금속-산화물-반도체(CMOS) 회로들에 대해 양(positive) 전위로 유지되는 제4 전원 전압과, 상기 제4 전압 레벨과 동일한 절대값을 가진 음 전위로 유지되는 제3 전원 전압; 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 동작하는 바이폴라 회로; 상기 제1 전원 전압과, 상기 제1 및 제2 전원 전압들간에 있는 상기 제3 전원 전압 사이에서 동작하는 CMOS 회로; 상기 바이폴라 회로와 상기 CMOS 회로 사이에 접속되어 상기 제1 및 제2 전원 전압들 사이에서 동작하는 제1 레벨 변환 회로; 및 상기 CMOS 회로에 접속되어, 상기 제4 전원 전압과 상기 제1 전원 전압 사이의 전압을 가진 신호와 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전압을 가진 신호 사이의 레벨 변환을 수행하는 제2 레벨 변환 회로를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 CMOS 회로와 상기 바이폴라 회로는 바이씨모스(BiCMOS) 회로를 구성하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제2 레벨 변환 회로에 접속되어 상기 제4 전원 전압과 상기 제1 전원 전압 사이에서 동작하는 제1 버퍼를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서, 상기 바이폴라 회로에 접속되어 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 동작하는 제2 버퍼를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 제4 전원 전압과 상기 제1 전원 전압 간의 차는 상기 제1 전원 전압과 상기 제3 전원 전압 간의 차와 거의 동일한 것을 특징으로 하는 반도체 디바이스.
  6. 접지와 동일한 제1 전원 전압과, 바이폴라 회로들에 대해 음 전위로 유지되는 제2 전원 전압; CMOS 회로들에 대해 양 전위로 유지되는 제4 전원 전압과, 상기 제4 전압 레벨과 동일한 절대값을 가진 음 전위로 유지되는 제3 전원 전압; 상기 제1 전원 전압과 상기 제2 전원 전압 사이에서 동작하는 제1 버퍼; 상기 제1 전원 전압과, 상기 제1 및 제2 전원 전압들간에 있는 상기 제3 전원 전압 사이에서 동작하는 CMOS 회로; 상기 제1 버퍼와 상기 CMOS 회로 사이에 접속되어 상기 제1 및 제2 전원 전압들 사이에서 동작하는 제1 레벨 변환 회로; 및 상기 CMOS 회로에 접속되어, 상기 제4 전원 전압과 상기 제1 전원 전압 사이의 전압을 가진 신호와 상기 제1 전원 전압과 상기 제2 전원 전압 사이의 전압을 가진 신호 사이의 레벨 변환을 수행하는 제2 레벨 변환 회로를 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 CMOS 회로와 상기 바이폴라 회로는 BiCMOS 회로를 구성하는 것을 특징으로 하는 반도체 디바이스.
  8. 제6항에 있어서, 상기 제2 레벨 변환 회로에 접속되어 상기 제4 전원 전압과 상기 제1 전원 전압 사이에서 동작하는 제2 버퍼를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제6항에 있어서, 상기 제4 전원 전압과 상기 제1 전원 전압 간의 차는 상기 제1 전원 전압과 상기 제3 전원 전압 간의 차와 거의 동일한 것을 특징으로 하는 반도체 디바이스.
  10. 접지와 동일한 제1 전원 전압과, 바이폴라 회로들에 대해 음 전위로 유지되는 제2 전원 전압; CMOS 회로들에 대해 양 전위로 유지되는 제4 전원 전압과, 상기 제4 전압 레벨과 동일한 절대값을 가진 음 전위로 유지되는 제3 전원 전압; 상기 제1 및 제2 전원 라인들에 접속되어 제1 입력 신호를 수신하고 TTL 논리 레벨을 가진 제1 내부 신호를 출력하는 제1 입력 버퍼; 상기 제1 및 제2 전원 라인들에 접속되어 상기 제1 내부 신호를 CMOS 논리 레벨을 가진 제2 내부 신호로 변환하는 제1 레벨 변환 회로; 상기 제1 및 제3 전원 라인들에 접속되어 상기 제2 내부 신호를 수신하고 상기 CMOS 논리 레벨을 가진 제3 내부 신호를 출력하는 CMOS 논리 회로; 상기 제1 및 제3 전원 라인들에 접속되어 상기 제3 내부 신호를 ECL 논리 레벨을 가진 제4 내부 신호로 변환하는 제2 레벨 변환 회로; 및 상기 제1 및 제4 전원 라인들에 접속되어 상기 제4 내부 신호를 수신하고 제1 출력 신호를 출력하는 제1 출력 버퍼를 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제10항에 있어서, 상기 CMOS 회로와 상기 바이폴라 회로는 BiCMOS 회로를 구성하는 것을 특징으로 하는 반도체 디바이스.
  12. 제10항에 있어서, 상기 제4 전원 전압과 상기 제1 전원 전압 간의 차는 상기 제1 전원 전압과 상기 제3 전원 전압 간의 차와 거의 동일한 것을 특징으로 하는 반도체 디바이스.
  13. 제10항에 있어서, 상기 제1 전원 전압은 접지 전압이고, 상기 제2 및 제3 전원 전압들은 음 전압들인 것을 특징으로 하는 반도체 디바이스.
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