JP2566064B2 - 入出力バッファ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入出
力バッファ回路に係り、特に異なる電源電圧で動作する
デバイスとの入出力インターフェイスを可能にする入出
力バッファ回路に関する。
力バッファ回路に係り、特に異なる電源電圧で動作する
デバイスとの入出力インターフェイスを可能にする入出
力バッファ回路に関する。
【０００２】
【従来の技術】図１１は、従来の半導体集積回路におい
て例えばＣＭＯＳ ＦＥＴ（相補性絶縁ゲート型電界効
果トランジスタ）が用いられた入出力バッファ回路を示
している。ここで、１１は入出力用パッド、１２および
１３は上記入出力用パッドを共通に使用する入力バッフ
ァ回路および出力バッファ回路である。上記出力バッフ
ァ回路１３は、電源電位（Ｖcc）ノードと接地電位（Ｖ
ss）ノードとの間に直列に接続されたＰチャネル型ＭＯ
Ｓトランジスタ（ＰＭＯＳトランジスタ）ＱＰ１および
Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジス
タ）ＱＮ１を有し、出力イネーブル信号ＥＮが活性化し
た時に集積回路内部回路からの出力信号Ｄｏｕｔを上記
入出力用パッド１１に出力する。上記入力バッファ回路
１２は、入力段にＰＭＯＳトランジスタＱＰ２およびＮ
ＭＯＳトランジスタＱＮ２からなるＣＭＯＳインバータ
が用いられており、集積回路外部から上記入出力用パッ
ド１１を介して入力する信号を内部入力信号Ｄｉｎとし
て集積回路内部回路に入力する。
て例えばＣＭＯＳ ＦＥＴ（相補性絶縁ゲート型電界効
果トランジスタ）が用いられた入出力バッファ回路を示
している。ここで、１１は入出力用パッド、１２および
１３は上記入出力用パッドを共通に使用する入力バッフ
ァ回路および出力バッファ回路である。上記出力バッフ
ァ回路１３は、電源電位（Ｖcc）ノードと接地電位（Ｖ
ss）ノードとの間に直列に接続されたＰチャネル型ＭＯ
Ｓトランジスタ（ＰＭＯＳトランジスタ）ＱＰ１および
Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジス
タ）ＱＮ１を有し、出力イネーブル信号ＥＮが活性化し
た時に集積回路内部回路からの出力信号Ｄｏｕｔを上記
入出力用パッド１１に出力する。上記入力バッファ回路
１２は、入力段にＰＭＯＳトランジスタＱＰ２およびＮ
ＭＯＳトランジスタＱＮ２からなるＣＭＯＳインバータ
が用いられており、集積回路外部から上記入出力用パッ
ド１１を介して入力する信号を内部入力信号Ｄｉｎとし
て集積回路内部回路に入力する。
【０００３】上記入出力バッファ回路を出力バッファと
して使用する場合、出力イネーブル信号ＥＮを“Ｈ”レ
ベルにすれば、出力信号Ｄout の“Ｈ”／“Ｌ”レベル
に応じて入出力用パッド１１に“Ｈ”／“Ｌ”レベルの
信号が出力される。これに対して、上記入出力バッファ
回路を入力バッファとして使用する場合、出力イネーブ
ル信号ＥＮを“Ｌ”レベルにすれば、ＰＭＯＳトランジ
スタＱＰ１のゲートノードＮ１、ＮＭＯＳトランジスタ
ＱＮ１のゲートノードＮ２がそれぞれ対応して“Ｈ”／
“Ｌ”レベルになり、入出力ノードＮ３が高インピーダ
ンス状態になり、入出力用パッド１１から入出力ノード
Ｎ３を経て入力段インバータに信号が入力され、最終的
に集積回路内部回路に内部入力信号Ｄｉｎが入力され
る。
して使用する場合、出力イネーブル信号ＥＮを“Ｈ”レ
ベルにすれば、出力信号Ｄout の“Ｈ”／“Ｌ”レベル
に応じて入出力用パッド１１に“Ｈ”／“Ｌ”レベルの
信号が出力される。これに対して、上記入出力バッファ
回路を入力バッファとして使用する場合、出力イネーブ
ル信号ＥＮを“Ｌ”レベルにすれば、ＰＭＯＳトランジ
スタＱＰ１のゲートノードＮ１、ＮＭＯＳトランジスタ
ＱＮ１のゲートノードＮ２がそれぞれ対応して“Ｈ”／
“Ｌ”レベルになり、入出力ノードＮ３が高インピーダ
ンス状態になり、入出力用パッド１１から入出力ノード
Ｎ３を経て入力段インバータに信号が入力され、最終的
に集積回路内部回路に内部入力信号Ｄｉｎが入力され
る。
【０００４】図１２は、図１１中のＰＭＯＳトランジス
タＱＰ１、ＮＭＯＳトランジスタＱＮ１の断面構造を示
している。ここで、２１はＰ型半導体基板、２２はＮウ
ェル、２３は上記Ｎウェル２２に形成されたＰＭＯＳト
ランジスタＱＰ１のソース・ドレイン用のＰ型不純物領
域、２４は上記Ｎウェル２２に形成された電極引出し用
のＮ型不純物領域、２５はＰウェル、２６は上記Ｐウェ
ル２５に形成されたＮＭＯＳトランジスタＱＮ１のソー
ス・ドレイン用のＮ型不純物領域、２７は上記Ｐウェル
２５に形成された電極引出し用のＰ型不純物領域、２８
は基板表面のゲート絶縁膜、２９はＰＭＯＳトランジス
タＱＰ１用のゲート電極、３０はＰＭＯＳトランジスタ
ＱＰ１用のソース配線、３１はＮＭＯＳトランジスタＱ
Ｎ１用のゲート電極、３２はＮＭＯＳトランジスタＱＮ
１用のソース配線、３３はＰＭＯＳトランジスタＱＰ１
およびＮＭＯＳトランジスタＱＮ１のドレイン配線であ
る。
タＱＰ１、ＮＭＯＳトランジスタＱＮ１の断面構造を示
している。ここで、２１はＰ型半導体基板、２２はＮウ
ェル、２３は上記Ｎウェル２２に形成されたＰＭＯＳト
ランジスタＱＰ１のソース・ドレイン用のＰ型不純物領
域、２４は上記Ｎウェル２２に形成された電極引出し用
のＮ型不純物領域、２５はＰウェル、２６は上記Ｐウェ
ル２５に形成されたＮＭＯＳトランジスタＱＮ１のソー
ス・ドレイン用のＮ型不純物領域、２７は上記Ｐウェル
２５に形成された電極引出し用のＰ型不純物領域、２８
は基板表面のゲート絶縁膜、２９はＰＭＯＳトランジス
タＱＰ１用のゲート電極、３０はＰＭＯＳトランジスタ
ＱＰ１用のソース配線、３１はＮＭＯＳトランジスタＱ
Ｎ１用のゲート電極、３２はＮＭＯＳトランジスタＱＮ
１用のソース配線、３３はＰＭＯＳトランジスタＱＰ１
およびＮＭＯＳトランジスタＱＮ１のドレイン配線であ
る。
【０００５】ところで、素子の微細化に伴い、信頼性の
観点からデバイス自身の電源電圧が降下せざるを得なく
なってきており、電源電圧が例えば５Ｖから３．３Ｖへ
移行する傾向がある。特に、最近のマイクロプロセッサ
などは、電源電圧が３．３Ｖに移行すると考えられてい
る。そこで、ある集積回路の電源電圧を３．３Ｖにして
も、インターフェイスしようとする他のデバイス（周辺
ロジック回路やメモリなど）が５Ｖで動作する場合が考
えられ、この場合には、上記集積回路に設けられる前記
したような入出力バッファ回路中の入出力ノードＮ３に
入力電位として５Ｖが印加されることになる。この場
合、Ｎウェル２２の電位は３．３Ｖであるので、５Ｖの
入力電位が印加されるＰ型不純物領域２３とＮウェル２
２とのＰＮ接合（図中Ａ部）が順バイアスになっていま
い、インターフェイスが不可能になってしまうという問
題が生ずる。また、入力段インバータのＰＭＯＳトラン
ジスタＱＰ２およびＮＭＯＳトランジスタＱＮ２の各ゲ
ートにも５Ｖの入力電圧が印加されてしまい、信頼性上
問題である。
観点からデバイス自身の電源電圧が降下せざるを得なく
なってきており、電源電圧が例えば５Ｖから３．３Ｖへ
移行する傾向がある。特に、最近のマイクロプロセッサ
などは、電源電圧が３．３Ｖに移行すると考えられてい
る。そこで、ある集積回路の電源電圧を３．３Ｖにして
も、インターフェイスしようとする他のデバイス（周辺
ロジック回路やメモリなど）が５Ｖで動作する場合が考
えられ、この場合には、上記集積回路に設けられる前記
したような入出力バッファ回路中の入出力ノードＮ３に
入力電位として５Ｖが印加されることになる。この場
合、Ｎウェル２２の電位は３．３Ｖであるので、５Ｖの
入力電位が印加されるＰ型不純物領域２３とＮウェル２
２とのＰＮ接合（図中Ａ部）が順バイアスになっていま
い、インターフェイスが不可能になってしまうという問
題が生ずる。また、入力段インバータのＰＭＯＳトラン
ジスタＱＰ２およびＮＭＯＳトランジスタＱＮ２の各ゲ
ートにも５Ｖの入力電圧が印加されてしまい、信頼性上
問題である。
【０００６】上記したように信号入力時にＰ型不純物領
域とＮウェルとのＰＮ接合が順バイアスになることに起
因する問題点を解決するため、図１３に示すような入出
力バッファ回路の例が文献；ISSCC 90,Digest,pp48,"Sy
stem,Process,and Design Implication of a Reduced S
upply Voltage Microprocessor",Randy Allmon et al.
に記載されている。ここでは、上記問題点の解決に関係
する回路だけを示しており、各種のコントロール回路の
図示は省略されている。なお、第１の電源電位Ｖcc1 と
して３．３Ｖ、第２の電源電位Ｖcc2 として５Ｖが用い
られている。
域とＮウェルとのＰＮ接合が順バイアスになることに起
因する問題点を解決するため、図１３に示すような入出
力バッファ回路の例が文献；ISSCC 90,Digest,pp48,"Sy
stem,Process,and Design Implication of a Reduced S
upply Voltage Microprocessor",Randy Allmon et al.
に記載されている。ここでは、上記問題点の解決に関係
する回路だけを示しており、各種のコントロール回路の
図示は省略されている。なお、第１の電源電位Ｖcc1 と
して３．３Ｖ、第２の電源電位Ｖcc2 として５Ｖが用い
られている。
【０００７】図１３において、サイズの大きな出力用の
ＰＭＯＳトランジスタＱＰ３の基板（Ｎウェル）はＶcc
2(=5V)電位に接続されている。また、信号入力時に入出
力ノードＮ４の電位をＰＭＯＳトランジスタＱＰ３のゲ
ートノードＮ３に伝えてその電位が最終的にＶcc2(=5V)
電位まで達するように上昇させるために、ゲートがＶcc
1(=3.3V)電位に接続されたＰＭＯＳトランジスタＱＰ２
が挿入されている。また、信号出力時にＰＭＯＳトラン
ジスタＱＰ１がオンした時にそのドレインノードＮ２の
Ｖcc1(=3.3V)電位を前記ゲートノードＮ３に伝えて出力
用のＰＭＯＳトランジスタＱＰ３を確実にオフさせるた
めに、ゲートがＶcc2(=5V)電位に接続されたＮＭＯＳト
ランジスタＱＮ２が挿入されている。
ＰＭＯＳトランジスタＱＰ３の基板（Ｎウェル）はＶcc
2(=5V)電位に接続されている。また、信号入力時に入出
力ノードＮ４の電位をＰＭＯＳトランジスタＱＰ３のゲ
ートノードＮ３に伝えてその電位が最終的にＶcc2(=5V)
電位まで達するように上昇させるために、ゲートがＶcc
1(=3.3V)電位に接続されたＰＭＯＳトランジスタＱＰ２
が挿入されている。また、信号出力時にＰＭＯＳトラン
ジスタＱＰ１がオンした時にそのドレインノードＮ２の
Ｖcc1(=3.3V)電位を前記ゲートノードＮ３に伝えて出力
用のＰＭＯＳトランジスタＱＰ３を確実にオフさせるた
めに、ゲートがＶcc2(=5V)電位に接続されたＮＭＯＳト
ランジスタＱＮ２が挿入されている。
【０００８】図１４は、図１３中のＰＭＯＳトランジス
タＱＰ３の断面構造を示している。ここで、２１はＰ型
半導体基板、２２はＮウェル、２３は上記Ｎウェル２２
に形成されたソース・ドレイン用のＰ型不純物領域、２
４は上記Ｎウェル２２に形成された電極引出し用のＮ型
不純物領域、２８は基板表面のゲート絶縁膜、２９はゲ
ート電極、３０はソース配線、３３はドレイン配線であ
る。
タＱＰ３の断面構造を示している。ここで、２１はＰ型
半導体基板、２２はＮウェル、２３は上記Ｎウェル２２
に形成されたソース・ドレイン用のＰ型不純物領域、２
４は上記Ｎウェル２２に形成された電極引出し用のＮ型
不純物領域、２８は基板表面のゲート絶縁膜、２９はゲ
ート電極、３０はソース配線、３３はドレイン配線であ
る。
【０００９】上記した図１３の回路によれば、出力用の
ＰＭＯＳトランジスタＱＰ３の基板はＶcc2(=5V)電位に
接続されているので、入出力ノードＮ４に５Ｖの信号が
入力しても、Ｐ型不純物領域２３とＮウェル２２とのＰ
Ｎ接合（図中Ｂ部）が順バイアスされることはないの
で、他のデバイスとの入出力インターフェイスが可能に
なる。また、信号入力状態におけるノードＮ２、Ｎ３、
Ｎ４の電圧波形は図１５に示すようになる。即ち、時刻
ｔ１から入出力ノードＮ４に５Ｖの入力が開始し、時刻
ｔ２にノードＮ４がＶcc1(=3.3V)電位を越え、時刻ｔ３
にてＶcc1 ＋Ｖtp（ＰＭＯＳトランジスタＱＰ２の閾値
電圧）の電位を越えると、ＰＭＯＳトランジスタＱＰ３
のゲートノードＮ３の電位がノードＮ４の電位に追随し
て上昇し、最終的にノードＮ３はＶcc2(=5V)電位まで達
する。これにより、出力用のＰＭＯＳトランジスタＱＰ
３は完全にオフ状態になるので、ノードＮ４からＰＭＯ
ＳトランジスタＱＰ３を通して第１の電源電位Ｖcc1 に
向かって多大な入力リーク電流が流れることは防止され
る。
ＰＭＯＳトランジスタＱＰ３の基板はＶcc2(=5V)電位に
接続されているので、入出力ノードＮ４に５Ｖの信号が
入力しても、Ｐ型不純物領域２３とＮウェル２２とのＰ
Ｎ接合（図中Ｂ部）が順バイアスされることはないの
で、他のデバイスとの入出力インターフェイスが可能に
なる。また、信号入力状態におけるノードＮ２、Ｎ３、
Ｎ４の電圧波形は図１５に示すようになる。即ち、時刻
ｔ１から入出力ノードＮ４に５Ｖの入力が開始し、時刻
ｔ２にノードＮ４がＶcc1(=3.3V)電位を越え、時刻ｔ３
にてＶcc1 ＋Ｖtp（ＰＭＯＳトランジスタＱＰ２の閾値
電圧）の電位を越えると、ＰＭＯＳトランジスタＱＰ３
のゲートノードＮ３の電位がノードＮ４の電位に追随し
て上昇し、最終的にノードＮ３はＶcc2(=5V)電位まで達
する。これにより、出力用のＰＭＯＳトランジスタＱＰ
３は完全にオフ状態になるので、ノードＮ４からＰＭＯ
ＳトランジスタＱＰ３を通して第１の電源電位Ｖcc1 に
向かって多大な入力リーク電流が流れることは防止され
る。
【００１０】ところで、図１３の回路部Ｉにおけるトラ
ンジスタＱＰ１、ＱＮ１、ＱＮ２の部分には次に述べる
ような問題がある。ＮＭＯＳトランジスタＱＰ２は、信
号入力時にはノードＮ３の電位をノードＮ２に伝える働
きをする。ＰＭＯＳトランジスタＱＰ１も、出力用のＰ
ＭＯＳトランジスタＱＰ３と同様に、信号入力時の順バ
イアスを避けるために、その基板（Ｎウェル）にはＶcc
2(=5V)電位が接続されている。しかし、図１５に示す動
作波形のように、ノードＮ２の電位はＮＭＯＳトランジ
スタＱＮ２のトランジスタ特性（バックバイアス効果な
ど）によってＶcc1 ±αになる可能性があり、ＰＭＯＳ
トランジスタＱＰ１は信号入力時はオンしているため、
オン電流による入力リークが存在してしまう。この入力
リーク電流は１〜２ｍＡ程度と考えられるが、入出力パ
ッド数が１００以上存在するマイクロプロセッサのよう
な集積回路では、１００ｍＡ以上の入力リークになり大
きな問題である。
ンジスタＱＰ１、ＱＮ１、ＱＮ２の部分には次に述べる
ような問題がある。ＮＭＯＳトランジスタＱＰ２は、信
号入力時にはノードＮ３の電位をノードＮ２に伝える働
きをする。ＰＭＯＳトランジスタＱＰ１も、出力用のＰ
ＭＯＳトランジスタＱＰ３と同様に、信号入力時の順バ
イアスを避けるために、その基板（Ｎウェル）にはＶcc
2(=5V)電位が接続されている。しかし、図１５に示す動
作波形のように、ノードＮ２の電位はＮＭＯＳトランジ
スタＱＮ２のトランジスタ特性（バックバイアス効果な
ど）によってＶcc1 ±αになる可能性があり、ＰＭＯＳ
トランジスタＱＰ１は信号入力時はオンしているため、
オン電流による入力リークが存在してしまう。この入力
リーク電流は１〜２ｍＡ程度と考えられるが、入出力パ
ッド数が１００以上存在するマイクロプロセッサのよう
な集積回路では、１００ｍＡ以上の入力リークになり大
きな問題である。
【００１１】また、図１３の回路では、出力用のＮＭＯ
ＳトランジスタＱＮ３や回路部ＩのトランジスタＱＰ
１、ＱＮ１、ＱＮ２および入力バッファ回路の入力段イ
ンバータ（図示せず）に５Ｖレベルの入力電位が印加さ
れてしまい、信頼性上問題である。
ＳトランジスタＱＮ３や回路部ＩのトランジスタＱＰ
１、ＱＮ１、ＱＮ２および入力バッファ回路の入力段イ
ンバータ（図示せず）に５Ｖレベルの入力電位が印加さ
れてしまい、信頼性上問題である。
【００１２】
【発明が解決しようとする課題】上記のように従来の入
出力バッファ回路は、この入出力バッファ回路を内蔵す
る集積回路の電源電圧（例えば３．３Ｖ）よりも高い電
圧レベル（例えば５Ｖ）の信号を出力する他のデバイス
との入出力インターフェイスをとろうとすると、インタ
ーフェイスが不可能になるか、入力リーク電流路が存在
するという問題がある。
出力バッファ回路は、この入出力バッファ回路を内蔵す
る集積回路の電源電圧（例えば３．３Ｖ）よりも高い電
圧レベル（例えば５Ｖ）の信号を出力する他のデバイス
との入出力インターフェイスをとろうとすると、インタ
ーフェイスが不可能になるか、入力リーク電流路が存在
するという問題がある。
【００１３】本発明は上記の点に鑑みてなされたもの
で、入出力バッファ回路を内蔵する集積回路の電源電圧
よりも高い電圧レベルの信号を出力する他のデバイスと
の入出力インターフェイスを可能にし、入力リーク電流
路が存在しない入出力バッファ回路を提供することを目
的とする。
で、入出力バッファ回路を内蔵する集積回路の電源電圧
よりも高い電圧レベルの信号を出力する他のデバイスと
の入出力インターフェイスを可能にし、入力リーク電流
路が存在しない入出力バッファ回路を提供することを目
的とする。
【００１４】
【課題を解決するための手段】本発明は、半導体集積回
路に設けられた入出力用パッドを共通に使用する入力バ
ッファ回路および出力バッファ回路を有する入出力バッ
ファ回路において、入出力用パッドと出力バッファ回路
の出力ノードとの間に第２のＮＭＯＳトランジスタが挿
入接続され、入力バッファ回路の入力ノードは出力バッ
ファ回路の出力ノードに接続され、あるいは、第３のＮ
ＭＯＳトランジスタを介して入出力用パッドに接続され
ていることを特徴とする。上記ＮＭＯＳトランジスタに
ディプリーション型トランジスタが用いられる場合に
は、そのゲートに集積回路の電源電位と同じレベルの電
位が与えられ、エンハンスメント型トランジスタが用い
られる場合には、そのゲートに電源電位より高いレベル
の電位が与えられることを特徴とする。
路に設けられた入出力用パッドを共通に使用する入力バ
ッファ回路および出力バッファ回路を有する入出力バッ
ファ回路において、入出力用パッドと出力バッファ回路
の出力ノードとの間に第２のＮＭＯＳトランジスタが挿
入接続され、入力バッファ回路の入力ノードは出力バッ
ファ回路の出力ノードに接続され、あるいは、第３のＮ
ＭＯＳトランジスタを介して入出力用パッドに接続され
ていることを特徴とする。上記ＮＭＯＳトランジスタに
ディプリーション型トランジスタが用いられる場合に
は、そのゲートに集積回路の電源電位と同じレベルの電
位が与えられ、エンハンスメント型トランジスタが用い
られる場合には、そのゲートに電源電位より高いレベル
の電位が与えられることを特徴とする。
【００１５】
【作用】第２のＮＭＯＳトランジスタ（あるいは、第２
のＮＭＯＳトランジスタおよび第３のＮＭＯＳトランジ
スタ）は常にオン状態であるので、入力バッファ回路お
よび出力バッファ回路による信号の入出力動作は通常通
り行われる。また、入出力用パッドは第２のＮＭＯＳト
ランジスタ（あるいは、第２のＮＭＯＳトランジスタお
よび第３のＮＭＯＳトランジスタ）の一端（Ｐウェル中
のＮ型拡散領域）に接続されており、信号入力時に入出
力用パッドに集積回路の電源電位より高いレベルの信号
が入力しても、出力バッファ回路の出力用のＰＭＯＳト
ランジスタのドレイン（Ｎウェル内のＰ型不純物領域）
に高いレベルの信号が印加されることはないので、この
Ｐ型不純物領域とＮウェルとのＰＮ接合が順バイアスさ
れることはなく、他のデバイスとの入出力インターフェ
イスを容易にとることが可能になり、入力リーク電流が
流れることもない。
のＮＭＯＳトランジスタおよび第３のＮＭＯＳトランジ
スタ）は常にオン状態であるので、入力バッファ回路お
よび出力バッファ回路による信号の入出力動作は通常通
り行われる。また、入出力用パッドは第２のＮＭＯＳト
ランジスタ（あるいは、第２のＮＭＯＳトランジスタお
よび第３のＮＭＯＳトランジスタ）の一端（Ｐウェル中
のＮ型拡散領域）に接続されており、信号入力時に入出
力用パッドに集積回路の電源電位より高いレベルの信号
が入力しても、出力バッファ回路の出力用のＰＭＯＳト
ランジスタのドレイン（Ｎウェル内のＰ型不純物領域）
に高いレベルの信号が印加されることはないので、この
Ｐ型不純物領域とＮウェルとのＰＮ接合が順バイアスさ
れることはなく、他のデバイスとの入出力インターフェ
イスを容易にとることが可能になり、入力リーク電流が
流れることもない。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１７】図１は、第１実施例に係る入出力バッファ
回路を示しており、この入出力バッファ回路を含む集積
回路には動作電源として例えば３．３Ｖの電源電圧Ｖcc
1 が与えられる。図１において、１１は入出力用パッ
ド、１２および１３は上記入出力用パッド１１を共通に
使用する入力バッファ回路および出力バッファ回路、１
４は入力コントロール回路、１５は出力コントロール回
路である。上記出力バッファ回路１３は、電源電位Ｖcc
1 ノードと接地電位Ｖssノードとの間に直列に接続され
たＰＭＯＳトランジスタＱＰ１および第１のＮＭＯＳト
ランジスタＱＮ１を有し、集積回路内部の出力コントロ
ール回路１５から入力する信号を出力ノードＮ３（ＰＭ
ＯＳトランジスタＱＰ１および第１のＮＭＯＳトランジ
スタＱＮ１のドレイン相互直列接続点）に出力し、さら
に前記入出力用パッド１１に出力する。上記入力バッフ
ァ回路１２は、入力段にＰＭＯＳトランジスタＱＰ２お
よびＮＭＯＳトランジスタＱＮ２からなるＣＭＯＳイン
バータが用いられており、その入力ノードは出力バッフ
ァ回路１３の出力ノードＮ３に接続されており、集積回
路外部から上記入出力用パッド１１を介して入力する信
号を集積回路内部の入力コントロール回路１４に出力す
る。
回路を示しており、この入出力バッファ回路を含む集積
回路には動作電源として例えば３．３Ｖの電源電圧Ｖcc
1 が与えられる。図１において、１１は入出力用パッ
ド、１２および１３は上記入出力用パッド１１を共通に
使用する入力バッファ回路および出力バッファ回路、１
４は入力コントロール回路、１５は出力コントロール回
路である。上記出力バッファ回路１３は、電源電位Ｖcc
1 ノードと接地電位Ｖssノードとの間に直列に接続され
たＰＭＯＳトランジスタＱＰ１および第１のＮＭＯＳト
ランジスタＱＮ１を有し、集積回路内部の出力コントロ
ール回路１５から入力する信号を出力ノードＮ３（ＰＭ
ＯＳトランジスタＱＰ１および第１のＮＭＯＳトランジ
スタＱＮ１のドレイン相互直列接続点）に出力し、さら
に前記入出力用パッド１１に出力する。上記入力バッフ
ァ回路１２は、入力段にＰＭＯＳトランジスタＱＰ２お
よびＮＭＯＳトランジスタＱＮ２からなるＣＭＯＳイン
バータが用いられており、その入力ノードは出力バッフ
ァ回路１３の出力ノードＮ３に接続されており、集積回
路外部から上記入出力用パッド１１を介して入力する信
号を集積回路内部の入力コントロール回路１４に出力す
る。
【００１８】さらに、前記入出力用パッド１１に連なる
ノードＮ４と前記出力バッファ回路１３の出力ノードＮ
３との間にエンハンスメント型の第２のＮＭＯＳトラン
ジスタＱＮＥが挿入接続されており、そのゲートは前記
電源電位Ｖcc1 ノードより高レベルの第２の電源電位Ｖ
cc2 が与えられる。この場合、上記第２のＮＭＯＳトラ
ンジスタＱＮＥは、出力バッファ回路１３のトランジス
タＱＰ１、ＱＮ１と少なくとも同等の駆動能力を有す
る。
ノードＮ４と前記出力バッファ回路１３の出力ノードＮ
３との間にエンハンスメント型の第２のＮＭＯＳトラン
ジスタＱＮＥが挿入接続されており、そのゲートは前記
電源電位Ｖcc1 ノードより高レベルの第２の電源電位Ｖ
cc2 が与えられる。この場合、上記第２のＮＭＯＳトラ
ンジスタＱＮＥは、出力バッファ回路１３のトランジス
タＱＰ１、ＱＮ１と少なくとも同等の駆動能力を有す
る。
【００１９】次に、図１の入出力バッファ回路の動作に
ついて図２、図３を参照しながら説明する。図２は、図
１の入出力バッファ回路を出力バッファとして使用する
場合のノードＮ１、Ｎ２、Ｎ３、Ｎ４の電圧波形を概略
的に示し、図３は、図１の入出力バッファ回路を入力バ
ッファとして使用する場合のノードＮ３、Ｎ４、Ｎ５の
電圧波形を概略的に示している。第２のＮＭＯＳトラン
ジスタＱＮＥは常にオン状態であるので、入力バッファ
回路１２および出力バッファ回路１３による信号の入出
力動作は通常通り行われる。
ついて図２、図３を参照しながら説明する。図２は、図
１の入出力バッファ回路を出力バッファとして使用する
場合のノードＮ１、Ｎ２、Ｎ３、Ｎ４の電圧波形を概略
的に示し、図３は、図１の入出力バッファ回路を入力バ
ッファとして使用する場合のノードＮ３、Ｎ４、Ｎ５の
電圧波形を概略的に示している。第２のＮＭＯＳトラン
ジスタＱＮＥは常にオン状態であるので、入力バッファ
回路１２および出力バッファ回路１３による信号の入出
力動作は通常通り行われる。
【００２０】信号出力時において、時刻ｔ１にノードＮ
１、Ｎ２が“Ｌ”レベルから“Ｈ”レベルへ変化する
と、ノードＮ３はトランジスタＱＮ１を介して放電され
“Ｌ”レベルへと変化する。この時、ノードＮ４はトラ
ンジスタＱＮＥを介してＶss電位の“Ｌ”レベルとな
る。また、時刻ｔ２にノードＮ１、Ｎ２が“Ｈ”レベル
から“Ｌ”レベルへ変化すると、ノードＮ３はトランジ
スタＱＰ１を介して充電され始める。トランジスタＱＮ
Ｅはオン状態であるので、ノードＮ３の充電に追随して
ノードＮ４の電位も上昇し、Ｖcc1 電位の“Ｈ”レベル
が出力される。
１、Ｎ２が“Ｌ”レベルから“Ｈ”レベルへ変化する
と、ノードＮ３はトランジスタＱＮ１を介して放電され
“Ｌ”レベルへと変化する。この時、ノードＮ４はトラ
ンジスタＱＮＥを介してＶss電位の“Ｌ”レベルとな
る。また、時刻ｔ２にノードＮ１、Ｎ２が“Ｈ”レベル
から“Ｌ”レベルへ変化すると、ノードＮ３はトランジ
スタＱＰ１を介して充電され始める。トランジスタＱＮ
Ｅはオン状態であるので、ノードＮ３の充電に追随して
ノードＮ４の電位も上昇し、Ｖcc1 電位の“Ｈ”レベル
が出力される。
【００２１】なお、“Ｈ”レベル出力時に第２のＮＭＯ
ＳトランジスタＱＮＥのＡＣ（交流）特性、ＤＣ（直
流）特性の劣化が考えられるが、その閾値電圧の適切な
設定で対応可能である。例えば、トランジスタＱＮＥの
ソース（ノードＮ３）の電圧が３．３Ｖになり、つま
り、バックゲートに−３．３Ｖがかかった状態でのトラ
ンジスタＱＮＥの閾値が−０．３Ｖになるように設定し
ておけば、ＴＴＬ（トランジスタ・トランジスタ・ロジ
ック）レベル出力としてのＡＣ特性、ＤＣ特性は問題な
い。
ＳトランジスタＱＮＥのＡＣ（交流）特性、ＤＣ（直
流）特性の劣化が考えられるが、その閾値電圧の適切な
設定で対応可能である。例えば、トランジスタＱＮＥの
ソース（ノードＮ３）の電圧が３．３Ｖになり、つま
り、バックゲートに−３．３Ｖがかかった状態でのトラ
ンジスタＱＮＥの閾値が−０．３Ｖになるように設定し
ておけば、ＴＴＬ（トランジスタ・トランジスタ・ロジ
ック）レベル出力としてのＡＣ特性、ＤＣ特性は問題な
い。
【００２２】一方、信号入力時において、時刻ｔ１にノ
ードＮ４が“Ｌ”レベルから“Ｈ”レベルへ変化を始
め、時刻ｔ２にノードＮ３が入力ゲートの閾値を越える
と、ノードＮ５は“Ｌ”レベルへと変化する。時刻ｔ３
にノードＮ４の電位がＶcc1 電位のレベルを越えたとす
る。以降は、トランジスタＱＮＥの特性により、ノード
Ｎ３の電位は飽和し、Ｖcc1 電位のレベルを保つ。仮
に、トランジスタＱＮＥの特性がばらついたとしても、
トランジスタＱＰ１のドレインのＰ型拡散領域とＮウェ
ルとが順バイアスされないレベルであれば、入力リーク
電流は流れないので、問題はない。ノードＮ４はＮＭＯ
ＳトランジスタＱＮＥの一端（Ｐウェル中のＮ型拡散領
域）に接続されており、信号入力時にノードＮ４に電源
電位Ｖcc1 より高いレベルの５Ｖの信号が入力しても、
出力バッファ回路の出力用のＰＭＯＳトランジスタＱＰ
１のドレイン（Ｎウェル内のＰ型不純物領域）に高いレ
ベルの信号が印加されることはないので、このＰ型不純
物領域とＮウェルとのＰＮ接合が順バイアスされること
はなく、他のデバイスとの入出力インターフェイスを容
易にとることが可能になる。
ードＮ４が“Ｌ”レベルから“Ｈ”レベルへ変化を始
め、時刻ｔ２にノードＮ３が入力ゲートの閾値を越える
と、ノードＮ５は“Ｌ”レベルへと変化する。時刻ｔ３
にノードＮ４の電位がＶcc1 電位のレベルを越えたとす
る。以降は、トランジスタＱＮＥの特性により、ノード
Ｎ３の電位は飽和し、Ｖcc1 電位のレベルを保つ。仮
に、トランジスタＱＮＥの特性がばらついたとしても、
トランジスタＱＰ１のドレインのＰ型拡散領域とＮウェ
ルとが順バイアスされないレベルであれば、入力リーク
電流は流れないので、問題はない。ノードＮ４はＮＭＯ
ＳトランジスタＱＮＥの一端（Ｐウェル中のＮ型拡散領
域）に接続されており、信号入力時にノードＮ４に電源
電位Ｖcc1 より高いレベルの５Ｖの信号が入力しても、
出力バッファ回路の出力用のＰＭＯＳトランジスタＱＰ
１のドレイン（Ｎウェル内のＰ型不純物領域）に高いレ
ベルの信号が印加されることはないので、このＰ型不純
物領域とＮウェルとのＰＮ接合が順バイアスされること
はなく、他のデバイスとの入出力インターフェイスを容
易にとることが可能になる。
【００２３】なお、信号入力が“Ｌ”レベルの時には前
記したような順バイアスや入力リーク電流の問題がない
ので説明を省略する。
記したような順バイアスや入力リーク電流の問題がない
ので説明を省略する。
【００２４】上記したように、図１の入出力バッファ回
路によれば、これを内蔵する集積回路の電源電圧Ｖcc1
よりも高い電圧レベルの信号を出力する他のデバイスと
の入出力インターフェイスが可能となり、しかも、入力
リーク電流路が存在しない。従って、入出力インターフ
ェイスをとろうとする他のデバイスが３．３Ｖ系である
か５Ｖ系であるかに拘らずに同じ集積回路を製造でき
る。
路によれば、これを内蔵する集積回路の電源電圧Ｖcc1
よりも高い電圧レベルの信号を出力する他のデバイスと
の入出力インターフェイスが可能となり、しかも、入力
リーク電流路が存在しない。従って、入出力インターフ
ェイスをとろうとする他のデバイスが３．３Ｖ系である
か５Ｖ系であるかに拘らずに同じ集積回路を製造でき
る。
【００２５】なお、第２のＮＭＯＳトランジスタＱＮＥ
はエンハンスメント型であり、その付加に伴うプロセス
追加は必要ないが、そのゲートに電源電位より高レベル
の第２の電源電位Ｖcc2 が加わるので、その信頼性を保
つためには、プロセスの変更、例えば、第２のＮＭＯＳ
トランジスタＱＮＥの酸化膜を厚く形成するなどの必要
がある場合がある。
はエンハンスメント型であり、その付加に伴うプロセス
追加は必要ないが、そのゲートに電源電位より高レベル
の第２の電源電位Ｖcc2 が加わるので、その信頼性を保
つためには、プロセスの変更、例えば、第２のＮＭＯＳ
トランジスタＱＮＥの酸化膜を厚く形成するなどの必要
がある場合がある。
【００２６】図４は、第２実施例に係る入出力バッファ
回路を示しており、第１実施例の入出力バッファ回路と
比べて、電源電位Ｖcc1 を昇圧することにより第２の電
源電位Ｖcc2 を生成して前記エンハンスメント型の第２
のＮＭＯＳトランジスタＱＮＥのゲートに供給するブー
トストラップ回路４１が設けられている点が異なり、そ
の他は同じであるので図１中と同一符号を付している。
回路を示しており、第１実施例の入出力バッファ回路と
比べて、電源電位Ｖcc1 を昇圧することにより第２の電
源電位Ｖcc2 を生成して前記エンハンスメント型の第２
のＮＭＯＳトランジスタＱＮＥのゲートに供給するブー
トストラップ回路４１が設けられている点が異なり、そ
の他は同じであるので図１中と同一符号を付している。
【００２７】図４の入出力バッファ回路の動作は、基本
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖcc2 を与える必要はないので便利
であるが、ブートストラップ回路４１を余分に必要とす
る。なお、上記ブートストラップ回路４１は、充放電す
る必要はなく、スタティックにブートレベルを出力でき
ればよい。
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖcc2 を与える必要はないので便利
であるが、ブートストラップ回路４１を余分に必要とす
る。なお、上記ブートストラップ回路４１は、充放電す
る必要はなく、スタティックにブートレベルを出力でき
ればよい。
【００２８】図５は、第３実施例に係る入出力バッファ
回路を示しており、第１実施例の入出力バッファ回路と
比べて、エンハンスメント型の第２のＮＭＯＳトランジ
スタＱＮＥに代えてディプリーション型の第２のＮＭＯ
ＳトランジスタＱＮＤが用いられ、そのゲートは電源電
位Ｖcc1 が与えられる点が異なり、その他は同じである
ので図１中と同一符号を付している。
回路を示しており、第１実施例の入出力バッファ回路と
比べて、エンハンスメント型の第２のＮＭＯＳトランジ
スタＱＮＥに代えてディプリーション型の第２のＮＭＯ
ＳトランジスタＱＮＤが用いられ、そのゲートは電源電
位Ｖcc1 が与えられる点が異なり、その他は同じである
ので図１中と同一符号を付している。
【００２９】なお、上記ディプリーション型のＮＭＯＳ
トランジスタＱＮＤは、同じ集積回路内に別のディプリ
ーション型のＮＭＯＳトランジスタが存在する場合に
は、それと同時に形成すればよく、別のディプリーショ
ン型のＮＭＯＳトランジスタが存在しない場合には、デ
ィプリーション型のＮＭＯＳトランジスタの閾値制御用
のイオン注入プロセスを行う１工程を追加すればよい。
トランジスタＱＮＤは、同じ集積回路内に別のディプリ
ーション型のＮＭＯＳトランジスタが存在する場合に
は、それと同時に形成すればよく、別のディプリーショ
ン型のＮＭＯＳトランジスタが存在しない場合には、デ
ィプリーション型のＮＭＯＳトランジスタの閾値制御用
のイオン注入プロセスを行う１工程を追加すればよい。
【００３０】図５の入出力バッファ回路の動作は、基本
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖcc2 を与える必要がないという利
点がある。
的には第１実施例の動作と同じである。この入出力バッ
ファ回路によれば、第１実施例と比べて、集積回路外部
から第２の電源電位Ｖcc2 を与える必要がないという利
点がある。
【００３１】図６は、第４実施例に係る入出力バッファ
回路を示しており、図５の入出力バッファ回路と比べ
て、入力バッファ回路１２の入力ノードは出力バッファ
回路１３の出力ノードＮ３に接続されておらず、入出力
用パッド１１と入力バッファ回路１２の入力ノードとの
間にディプリーション型の第３のＮＭＯＳトランジスタ
ＱＮＤ”が挿入接続され、そのゲートに電源電位Ｖcc1
が与えられる点が異なり、その他は同じであるので図５
中と同一符号を付している。この場合、前記第２のＮＭ
ＯＳトランジスタＱＮＤは出力バッファ回路１３のトラ
ンジスタＱＰ１、ＱＮ１と少なくとも同等の駆動能力を
有するが、第３のＮＭＯＳトランジスタＱＮＤ”は入力
専用であるので第２のＮＭＯＳトランジスタＱＮＤより
もサイズが小さくてもよい。
回路を示しており、図５の入出力バッファ回路と比べ
て、入力バッファ回路１２の入力ノードは出力バッファ
回路１３の出力ノードＮ３に接続されておらず、入出力
用パッド１１と入力バッファ回路１２の入力ノードとの
間にディプリーション型の第３のＮＭＯＳトランジスタ
ＱＮＤ”が挿入接続され、そのゲートに電源電位Ｖcc1
が与えられる点が異なり、その他は同じであるので図５
中と同一符号を付している。この場合、前記第２のＮＭ
ＯＳトランジスタＱＮＤは出力バッファ回路１３のトラ
ンジスタＱＰ１、ＱＮ１と少なくとも同等の駆動能力を
有するが、第３のＮＭＯＳトランジスタＱＮＤ”は入力
専用であるので第２のＮＭＯＳトランジスタＱＮＤより
もサイズが小さくてもよい。
【００３２】図６の入出力バッファ回路の動作は、基本
的には図５の回路の動作と同じである。この入出力バッ
ファ回路によれば、例えば出力バッファ回路１３の出力
用トランジスタＱＰ１、ＱＮ１のパターンレイアウトの
都合上、入力バッファ回路１２の入力ノードを出力バッ
ファ回路１３の出力ノードＮ３に接続することが困難で
あって入力バッファ回路１２の入力ノードを出力バッフ
ァ回路１３の出力ノードＮ３から分離して形成する必要
がある場合に有効である。
的には図５の回路の動作と同じである。この入出力バッ
ファ回路によれば、例えば出力バッファ回路１３の出力
用トランジスタＱＰ１、ＱＮ１のパターンレイアウトの
都合上、入力バッファ回路１２の入力ノードを出力バッ
ファ回路１３の出力ノードＮ３に接続することが困難で
あって入力バッファ回路１２の入力ノードを出力バッフ
ァ回路１３の出力ノードＮ３から分離して形成する必要
がある場合に有効である。
【００３３】図７は、図６の入出力バッファ回路の変形
例を示しており、図６の入出力バッファ回路と比べて、
ディプリーション型の第２のＮＭＯＳトランジスタＱＮ
Ｄおよび第３のＮＭＯＳトランジスタＱＮＤ”に代え
て、それぞれエンハンスメント型の第２のＮＭＯＳトラ
ンジスタＱＮＥおよび第３のＮＭＯＳトランジスタＱＮ
Ｅ”が用いられ、それぞれのゲートは電源電位Ｖcc1 よ
り高レベルの電位Ｖcc2 が電源パッド（図示せず）ある
いはブートストラップ回路（図示せず）から与えられる
点が異なり、その他は同じであるので図６中と同一符号
を付している。図７の入出力バッファ回路によれば、基
本的には図６の回路と同様の動作により同様のほぼ効果
が得られる。
例を示しており、図６の入出力バッファ回路と比べて、
ディプリーション型の第２のＮＭＯＳトランジスタＱＮ
Ｄおよび第３のＮＭＯＳトランジスタＱＮＤ”に代え
て、それぞれエンハンスメント型の第２のＮＭＯＳトラ
ンジスタＱＮＥおよび第３のＮＭＯＳトランジスタＱＮ
Ｅ”が用いられ、それぞれのゲートは電源電位Ｖcc1 よ
り高レベルの電位Ｖcc2 が電源パッド（図示せず）ある
いはブートストラップ回路（図示せず）から与えられる
点が異なり、その他は同じであるので図６中と同一符号
を付している。図７の入出力バッファ回路によれば、基
本的には図６の回路と同様の動作により同様のほぼ効果
が得られる。
【００３４】なお、図６の入出力バッファ回路の他の変
形例として、ディプリーション型の第２のＮＭＯＳトラ
ンジスタＱＮＤおよび第３のＮＭＯＳトランジスタＱＮ
Ｄ”のいずれか一方に代えて、エンハンスメント型のＮ
ＭＯＳトランジスタＱＮＥを用い、そのゲートに電源電
位Ｖcc1 より高レベルの電位Ｖcc2 を与えるようにして
もよい。ここで、例えば第３のＮＭＯＳトランジスタＱ
ＮＤ”に代えてエンハンスメント型のＮＭＯＳトランジ
スタＱＮＥを用いた場合を図８に示している。この場合
も、基本的には図６の回路と同様の動作により同様のほ
ぼ効果が得られる。
形例として、ディプリーション型の第２のＮＭＯＳトラ
ンジスタＱＮＤおよび第３のＮＭＯＳトランジスタＱＮ
Ｄ”のいずれか一方に代えて、エンハンスメント型のＮ
ＭＯＳトランジスタＱＮＥを用い、そのゲートに電源電
位Ｖcc1 より高レベルの電位Ｖcc2 を与えるようにして
もよい。ここで、例えば第３のＮＭＯＳトランジスタＱ
ＮＤ”に代えてエンハンスメント型のＮＭＯＳトランジ
スタＱＮＥを用いた場合を図８に示している。この場合
も、基本的には図６の回路と同様の動作により同様のほ
ぼ効果が得られる。
【００３５】なお、上記各実施例の入出力バッファ回路
において、入力信号が５Ｖのレベルを長時間保ち続けた
場合、出力バッファ回路１３の出力ノードＮ３の電位が
第２のＮＭＯＳトランジスタＱＮＥあるいはＱＮＤのリ
ーク電流により電源電位Ｖcc1 のレベルより上昇してし
まうことが考えられる。これを防ぐためには、例えば図
５の回路に対して、図９に示すように、出力バッファ回
路１３の出力ノードＮ３とＶss電位ノードの間に高抵抗
素子Ｒを挿入すればよい。この高抵抗素子Ｒの具体例と
しては、プロセスの内容に応じて高抵抗のポリシリコ
ン、あるいは、図１０（Ａ）に示すようにゲート・ソー
ス相互が接続されたエンハンスメント型の第４のＮＭＯ
ＳトランジスタＱＮ４あるいは、図１０（Ｂ）に示すよ
うにゲートに電源電位Ｖcc1 が与えられたサイズの小さ
なエンハンスメント型の第４のＮＭＯＳトランジスタＱ
Ｎ４などが考えられる。
において、入力信号が５Ｖのレベルを長時間保ち続けた
場合、出力バッファ回路１３の出力ノードＮ３の電位が
第２のＮＭＯＳトランジスタＱＮＥあるいはＱＮＤのリ
ーク電流により電源電位Ｖcc1 のレベルより上昇してし
まうことが考えられる。これを防ぐためには、例えば図
５の回路に対して、図９に示すように、出力バッファ回
路１３の出力ノードＮ３とＶss電位ノードの間に高抵抗
素子Ｒを挿入すればよい。この高抵抗素子Ｒの具体例と
しては、プロセスの内容に応じて高抵抗のポリシリコ
ン、あるいは、図１０（Ａ）に示すようにゲート・ソー
ス相互が接続されたエンハンスメント型の第４のＮＭＯ
ＳトランジスタＱＮ４あるいは、図１０（Ｂ）に示すよ
うにゲートに電源電位Ｖcc1 が与えられたサイズの小さ
なエンハンスメント型の第４のＮＭＯＳトランジスタＱ
Ｎ４などが考えられる。
【００３６】
【発明の効果】上述したように本発明の入出力バッファ
によれば、集積回路の電源電圧が例えば３．３Ｖであっ
ても、これより高いレベルの例えば５Ｖで動作する他の
ロジックデバイス、メモリデバイスなどとの間で直接に
入出力インターフェイスをとり、出力としてはＴＴＬレ
ベルを保証し、入力時は入力リーク電流がないシステム
を構成することができる。
によれば、集積回路の電源電圧が例えば３．３Ｖであっ
ても、これより高いレベルの例えば５Ｖで動作する他の
ロジックデバイス、メモリデバイスなどとの間で直接に
入出力インターフェイスをとり、出力としてはＴＴＬレ
ベルを保証し、入力時は入力リーク電流がないシステム
を構成することができる。
【図１】本発明の第１実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図２】図１の入出力バッファ回路の信号出力時の動作
を示す波形図。
を示す波形図。
【図３】図１の入出力バッファ回路の信号入力時の動作
を示す波形図。
を示す波形図。
【図４】本発明の第２実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図５】本発明の第３実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図６】本発明の第４実施例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図７】第４実施例の変形例に係る入出力バッファ回路
を示す回路図。
を示す回路図。
【図８】第４実施例の他の変形例に係る入出力バッファ
回路を示す回路図。
回路を示す回路図。
【図９】各実施例の変形例に係る入出力バッファ回路の
一部を示す回路図。
一部を示す回路図。
【図１０】図９中の高抵抗素子の具体例を示す回路図。
【図１１】従来の入出力バッファ回路の一例を示す回路
図。
図。
【図１２】図１１中のＰＭＯＳトランジスタＱＰ１およ
びＮＭＯＳトランジスタＱＮ１の断面構造を示す図。
びＮＭＯＳトランジスタＱＮ１の断面構造を示す図。
【図１３】従来の入出力バッファ回路の他の例を示す回
路図。
路図。
【図１４】図１３中のＰＭＯＳトランジスタＱＰ３の断
面構造を示す図。
面構造を示す図。
【図１５】図１３の入出力バッファ回路の信号入力時の
動作を示す波形図。
動作を示す波形図。
１１…入出力用パッド、１２…入力バッファ回路、１３
…出力バッファ回路、１４…入力コントロール回路、１
５…出力コントロール回路、４１…ブートストラップ回
路、ＱＰ１…ＰＭＯＳトランジスタ、ＱＮ１…第１のＮ
ＭＯＳトランジスタ、ＱＮＤ…ディプリーション型の第
２のＮＭＯＳトランジスタ、ＱＮＥ…エンハンスメント
型の第２のＮＭＯＳトランジスタ、ＱＮＤ”…ディプリ
ーション型の第３のＮＭＯＳトランジスタ、ＱＮＥ”…
エンハンスメント型の第３のＮＭＯＳトランジスタ、Ｒ
…高抵抗素子、ＱＮ４…第４のＮＭＯＳトランジスタ。
…出力バッファ回路、１４…入力コントロール回路、１
５…出力コントロール回路、４１…ブートストラップ回
路、ＱＰ１…ＰＭＯＳトランジスタ、ＱＮ１…第１のＮ
ＭＯＳトランジスタ、ＱＮＤ…ディプリーション型の第
２のＮＭＯＳトランジスタ、ＱＮＥ…エンハンスメント
型の第２のＮＭＯＳトランジスタ、ＱＮＤ”…ディプリ
ーション型の第３のＮＭＯＳトランジスタ、ＱＮＥ”…
エンハンスメント型の第３のＮＭＯＳトランジスタ、Ｒ
…高抵抗素子、ＱＮ４…第４のＮＭＯＳトランジスタ。
Claims (9)
- 【請求項１】 半導体集積回路に設けられた入出力用パ
ッドと、集積回路外部から上記入出力用パッドを介して
信号が入力する入力バッファ回路と、電源電位ノードと
接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、集積回
路内部回路からの信号に応じて上記Ｐ型ＭＯＳ ＦＥＴ
および第１のＮ型ＭＯＳ ＦＥＴの接続点（出力ノー
ド）に信号を出力する出力バッファ回路と、この出力バ
ッファ回路の出力ノードと前記入出力用パッドとの間に
挿入接続され、そのゲートは前記電源電位ノードと同じ
レベルの電位が与えられるディプリーション型の第２の
Ｎ型ＭＯＳ ＦＥＴとを具備し、前記入力バッファ回路
の入力ノードは前記出力バッファ回路の出力ノードに接
続されていることを特徴とする入出力バッファ回路。 - 【請求項２】 半導体集積回路に設けられた入出力用パ
ッドと、集積回路外部から上記入出力用パッドを介して
信号が入力する入力バッファ回路と、電源電位ノードと
接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、集積回
路内部回路からの信号に応じて上記Ｐ型ＭＯＳ ＦＥＴ
および第１のＮ型ＭＯＳ ＦＥＴの接続点（出力ノー
ド）に信号を出力する出力バッファ回路と、この出力バ
ッファ回路の出力ノードと前記入出力用パッドとの間に
挿入接続され、そのゲートは前記電源電位ノードより高
いレベルの電位が与えられるエンハンスメント型の第２
のＮ型ＭＯＳ ＦＥＴとを具備し、前記入力バッファ回
路の入力ノードは前記出力バッファ回路の出力ノードに
接続されていることを特徴とする入出力バッファ回路。 - 【請求項３】 半導体集積回路に設けられた入出力用パ
ッドと、集積回路外部から上記入出力用パッドを介して
信号が入力する入力バッファ回路と、電源電位ノードと
接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、集積回
路内部回路からの信号に応じて上記Ｐ型ＭＯＳ ＦＥＴ
および第１のＮ型ＭＯＳ ＦＥＴの接続点（出力ノー
ド）に信号を出力する出力バッファ回路と、この出力バ
ッファ回路の出力ノードと前記入出力用パッドとの間に
接続された第２のＮ型ＭＯＳ ＦＥＴと、前記入出力用
パッドと前記入力バッファ回路の入力ノードとの間に挿
入接続された第３のＮ型ＭＯＳＦＥＴとを具備し、上記
第２のＮ型ＭＯＳ ＦＥＴおよび第３のＮ型ＭＯＳ Ｆ
ＥＴは、前記電源電位ノードと同じレベルの電位が与え
られるディプリーション型のＭＯＳ ＦＥＴであること
を特徴とする入出力バッファ回路。 - 【請求項４】 半導体集積回路に設けられた入出力用パ
ッドと、集積回路外部から上記入出力用パッドを介して
信号が入力する入力バッファ回路と、第１の電源電位ノ
ードと接地電位ノードとの間に直列に接続されたＰ型Ｍ
ＯＳＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、集
積回路内部回路からの信号に応じて上記Ｐ型ＭＯＳ Ｆ
ＥＴおよび第１のＮ型ＭＯＳ ＦＥＴの接続点（出力ノ
ード）に信号を出力する出力バッファ回路と、この出力
バッファ回路の出力ノードと前記入出力用パッドとの間
に挿入接続された第２のＮ型ＭＯＳ ＦＥＴと、前記入
出力用パッドと前記入力バッファ回路の入力ノードとの
間に挿入接続された第３のＮ型ＭＯＳ ＦＥＴとを具備
し、上記第２のＮ型ＭＯＳ ＦＥＴおよび第３のＮ型Ｍ
ＯＳ ＦＥＴは、前記電源電位ノードより高いレベルの
電位がゲートに与えられるエンハンスメント型のＭＯＳ
ＦＥＴであることを特徴とする入出力バッファ回路。 - 【請求項５】 半導体集積回路に設けられた入出力用パ
ッドと、集積回路外部から上記入出力用パッドを介して
信号が入力する入力バッファ回路と、電源電位ノードと
接地電位ノードとの間に直列に接続されたＰ型ＭＯＳ
ＦＥＴおよび第１のＮ型ＭＯＳ ＦＥＴを有し、集積回
路内部回路からの信号に応じて上記Ｐ型ＭＯＳ ＦＥＴ
および第１のＮ型ＭＯＳ ＦＥＴの接続点（出力ノー
ド）に信号を出力する出力バッファ回路と、この出力バ
ッファ回路の出力ノードと前記入出力用パッドとの間に
挿入接続された第２のＮ型ＭＯＳ ＦＥＴと、前記入出
力用パッドと前記入力バッファ回路の入力ノードとの間
に挿入接続された第３のＮ型ＭＯＳ ＦＥＴとを具備
し、上記第２のＮ型ＭＯＳ ＦＥＴおよび第３のＮ型Ｍ
ＯＳ ＦＥＴのいずれか一方は、前記電源電位ノードと
同じレベルの電位が与えられるディプリーション型のＭ
ＯＳ ＦＥＴであり、上記第２のＮ型ＭＯＳ ＦＥＴお
よび第３のＮ型ＭＯＳ ＦＥＴの残りの一方は、前記電
源電位ノードより高いレベルの電位がゲートに与えられ
るエンハンスメント型のＭＯＳ ＦＥＴであることを特
徴とする入出力バッファ回路。 - 【請求項６】 請求項３または４または５記載の入出力
バッファ回路において、前記第３のＮ型ＭＯＳ ＦＥＴ
は第２のＮ型ＭＯＳ ＦＥＴよりもサイズが小さいこと
を特徴とする入出力バッファ回路。 - 【請求項７】 請求項２または４または５または６記載
の入出力バッファ回路において、外部から与えられる電
源電位を昇圧することにより電源電位より高いレベルの
電位を生成して前記第２のＮ型ＭＯＳ ＦＥＴあるいは
第３のＮ型ＭＯＳＦＥＴのゲートに供給するブートスト
ラップ回路を具備することを特徴とする入出力バッファ
回路。 - 【請求項８】 請求項１乃至７のいずれか１項記載の入
出力バッファ回路において、前記出力バッファ回路の出
力ノードと前記接地電位ノードとの間に接続された高抵
抗素子を具備することを特徴とする入出力バッファ回
路。 - 【請求項９】 請求項８記載の入出力バッファ回路にお
いて、前記高抵抗素子は第４のＮ型ＭＯＳ ＦＥＴを用
いて構成されることを特徴とする入出力バッファ回路。
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| JP3038094B2 (ja) * | 1992-12-24 | 2000-05-08 | 三菱電機株式会社 | 半導体集積回路装置の出力回路 |
| EP0620649B1 (en) * | 1993-03-18 | 1997-09-10 | NCR International, Inc. | Transceiver circuit for an integrated circuit |
| JP2565076B2 (ja) * | 1993-03-31 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
| JP3151329B2 (ja) * | 1993-04-07 | 2001-04-03 | 株式会社東芝 | データ出力回路 |
| JP2699828B2 (ja) * | 1993-09-27 | 1998-01-19 | 日本電気株式会社 | 半導体装置の入出力回路 |
| JP2671808B2 (ja) * | 1994-07-22 | 1997-11-05 | 日本電気株式会社 | インタフェース回路 |
| KR100206870B1 (ko) * | 1995-11-28 | 1999-07-01 | 구본준 | 정전 방전 및 래치 업 방지회로 |
| US5736887A (en) * | 1996-01-25 | 1998-04-07 | Rockwell International Corporation | Five volt tolerant protection circuit |
| US5862390A (en) * | 1996-03-15 | 1999-01-19 | S3 Incorporated | Mixed voltage, multi-rail, high drive, low noise, adjustable slew rate input/output buffer |
| US5744982A (en) * | 1996-04-22 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Input buffer circuit |
| US5844425A (en) * | 1996-07-19 | 1998-12-01 | Quality Semiconductor, Inc. | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations |
| JPH11122091A (ja) | 1997-10-20 | 1999-04-30 | Nec Corp | 半導体集積回路装置 |
| JPH11145307A (ja) * | 1997-11-07 | 1999-05-28 | Fujitsu Ltd | 半導体集積回路装置 |
| US6069493A (en) * | 1997-11-28 | 2000-05-30 | Motorola, Inc. | Input circuit and method for protecting the input circuit |
| US6121795A (en) * | 1998-02-26 | 2000-09-19 | Xilinx, Inc. | Low-voltage input/output circuit with high voltage tolerance |
| JP2000252813A (ja) | 1999-02-24 | 2000-09-14 | Texas Instr Inc <Ti> | 低電圧差動信号方式受信機用出力バッファ |
| JP2002152031A (ja) | 2000-11-10 | 2002-05-24 | Mitsubishi Electric Corp | 入出力バッファ回路 |
| US6798629B1 (en) | 2001-06-15 | 2004-09-28 | Integrated Device Technology, Inc. | Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages |
| KR100741888B1 (ko) * | 2001-07-31 | 2007-07-23 | 매그나칩 반도체 유한회사 | 입출력 버퍼 회로 |
| US6650556B2 (en) * | 2001-10-31 | 2003-11-18 | Intel Corporation | Multi-phase DC—DC converter |
| US8847657B2 (en) * | 2012-06-22 | 2014-09-30 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Low power receiver for implementing a high voltage interface implemented with low voltage devices |
| JP2014168199A (ja) * | 2013-02-28 | 2014-09-11 | Toshiba Corp | 入力回路および電源回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148364A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Input/output circuit |
| JPH01181317A (ja) * | 1988-01-14 | 1989-07-19 | Seiko Epson Corp | 相補型半導体集積回路装置 |
| JPH02252315A (ja) * | 1989-03-27 | 1990-10-11 | Nec Corp | 半導体集積回路用入力バッファ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983543A (en) * | 1975-06-30 | 1976-09-28 | International Business Machines Corporation | Random access memory read/write buffer circuits incorporating complementary field effect transistors |
| US4306163A (en) * | 1975-12-01 | 1981-12-15 | Intel Corporation | Programmable single chip MOS computer |
| CH625932B (fr) * | 1979-05-31 | Ebauches Electroniques Sa | Circuit integre apte a reagir a la presence et a la nature d'un circuit recepteur exterieur. | |
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| JPS6243744A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | マイクロコンピユ−タ |
| US4703198A (en) * | 1986-07-07 | 1987-10-27 | Ford Motor Company | Bi-directional data transfer circuit that is directionally responsive to the impedance condition of an associated input/output port of a microcomputer |
| JP2603145B2 (ja) * | 1990-03-09 | 1997-04-23 | 三菱電機株式会社 | 半導体集積回路装置 |
-
1991
- 1991-01-17 JP JP3003827A patent/JP2566064B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-16 US US07/821,368 patent/US5270589A/en not_active Expired - Lifetime
- 1992-01-17 KR KR1019920000610A patent/KR960003226B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148364A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Input/output circuit |
| JPH01181317A (ja) * | 1988-01-14 | 1989-07-19 | Seiko Epson Corp | 相補型半導体集積回路装置 |
| JPH02252315A (ja) * | 1989-03-27 | 1990-10-11 | Nec Corp | 半導体集積回路用入力バッファ回路 |
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|---|---|
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