JP3105512B2 - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
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- JP3105512B2 JP3105512B2 JP01219427A JP21942789A JP3105512B2 JP 3105512 B2 JP3105512 B2 JP 3105512B2 JP 01219427 A JP01219427 A JP 01219427A JP 21942789 A JP21942789 A JP 21942789A JP 3105512 B2 JP3105512 B2 JP 3105512B2
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- integrated circuit
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- mos
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- 239000000758 substrate Substances 0.000 claims description 33
- 230000007423 decrease Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOS型半導体集積回路に関し、特に高速で
且つ低消費電力のMOS型半導体集積回路に関する。
且つ低消費電力のMOS型半導体集積回路に関する。
［従来の技術］ MOS型半導体集積回路では、そのしきい値電圧の設定
値を変化させると、次のような回路動作状態の変化があ
る。即ち、MOSトランジスタのしきい値が大きい場合に
は、MOSトランジスタの駆動電流が減少し、回路の動作
速度が低下する。これは、飽和領域のドレイン電流がゲ
ート電圧としきい値電圧の差の２乗にほぼ比例するとい
うMOSトランジスタの特性によるものである。一方、MOS
トランジスタのしきい値が小さい場合には、回路の動作
速度は向上するものの、ゲート・ソース間電圧が0Vのと
きに流れるサブスレッショルド電流が増加するため、イ
ンバータ回路及びNAND回路等を構成するMOSトランジス
タがオフであっても、電源−接地電位間に流れる電流が
増加し、集積回路全体の消費電力が増加する。
値を変化させると、次のような回路動作状態の変化があ
る。即ち、MOSトランジスタのしきい値が大きい場合に
は、MOSトランジスタの駆動電流が減少し、回路の動作
速度が低下する。これは、飽和領域のドレイン電流がゲ
ート電圧としきい値電圧の差の２乗にほぼ比例するとい
うMOSトランジスタの特性によるものである。一方、MOS
トランジスタのしきい値が小さい場合には、回路の動作
速度は向上するものの、ゲート・ソース間電圧が0Vのと
きに流れるサブスレッショルド電流が増加するため、イ
ンバータ回路及びNAND回路等を構成するMOSトランジス
タがオフであっても、電源−接地電位間に流れる電流が
増加し、集積回路全体の消費電力が増加する。
このため、従来のMOS半導体集積回路では、高速性と
低消費電力性の両者を考慮してしきい値電圧が設定され
ている。
低消費電力性の両者を考慮してしきい値電圧が設定され
ている。
［発明が解決しようとする課題］ しかしながら、上述した従来のMOS型半導体集積回路
では、しきい値を大きくすると回路の動作速度が低下
し、しきい値を小さくすると回路の消費電力が増すた
め、高速性と低消費電力性という半導体集積回路の２つ
の目標性能を程々に満足させる程度のしきい値電圧にし
か設定することができず、両性能を共に満足させること
が難しいという問題点があった。
では、しきい値を大きくすると回路の動作速度が低下
し、しきい値を小さくすると回路の消費電力が増すた
め、高速性と低消費電力性という半導体集積回路の２つ
の目標性能を程々に満足させる程度のしきい値電圧にし
か設定することができず、両性能を共に満足させること
が難しいという問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、高速性に優れ、しかも消費電力が小さいMOS型半導
体集積回路を提供することを目的とする。
て、高速性に優れ、しかも消費電力が小さいMOS型半導
体集積回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るMOS型半導体集積回路は、同一基板に、M
OSトランジスタにて構成され相互にデータの送受信が可
能に接続された２つ以上の内部回路と、該内部回路のう
ち高速動作が必要な該内部回路に所定のバイアス電圧を
印加するバイアス発生回路とが設けられ、前記内部回路
は、データが入出力される活性状態と内部状態のみが保
持される待機状態との少なくとも２状態を有し、前記バ
イアス発生回路は、前記活性状態・待機状態の２状態を
選択する信号の入力端子を有し、かつ、高速動作が必要
な前記内部回路に対してのみ、その回路の前記待機状態
時に、前記活性状態より大きなソース・基板間又はソー
ス・ウェル間に逆バイアス電圧を印加することとを特徴
とする。
OSトランジスタにて構成され相互にデータの送受信が可
能に接続された２つ以上の内部回路と、該内部回路のう
ち高速動作が必要な該内部回路に所定のバイアス電圧を
印加するバイアス発生回路とが設けられ、前記内部回路
は、データが入出力される活性状態と内部状態のみが保
持される待機状態との少なくとも２状態を有し、前記バ
イアス発生回路は、前記活性状態・待機状態の２状態を
選択する信号の入力端子を有し、かつ、高速動作が必要
な前記内部回路に対してのみ、その回路の前記待機状態
時に、前記活性状態より大きなソース・基板間又はソー
ス・ウェル間に逆バイアス電圧を印加することとを特徴
とする。
［作用］ 本発明によれば、内部回路が待機状態のときには、活
性状態のときよりも大きなソース・基板間逆バイアス電
圧又はソース・ウェル間逆バイアス電圧が印加される。
このため、内部回路が待機状態のときには、基板又はウ
ェルに印加される逆バイアス電圧が大きいので、トラン
ジスタのしきい値が大きくなり、トランジスタの駆動電
流が減少する。一方、内部回路が活性状態のときには、
基板又はウェルに印加される逆バイアス電圧が小さくな
るので、トランジスタのしきい値が低下し、トランジス
タの駆動電流が増大する。このため、トランジスタの動
作速度が向上する。
性状態のときよりも大きなソース・基板間逆バイアス電
圧又はソース・ウェル間逆バイアス電圧が印加される。
このため、内部回路が待機状態のときには、基板又はウ
ェルに印加される逆バイアス電圧が大きいので、トラン
ジスタのしきい値が大きくなり、トランジスタの駆動電
流が減少する。一方、内部回路が活性状態のときには、
基板又はウェルに印加される逆バイアス電圧が小さくな
るので、トランジスタのしきい値が低下し、トランジス
タの駆動電流が増大する。このため、トランジスタの動
作速度が向上する。
このように、本発明によれば、内部回路が待機状態で
あるか活性状態であるかによって、基板又はウェルの逆
バイアス電圧を変化させることにより、待機状態では消
費電力を抑制し、活性状態では動作速度を向上させるよ
うにしているので、全体として高速性及び低消費電力性
を高めることができる。
あるか活性状態であるかによって、基板又はウェルの逆
バイアス電圧を変化させることにより、待機状態では消
費電力を抑制し、活性状態では動作速度を向上させるよ
うにしているので、全体として高速性及び低消費電力性
を高めることができる。
［実施例］ 以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。
いて説明する。
第１図は本発明に対する参考例に係るMOS型半導体集
積回路のブロック図である。
積回路のブロック図である。
MOS型半導体集積回路１の内部には、内部回路２と基
板バイアス発生回路３とが設けられている。内部回路２
は、例えばCMOSインバータ回路からなる入出力回路等か
ら構成されており、集積回路１の外部に引き出されたデ
ータI/O端子４に接続されたものとなっている。基板バ
イアス発生回路３は、内部回路２の内部状態に応じて異
なる基板バイアス電圧を発生させるもので、チップセレ
クト端子５によって、その発生バイアス電圧が制御され
るものとなっている。即ち、この基板バイアス発生回路
３は、例えば内部回路２を構成するＮチャネルMOSトラ
ンジスタのソース電位が0Vであるとすると、このトラン
ジスタが形成されたＰ型半導体基板に、活性状態では0V
の基板バイアスが、また、待機状態では−3Vの基板バイ
アスが印加されるように、0V及び−3Vの基板バイアスを
発生する。
板バイアス発生回路３とが設けられている。内部回路２
は、例えばCMOSインバータ回路からなる入出力回路等か
ら構成されており、集積回路１の外部に引き出されたデ
ータI/O端子４に接続されたものとなっている。基板バ
イアス発生回路３は、内部回路２の内部状態に応じて異
なる基板バイアス電圧を発生させるもので、チップセレ
クト端子５によって、その発生バイアス電圧が制御され
るものとなっている。即ち、この基板バイアス発生回路
３は、例えば内部回路２を構成するＮチャネルMOSトラ
ンジスタのソース電位が0Vであるとすると、このトラン
ジスタが形成されたＰ型半導体基板に、活性状態では0V
の基板バイアスが、また、待機状態では−3Vの基板バイ
アスが印加されるように、0V及び−3Vの基板バイアスを
発生する。
次に、このように構成されたMOS型半導体集積回路の
動作について説明する。
動作について説明する。
第２図は、ＮチャネルMOSトランジスタの基板バイア
スとして0Vと−3Vを夫々印加した場合のドレイン電圧に
対するドレイン電流を、また、第３図は同じくゲート電
圧に対するドレイン電流を夫々示した図である。基板バ
イアスが0Vのときには、トランジスタのしきい値電圧
が、例えば0Vから0.5Vと低いので、トランジスタの駆動
電流が大きくなる。これに対し、基板バイアスが−3Vの
ときには、トランジスタのしきい値電圧が、例えば0.5V
から1.0Vと上昇するので、トランジスタの駆動電流が小
さくなる。
スとして0Vと−3Vを夫々印加した場合のドレイン電圧に
対するドレイン電流を、また、第３図は同じくゲート電
圧に対するドレイン電流を夫々示した図である。基板バ
イアスが0Vのときには、トランジスタのしきい値電圧
が、例えば0Vから0.5Vと低いので、トランジスタの駆動
電流が大きくなる。これに対し、基板バイアスが−3Vの
ときには、トランジスタのしきい値電圧が、例えば0.5V
から1.0Vと上昇するので、トランジスタの駆動電流が小
さくなる。
本参考例においては内部回路２が活性状態のとき、つ
まりチップセレクト端子５がイネーブル状態になったと
き、基板バイアス発生回路３から0Vの基板バイアスが出
力されるので、ドレイン電流が増して内部回路２のＮチ
ャネルMOSトランジスタの動作を高速にすることができ
る。この場合、第３図に示すように、ゲート電圧が0Vで
も、10-10A程度のサブスレッショルド電流が流れてしま
う。しかしながら、このとき内部回路２は活性状態であ
り、充放電電流が大きいため、サブスレッショルド電流
による消費電流の増大の影響は非常に小さい。
まりチップセレクト端子５がイネーブル状態になったと
き、基板バイアス発生回路３から0Vの基板バイアスが出
力されるので、ドレイン電流が増して内部回路２のＮチ
ャネルMOSトランジスタの動作を高速にすることができ
る。この場合、第３図に示すように、ゲート電圧が0Vで
も、10-10A程度のサブスレッショルド電流が流れてしま
う。しかしながら、このとき内部回路２は活性状態であ
り、充放電電流が大きいため、サブスレッショルド電流
による消費電流の増大の影響は非常に小さい。
また、内部回路２が待機状態のとき、つまりチップセ
レクト端子５がディスエーブル状態になったとき、基板
バイアス発生回路３から−3Vの基板バイアスが出力され
るので、内部回路２のサブスレッショルド電流を10-12A
以下にすることができる。このため、待機状態での消費
電力を十分に小さくすることができる。この場合、トラ
ンジスタの動作速度は低下するが、待機状態であるた
め、内部回路は動作しないので、なんら問題はない。
レクト端子５がディスエーブル状態になったとき、基板
バイアス発生回路３から−3Vの基板バイアスが出力され
るので、内部回路２のサブスレッショルド電流を10-12A
以下にすることができる。このため、待機状態での消費
電力を十分に小さくすることができる。この場合、トラ
ンジスタの動作速度は低下するが、待機状態であるた
め、内部回路は動作しないので、なんら問題はない。
このように、本参考例の回路によれば、活性状態時の
しきい値電圧を低くして高速の回路動作を実現すると共
に、待機状態時のサブスレッショルド電流の低減によ
り、従来に比べ、３桁程度待機状態での消費電力を低減
することができる。
しきい値電圧を低くして高速の回路動作を実現すると共
に、待機状態時のサブスレッショルド電流の低減によ
り、従来に比べ、３桁程度待機状態での消費電力を低減
することができる。
なお、上記基板バイアス発生回路３は、特に待機状態
で絶対値的に大きな基板バイアス値を発生するので、そ
の際の消費電力が問題となるが、待機状態では内部回路
２が動作しないので、基板バイアス発生回路３の負荷は
極めて小さい。このため、基板バイアス発生回路３を動
作させることによる消費電力の増大は殆ど無視すること
ができる。
で絶対値的に大きな基板バイアス値を発生するので、そ
の際の消費電力が問題となるが、待機状態では内部回路
２が動作しないので、基板バイアス発生回路３の負荷は
極めて小さい。このため、基板バイアス発生回路３を動
作させることによる消費電力の増大は殆ど無視すること
ができる。
ところで、MOS型半導体集積回路は、年々その素子寸
法が縮小され、より高集積化されている。そのため、ゲ
ート酸化膜の膜厚が10nm以下のものも作られるようにな
ってきた。この場合、ゲート酸化膜の耐圧も低下するの
で、信頼性確保のために電源電圧を従来の5Vから3V程度
に低下させる必要がある。ところが、前述したように、
MOSトランジスタの飽和領域のドレイン電流は、ゲート
電圧としきい値電圧の差の２乗にほぼ比例する。よっ
て、しきい値電圧を一定にすると、電源電圧がしきい値
電圧に近付いた場合、ドレイン電流は急激に小さくな
り、回路速度が極端に低下する。
法が縮小され、より高集積化されている。そのため、ゲ
ート酸化膜の膜厚が10nm以下のものも作られるようにな
ってきた。この場合、ゲート酸化膜の耐圧も低下するの
で、信頼性確保のために電源電圧を従来の5Vから3V程度
に低下させる必要がある。ところが、前述したように、
MOSトランジスタの飽和領域のドレイン電流は、ゲート
電圧としきい値電圧の差の２乗にほぼ比例する。よっ
て、しきい値電圧を一定にすると、電源電圧がしきい値
電圧に近付いた場合、ドレイン電流は急激に小さくな
り、回路速度が極端に低下する。
この点、第１図に示したMOS型半導体集積回路によれ
ば、活性状態でしきい値電圧を小さくすることができる
ので、従来に比べ、より低い電源電圧まで急激なドレイ
ン電流の減少が起こらず、極端な回路速度の低下を防ぐ
ことができる。
ば、活性状態でしきい値電圧を小さくすることができる
ので、従来に比べ、より低い電源電圧まで急激なドレイ
ン電流の減少が起こらず、極端な回路速度の低下を防ぐ
ことができる。
第４図は本発明の実施例に係るMOS型半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
MOS型半導体集積回路11の内部には、第１の内部回路1
2と、第２の内部回路13と、基板バイアス発生回路14と
が設けられている。第１の内部回路12と第２の内部回路
13には、夫々データI/O端子15,16が接続されている。ま
た、第１の内部回路12と第２の内部回路13とは、その基
板又はウェルが互いに分離されており、それらの間はデ
ータの送受信が行えるように接続されている。基板バイ
アス発生回路14は、活性状態・待機状態選択端子17に入
力される信号に応じて２種類の基板バイアス電圧を発生
させる。
2と、第２の内部回路13と、基板バイアス発生回路14と
が設けられている。第１の内部回路12と第２の内部回路
13には、夫々データI/O端子15,16が接続されている。ま
た、第１の内部回路12と第２の内部回路13とは、その基
板又はウェルが互いに分離されており、それらの間はデ
ータの送受信が行えるように接続されている。基板バイ
アス発生回路14は、活性状態・待機状態選択端子17に入
力される信号に応じて２種類の基板バイアス電圧を発生
させる。
この回路では、第１の内部回路12はチップ内で特に高
速動作を要求され、第２の内部回路13は比較的低速の回
路動作でもよいとすると、基板バイアス発生回路14は、
第１の内部回路12に対してだけ、その待機時に絶対値的
に大きな基板バイアス電圧を発生させる。
速動作を要求され、第２の内部回路13は比較的低速の回
路動作でもよいとすると、基板バイアス発生回路14は、
第１の内部回路12に対してだけ、その待機時に絶対値的
に大きな基板バイアス電圧を発生させる。
この回路によれば、内部回路全体に対して基板バイア
スを切り替える場合に比べ、MOSトランジスタのサブス
レッショルド電流を小さくすることができるので、活性
状態での消費電力を、より低減することができる。
スを切り替える場合に比べ、MOSトランジスタのサブス
レッショルド電流を小さくすることができるので、活性
状態での消費電力を、より低減することができる。
なお、上記の各実施例では、基板バイアス発生回路を
使用したが、制御すべきＮ型又はＰ型MOSトランジスタ
がＰ型又はＮ型ウェルに形成されている場合には、この
Ｐ型又はＮ型ウェルに対して逆バイアス電圧を発生させ
る回路が使用される。そして、この場合にも本発明の効
果を奏することは言うまでもない。
使用したが、制御すべきＮ型又はＰ型MOSトランジスタ
がＰ型又はＮ型ウェルに形成されている場合には、この
Ｐ型又はＮ型ウェルに対して逆バイアス電圧を発生させ
る回路が使用される。そして、この場合にも本発明の効
果を奏することは言うまでもない。
［発明の効果］ 以上述べたように、本発明は内部回路が活性状態であ
る場合と、待機状態である場合とで、その基板又はウェ
ルバイアスを適応的に変化させるようにしたので、活性
状態では高速の回路動作を実現すると共に、待機状態で
は消費電力の低減を図ることができ、全体として高速
で、且つ低消費電力のMOS型半導体集積回路を提供する
ことができる。
る場合と、待機状態である場合とで、その基板又はウェ
ルバイアスを適応的に変化させるようにしたので、活性
状態では高速の回路動作を実現すると共に、待機状態で
は消費電力の低減を図ることができ、全体として高速
で、且つ低消費電力のMOS型半導体集積回路を提供する
ことができる。
第１図は本発明に対する参考例に係るMOS型半導体集積
回路のブロック図、第２図はMOSトランジスタのドレイ
ン電流の特性図、第３図はMOSトランジスタのサブスレ
ッショルド電流の特性図、第４図は本発明の実施例に係
るMOS型半導体集積回路のブロック図である。 1,11;MOS型半導体集積回路、2;内部回路、3,14;バイア
ス発生回路、4,15、16;データI/O端子、5;チップセレク
ト端子、12;第１の内部回路、13;第２の内部回路、17;
活性状態・待機状態選択端子
回路のブロック図、第２図はMOSトランジスタのドレイ
ン電流の特性図、第３図はMOSトランジスタのサブスレ
ッショルド電流の特性図、第４図は本発明の実施例に係
るMOS型半導体集積回路のブロック図である。 1,11;MOS型半導体集積回路、2;内部回路、3,14;バイア
ス発生回路、4,15、16;データI/O端子、5;チップセレク
ト端子、12;第１の内部回路、13;第２の内部回路、17;
活性状態・待機状態選択端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092
Claims (1)
- 【請求項１】同一基板に、MOSトランジスタにて構成さ
れ相互にデータの送受信が可能に接続された２つ以上の
内部回路と、該内部回路のうち高速動作が必要な該内部
回路に所定のバイアス電圧を印加するバイアス発生回路
とが設けられ、前記内部回路は、データが入出力される
活性状態と内部状態のみが保持される待機状態との少な
くとも２状態を有し、前記バイアス発生回路は、前記活
性状態・待機状態の２状態を選択する信号の入力端子を
有し、かつ、高速動作が必要な前記内部回路に対しての
み、その回路の前記待機状態時に、前記活性状態より大
きなソース・基板間又はソース・ウェル間に逆バイアス
電圧を印加することとを特徴とするMOS型半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01219427A JP3105512B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01219427A JP3105512B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382151A JPH0382151A (ja) | 1991-04-08 |
| JP3105512B2 true JP3105512B2 (ja) | 2000-11-06 |
Family
ID=16735227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01219427A Expired - Lifetime JP3105512B2 (ja) | 1989-08-25 | 1989-08-25 | Ｍｏｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105512B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138851B2 (en) | 2002-10-21 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit apparatus |
Families Citing this family (11)
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|---|---|---|---|---|
| DE4221575C2 (de) * | 1992-07-01 | 1995-02-09 | Ibm | Integrierter CMOS-Halbleiterschaltkreis und Datenverarbeitungssystem mit integriertem CMOS-Halbleiterschaltkreis |
| JP3110262B2 (ja) * | 1993-11-15 | 2000-11-20 | 松下電器産業株式会社 | 半導体装置及び半導体装置のオペレーティング方法 |
| JPH0832068A (ja) * | 1994-07-08 | 1996-02-02 | Nippondenso Co Ltd | 半導体装置 |
| DE69632098T2 (de) * | 1995-04-21 | 2005-03-24 | Nippon Telegraph And Telephone Corp. | MOSFET Schaltung und ihre Anwendung in einer CMOS Logikschaltung |
| JP3039336B2 (ja) * | 1995-08-16 | 2000-05-08 | 日本電気株式会社 | 半導体装置 |
| JP3533306B2 (ja) | 1996-04-02 | 2004-05-31 | 株式会社東芝 | 半導体集積回路装置 |
| JP4837154B2 (ja) | 1997-05-30 | 2011-12-14 | シャープ株式会社 | 半導体装置およびその駆動方法 |
| JP3609003B2 (ja) | 2000-05-02 | 2005-01-12 | シャープ株式会社 | Ｃｍｏｓ半導体集積回路 |
| US7109558B2 (en) | 2001-06-06 | 2006-09-19 | Denso Corporation | Power MOS transistor having capability for setting substrate potential independently of source potential |
| JP2003347431A (ja) | 2002-05-29 | 2003-12-05 | Fujitsu Ltd | 半導体記憶装置 |
| WO2013018217A1 (ja) * | 2011-08-03 | 2013-02-07 | 富士通株式会社 | 半導体集積回路及びラッチ回路の駆動方法 |
-
1989
- 1989-08-25 JP JP01219427A patent/JP3105512B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7221211B2 (en) | 2002-10-21 | 2007-05-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit apparatus |
| US7358793B2 (en) | 2002-10-21 | 2008-04-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit apparatus |
| US7365590B2 (en) | 2002-10-21 | 2008-04-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit apparatus |
| US7429887B2 (en) | 2002-10-21 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit apparatus |
| US7508251B2 (en) | 2002-10-21 | 2009-03-24 | Panasonic Corporation | Semiconductor integrated circuit apparatus |
| US7675348B2 (en) | 2002-10-21 | 2010-03-09 | Panasonic Corporation | Semiconductor integrated circuit apparatus which is capable of controlling a substrate voltage under low source voltage driving a miniaturized MOSFET |
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| Publication number | Publication date |
|---|---|
| JPH0382151A (ja) | 1991-04-08 |
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