JPH098638A - Ｃｍｏｓ入出力バッファ回路 - Google Patents
Ｃｍｏｓ入出力バッファ回路Info
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- JPH098638A JPH098638A JP7154384A JP15438495A JPH098638A JP H098638 A JPH098638 A JP H098638A JP 7154384 A JP7154384 A JP 7154384A JP 15438495 A JP15438495 A JP 15438495A JP H098638 A JPH098638 A JP H098638A
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- type mos
- buffer circuit
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Abstract
(57)【要約】
【目的】 電源電圧の異なる半導体集積回路同士の直接
接続を可能とする、ＣＭＯＳ入出力バッファ回路を得
る。 【構成】 Ｐ型ＭＯＳトランジスタ３のドレインとＮ型
ＭＯＳトランジスタ２のドレインとを接続し、さらにこ
れにＣＭＯＳの入力回路４a、４bを接続して入出力端子
８としＣＭＯＳ入出力バッファ回路を構成する。この構
成において、ＰＭＯＳトランジスタ１のソースにダイオ
ード３のアノードを接続しカソードを電源ＶＤＤ１に接
続し、ＮＭＯＳトランジスタ２のソースをＧＮＤに接続
する。この入力端子８へ接続される相手側の電源電圧が
自身の電源電圧より高い場合でも、Ｐ型ＭＯＳトランジ
スタ１のソースを介して電源への電流の流入がダイオー
ド３により阻止される。
接続を可能とする、ＣＭＯＳ入出力バッファ回路を得
る。 【構成】 Ｐ型ＭＯＳトランジスタ３のドレインとＮ型
ＭＯＳトランジスタ２のドレインとを接続し、さらにこ
れにＣＭＯＳの入力回路４a、４bを接続して入出力端子
８としＣＭＯＳ入出力バッファ回路を構成する。この構
成において、ＰＭＯＳトランジスタ１のソースにダイオ
ード３のアノードを接続しカソードを電源ＶＤＤ１に接
続し、ＮＭＯＳトランジスタ２のソースをＧＮＤに接続
する。この入力端子８へ接続される相手側の電源電圧が
自身の電源電圧より高い場合でも、Ｐ型ＭＯＳトランジ
スタ１のソースを介して電源への電流の流入がダイオー
ド３により阻止される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路間に接
続され、異なる電源電圧で動作するＣＭＯＳ入出力バッ
ファ回路に関する。
続され、異なる電源電圧で動作するＣＭＯＳ入出力バッ
ファ回路に関する。
【０００２】
【従来の技術】従来の一般的なＣＭＯＳ入出力バッファ
回路を図４に示す。図４のＣＭＯＳ入出力バッファ回路
の入出力の論理は以下となる。ＥＮ端子が論埋“０”の
場合には、Ｐ型ＭＯＳトランジスタ１とＮ型ＭＯＳトラ
ンジスタ２とが共にＯＦＦとなり、ＣＭＯＳ入出力バッ
ファ回路は入力状態となる。このとき、入出力端子８に
印加される他の半導体集積回路からの信号がＩ端子に現
れる。
回路を図４に示す。図４のＣＭＯＳ入出力バッファ回路
の入出力の論理は以下となる。ＥＮ端子が論埋“０”の
場合には、Ｐ型ＭＯＳトランジスタ１とＮ型ＭＯＳトラ
ンジスタ２とが共にＯＦＦとなり、ＣＭＯＳ入出力バッ
ファ回路は入力状態となる。このとき、入出力端子８に
印加される他の半導体集積回路からの信号がＩ端子に現
れる。
【０００３】ＥＮ端子が論理“１”の場合には、ＣＭＯ
Ｓ入出力バッファ回路は出力状態となり、Ｄ端子の信号
が入出力端子８に出力される。このとき、出力のＨｉｇ
ｈレベル、つまり論理「１」の電位は電源電圧のＶＤＤ
１となる。また、Ｌｏｗレベル、つまり論理「０」の電
位はＧＮＤレベルとなる。以上の動作を下記表１の真理
値表に示す。尚、ＥＮ端子が論理「０」の場合のＹ端子
およびＩ端子の論理値「ｘ」は、ＣＭＯＳ入出力バッフ
ァ回路の電源電圧ＶＤＤ１と、他の半導体集積回路から
Ｙ端子へ印加される電圧ＶYとの関係により定まる値で
ある。
Ｓ入出力バッファ回路は出力状態となり、Ｄ端子の信号
が入出力端子８に出力される。このとき、出力のＨｉｇ
ｈレベル、つまり論理「１」の電位は電源電圧のＶＤＤ
１となる。また、Ｌｏｗレベル、つまり論理「０」の電
位はＧＮＤレベルとなる。以上の動作を下記表１の真理
値表に示す。尚、ＥＮ端子が論理「０」の場合のＹ端子
およびＩ端子の論理値「ｘ」は、ＣＭＯＳ入出力バッフ
ァ回路の電源電圧ＶＤＤ１と、他の半導体集積回路から
Ｙ端子へ印加される電圧ＶYとの関係により定まる値で
ある。
【０００４】 （表１） ＥＮ Ｄ Ｙ Ｉ ０ ０ ｘ ｘ ０ １ ｘ ｘ １ ０ ０ ０ １ １ １ １
【０００５】図５は、図４の出力トランジスタ部１５の
部分の構造を説明する図である。Ｐ型の半導体基板の表
面にＮウエル１２、Ｐウエル１３が形成され、その中に
Ｐ型ＭＯＳトランジスタ１、Ｎ型ＭＯＳトランジスタ２
が形成されている。Ｎウエルコンタクト１６、Ｐウエル
コンタクト１７は、それぞれＮウエル、Ｐウエルに電位
を与えるためのものである。
部分の構造を説明する図である。Ｐ型の半導体基板の表
面にＮウエル１２、Ｐウエル１３が形成され、その中に
Ｐ型ＭＯＳトランジスタ１、Ｎ型ＭＯＳトランジスタ２
が形成されている。Ｎウエルコンタクト１６、Ｐウエル
コンタクト１７は、それぞれＮウエル、Ｐウエルに電位
を与えるためのものである。
【０００６】本発明と技術分野の類似する従来例とし
て、イネーブル端子と出力回路部の入力信号により入力
回路部を制御して定常電流を低減する特開平５−３７３
４３号、異電源で駆動される複数の集積回路のデータ転
送を電圧変換回路を用いることにより双方向で行う特開
昭６３−２０９２１９号がある。
て、イネーブル端子と出力回路部の入力信号により入力
回路部を制御して定常電流を低減する特開平５−３７３
４３号、異電源で駆動される複数の集積回路のデータ転
送を電圧変換回路を用いることにより双方向で行う特開
昭６３−２０９２１９号がある。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＭＯＳ入出力バッファ回路では、図３に示すよう
な電源電圧の異なる半導体集積回路と接続する場合、接
続する相手側の電源電圧が自分より高いと相手側の入出
力回路から図４、図５に示す過大な電流ｉが相手側から
流れ込む。このため直接接続できない欠点がある。この
現象を図５で説明すると以下となる。入出力端子２に電
源ＶＤＤ１より高い電位を印加した場合、入出力端子２
からＰ型ＭＯＳトランジスタのドレイン１０を通り、Ｎ
ウエル１２からＮウエルコンタクト１６を経て電源電圧
ＶＤＤ１の端子側へ電流ｉが流れる。
来のＣＭＯＳ入出力バッファ回路では、図３に示すよう
な電源電圧の異なる半導体集積回路と接続する場合、接
続する相手側の電源電圧が自分より高いと相手側の入出
力回路から図４、図５に示す過大な電流ｉが相手側から
流れ込む。このため直接接続できない欠点がある。この
現象を図５で説明すると以下となる。入出力端子２に電
源ＶＤＤ１より高い電位を印加した場合、入出力端子２
からＰ型ＭＯＳトランジスタのドレイン１０を通り、Ｎ
ウエル１２からＮウエルコンタクト１６を経て電源電圧
ＶＤＤ１の端子側へ電流ｉが流れる。
【０００８】つまり、電源電圧ＶＤＤ１とＹ端子への印
加電圧ＶYとの関係が、ＶＤＤ１≧ＶYの場合には、電流
ｉは流れず真理値表の「ｘ」は、ｘ＝ＶYである。ま
た、ＶＤＤ１＜ＶYの場合には、電流ｉが流れ真理値表
の「ｘ」は、電源電圧ＶＤＤ１、Ｙ端子ヘの印加電圧Ｖ
Y、他の半導体集積回路の出力インピーダンス、Ｐ型Ｍ
ＯＳトランジスタのドレイン１０のインピーダンス等の
各値により定まる。一般的に、Ｐ型ＭＯＳトランジスタ
のドレイン１０のインピーダンス値は低く、ＶＤＤ１＜
ＶYの場合における電流ｉの値は過大値となる。
加電圧ＶYとの関係が、ＶＤＤ１≧ＶYの場合には、電流
ｉは流れず真理値表の「ｘ」は、ｘ＝ＶYである。ま
た、ＶＤＤ１＜ＶYの場合には、電流ｉが流れ真理値表
の「ｘ」は、電源電圧ＶＤＤ１、Ｙ端子ヘの印加電圧Ｖ
Y、他の半導体集積回路の出力インピーダンス、Ｐ型Ｍ
ＯＳトランジスタのドレイン１０のインピーダンス等の
各値により定まる。一般的に、Ｐ型ＭＯＳトランジスタ
のドレイン１０のインピーダンス値は低く、ＶＤＤ１＜
ＶYの場合における電流ｉの値は過大値となる。
【０００９】電流ｉが相手側からＣＭＯＳ入出力バッフ
ァ回路へ流れ込むため、これを防止する補償回路が必要
となる。上記理由によりＣＭＯＳ入出力バッファ回路同
士の直接接続ができず、装置の回路構成を複雑化し、低
価格化、小型化を妨げる要因となる問題を伴う。
ァ回路へ流れ込むため、これを防止する補償回路が必要
となる。上記理由によりＣＭＯＳ入出力バッファ回路同
士の直接接続ができず、装置の回路構成を複雑化し、低
価格化、小型化を妨げる要因となる問題を伴う。
【００１０】本発明は、電源電圧の異なる半導体集積回
路同士の直接接続を可能とする、ＣＭＯＳ入出力バッフ
ァ回路を提供することを目的とする。
路同士の直接接続を可能とする、ＣＭＯＳ入出力バッフ
ァ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のＣＭＯＳ入出力バッファ回路は、ダイオー
ドとＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とを有し、ダイオードのカソードが電源とアノードがＰ
型ＭＯＳトランジスタのソースと接続され、Ｐ型ＭＯＳ
トランジスタのドレインがＮ型ＭＯＳトランジスタのド
レインと接続され、Ｎ型ＭＯＳトランジスタのソースが
ＧＮＤと接続され、Ｐ型ＭＯＳトランジスタおよびＮ型
ＭＯＳトランジスタのそれぞれのゲートが論理信号の入
力端子とされ、かつ接続されたドレインが入出力端子と
されたことを特徴としている。
め、本発明のＣＭＯＳ入出力バッファ回路は、ダイオー
ドとＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とを有し、ダイオードのカソードが電源とアノードがＰ
型ＭＯＳトランジスタのソースと接続され、Ｐ型ＭＯＳ
トランジスタのドレインがＮ型ＭＯＳトランジスタのド
レインと接続され、Ｎ型ＭＯＳトランジスタのソースが
ＧＮＤと接続され、Ｐ型ＭＯＳトランジスタおよびＮ型
ＭＯＳトランジスタのそれぞれのゲートが論理信号の入
力端子とされ、かつ接続されたドレインが入出力端子と
されたことを特徴としている。
【００１２】また、上記のＰ型ＭＯＳトランジスタを形
成するＮウエル内にＮ型拡散層と、このＮ型拡散層に接
するＰ型拡散層とを有し、Ｐ型ＭＯＳトランジスタのソ
ースとＮ型拡散層とが電気的に接続され、かつＰ型拡散
層が電源に接続された構造とするとよい。
成するＮウエル内にＮ型拡散層と、このＮ型拡散層に接
するＰ型拡散層とを有し、Ｐ型ＭＯＳトランジスタのソ
ースとＮ型拡散層とが電気的に接続され、かつＰ型拡散
層が電源に接続された構造とするとよい。
【００１３】
【作用】したがって、本発明のＣＭＯＳ入出力バッファ
回路によれば、ダイオードのカソードが電源と、アノー
ドがＰ型ＭＯＳトランジスタのソースと接続され、Ｐ型
ＭＯＳトランジスタのドレインがＮ型ＭＯＳトランジス
タのドレインと接続され、Ｎ型ＭＯＳトランジスタのソ
ースがＧＮＤと接続される。この接続構成において、Ｐ
型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタの
それぞれのゲートが論理信号の入力端子とされ、かつ接
続されたドレインが入出力端子とされる。よって、入力
端子へ接続される相手側の電源電圧が自身の電源電圧よ
り高くても、ダイオードにより電流の流入が阻止され
る。
回路によれば、ダイオードのカソードが電源と、アノー
ドがＰ型ＭＯＳトランジスタのソースと接続され、Ｐ型
ＭＯＳトランジスタのドレインがＮ型ＭＯＳトランジス
タのドレインと接続され、Ｎ型ＭＯＳトランジスタのソ
ースがＧＮＤと接続される。この接続構成において、Ｐ
型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタの
それぞれのゲートが論理信号の入力端子とされ、かつ接
続されたドレインが入出力端子とされる。よって、入力
端子へ接続される相手側の電源電圧が自身の電源電圧よ
り高くても、ダイオードにより電流の流入が阻止され
る。
【００１４】
【実施例】次に添付図面を参照して本発明によるＣＭＯ
Ｓ入出力バッファ回路の実施例を詳細に説明する。図１
および図２を参照すると本発明のＣＭＯＳ入出力バッフ
ァ回路の実施例が示されている。図１はＣＭＯＳ入出力
バッファ回路の回路構成例であり、図２は図１の出力ト
ランジスタ部１５の部分構造例を示す図である。
Ｓ入出力バッファ回路の実施例を詳細に説明する。図１
および図２を参照すると本発明のＣＭＯＳ入出力バッフ
ァ回路の実施例が示されている。図１はＣＭＯＳ入出力
バッファ回路の回路構成例であり、図２は図１の出力ト
ランジスタ部１５の部分構造例を示す図である。
【００１５】図１のＣＭＯＳ入出力バッファ回路は、出
力トランジスタ部１５、入出力バッファ回路部とにより
構成される。
力トランジスタ部１５、入出力バッファ回路部とにより
構成される。
【００１６】出力トランジスタ部１５は、ＧＮＤと電源
電圧ＶＤＤ１間にダイオード３、Ｐ型ＭＯＳトランジス
タ１およびＮ型ＭＯＳトランジスタ２が直列に接続され
て構成される。
電圧ＶＤＤ１間にダイオード３、Ｐ型ＭＯＳトランジス
タ１およびＮ型ＭＯＳトランジスタ２が直列に接続され
て構成される。
【００１７】入出力回路部は、Ｐ型ＭＯＳトランジスタ
１のゲートへ出力端子が接続されたＮＡＮＤゲート５、
Ｎ型ＭＯＳトランジスタ２のゲートへ出力端子が接続さ
れたＮＯＲゲート６および３個のインバータ４a、４b、
４cとで構成される。
１のゲートへ出力端子が接続されたＮＡＮＤゲート５、
Ｎ型ＭＯＳトランジスタ２のゲートへ出力端子が接続さ
れたＮＯＲゲート６および３個のインバータ４a、４b、
４cとで構成される。
【００１８】上記により構成される本実施例のＣＭＯＳ
入出力バッファ回路のＥＮ端子が論理“０”の場合に
は、Ｐ型ＭＯＳトランジスタ１とＮ型ＭＯＳトランジス
タ２とは、共にＯＦＦとなる。よって、この状態のＣＭ
ＯＳ入出力バッファ回路は入力状態となり、入出力端子
８に印加される他の半導体集積回路からの信号がＩ端子
に現れる。
入出力バッファ回路のＥＮ端子が論理“０”の場合に
は、Ｐ型ＭＯＳトランジスタ１とＮ型ＭＯＳトランジス
タ２とは、共にＯＦＦとなる。よって、この状態のＣＭ
ＯＳ入出力バッファ回路は入力状態となり、入出力端子
８に印加される他の半導体集積回路からの信号がＩ端子
に現れる。
【００１９】また、ＥＮ端子が論理“１”の場合には、
このＣＭＯＳ入出力バッファ回路は出力状態となり、Ｄ
端子の信号が入出力端子８に出力される。このとき、出
力のＨｉｇｈレベルは電源電圧のＶＤＤ１からダイオー
ド３の順方向電圧を引いた電圧であり、Ｌｏｗレベルは
ＧＮＤレベルとなる。
このＣＭＯＳ入出力バッファ回路は出力状態となり、Ｄ
端子の信号が入出力端子８に出力される。このとき、出
力のＨｉｇｈレベルは電源電圧のＶＤＤ１からダイオー
ド３の順方向電圧を引いた電圧であり、Ｌｏｗレベルは
ＧＮＤレベルとなる。
【００２０】以上の論理的な動作は、図４に示す従来の
ＣＭＯＳ入出力バッファ回路と同じであり、真理値表も
表１に示す従来のＣＭＯＳ入出力バッファ回路の真理値
表と基本的な動作は同じになる。但し、不定値「ｘ」の
内容が相違する。
ＣＭＯＳ入出力バッファ回路と同じであり、真理値表も
表１に示す従来のＣＭＯＳ入出力バッファ回路の真理値
表と基本的な動作は同じになる。但し、不定値「ｘ」の
内容が相違する。
【００２１】図１のＣＭＯＳ入出力バッファ回路は、例
えば図２の構造で構成される。図２において、Ｐ型の半
導体基板の表面にＮウエル１２、Ｐウエル１３が形成さ
れ、その中にＰ型ＭＯＳトランジスタ１、Ｎ型ＭＯＳト
ランジスタ２が形成されている。Ｐウエルコンタクト１
７は、Ｐウエル１３に電位を与えるためのものである。
Ｎウエルコンタクト１６は、Ｎウエル１２に電位を与え
ると同時に、ｐ++拡散層１８と共にダイオード３を形成
している。その他、Ｐ型およびＮ型ＭＯＳトランジスタ
のゲート９、９、ドレイン１０、１０、ソース１１、１
１等が形成される。
えば図２の構造で構成される。図２において、Ｐ型の半
導体基板の表面にＮウエル１２、Ｐウエル１３が形成さ
れ、その中にＰ型ＭＯＳトランジスタ１、Ｎ型ＭＯＳト
ランジスタ２が形成されている。Ｐウエルコンタクト１
７は、Ｐウエル１３に電位を与えるためのものである。
Ｎウエルコンタクト１６は、Ｎウエル１２に電位を与え
ると同時に、ｐ++拡散層１８と共にダイオード３を形成
している。その他、Ｐ型およびＮ型ＭＯＳトランジスタ
のゲート９、９、ドレイン１０、１０、ソース１１、１
１等が形成される。
【００２２】上記により構成されるＣＭＯＳ入出力バッ
ファ回路の特徴点は、出力トランジスタ部１５のＰ型Ｍ
ＯＳトランジスタ１と電源の間にダイオード３を有して
いることである。これによって、図３に示すような電源
電圧の異なる半準体集積回路７、７同士を接続した場
合、接続した相手側の電源電圧ＶＤＤ２が自身の電源電
圧ＶＤＤ１より高くても、ダイオード３が逆バイアスと
なる。このため相手側の入出力回路からの電流の流入が
阻止される。よって、ＶＤＤ１＜ＶYの場合にも過大な
電流ｉは流れない。
ファ回路の特徴点は、出力トランジスタ部１５のＰ型Ｍ
ＯＳトランジスタ１と電源の間にダイオード３を有して
いることである。これによって、図３に示すような電源
電圧の異なる半準体集積回路７、７同士を接続した場
合、接続した相手側の電源電圧ＶＤＤ２が自身の電源電
圧ＶＤＤ１より高くても、ダイオード３が逆バイアスと
なる。このため相手側の入出力回路からの電流の流入が
阻止される。よって、ＶＤＤ１＜ＶYの場合にも過大な
電流ｉは流れない。
【００２３】上記の実施例のＣＭＯＳ入出力バッファ回
路によれば、異なる電源電圧で動作する半導体集積回路
の直接接続を可能とし、回路の簡素化、装置の低価格化
および小型化を容易にする。
路によれば、異なる電源電圧で動作する半導体集積回路
の直接接続を可能とし、回路の簡素化、装置の低価格化
および小型化を容易にする。
【００２４】尚、上述の実施例は本発明の好適な実施の
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。
【００２５】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
入出力バッファ回路は、ダイオードのカソードが電源
と、アノードがＰ型ＭＯＳトランジスタのソースと接続
され、Ｐ型ＭＯＳトランジスタのドレインがＮ型ＭＯＳ
トランジスタのドレインと接続され、Ｎ型ＭＯＳトラン
ジスタのソースがＧＮＤと接続される。この接続構成に
おいて、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラ
ンジスタのそれぞれのゲートが論理信号の入力端子とさ
れ、かつ接続されたドレインが入出力端子とされる。こ
の入力端子へ接続される相手側の電源電圧が自身の電源
電圧より高い場合でも、Ｐ型ＭＯＳトランジスタのソー
スを介して電源への電流の流入がダイオードにより阻止
される。故に、異なる電源電圧で動作する半導体集積回
路との直接接続を可能とし、装置の低価格化、小型化を
容易にする。
入出力バッファ回路は、ダイオードのカソードが電源
と、アノードがＰ型ＭＯＳトランジスタのソースと接続
され、Ｐ型ＭＯＳトランジスタのドレインがＮ型ＭＯＳ
トランジスタのドレインと接続され、Ｎ型ＭＯＳトラン
ジスタのソースがＧＮＤと接続される。この接続構成に
おいて、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラ
ンジスタのそれぞれのゲートが論理信号の入力端子とさ
れ、かつ接続されたドレインが入出力端子とされる。こ
の入力端子へ接続される相手側の電源電圧が自身の電源
電圧より高い場合でも、Ｐ型ＭＯＳトランジスタのソー
スを介して電源への電流の流入がダイオードにより阻止
される。故に、異なる電源電圧で動作する半導体集積回
路との直接接続を可能とし、装置の低価格化、小型化を
容易にする。
【図１】本発明のＣＭＯＳ入出力バッファ回路の一実施
例を示す回路図である。
例を示す回路図である。
【図２】図１のＣＭＯＳ入出力バッファ回路の構造を説
明するための図である。
明するための図である。
【図３】ＣＭＯＳ入出力バッファ回路の応用の形態を説
明するためのブロック図である。
明するためのブロック図である。
【図４】従来のＣＭＯＳ入出力バッファ回路の構成例を
示す回路図である。
示す回路図である。
【図５】図４のＣＭＯＳ入出力バッファ回路の構造を説
明するための図である。
明するための図である。
１ Ｐ型ＭＯＳトランジスタ ２ Ｎ型ＭＯＳトランジスタ ３ ダイオード ４ インバータ ５ ＮＡＮＤゲート ６ ＮＯＲゲート ７ 半導体集積回路 ８ 入出力端子 ９ ＭＯＳトランジスタのゲート １０ ＭＯＳトランジスタのドレイン １１ ＭＯＳトランジスタのソース １２ Ｎウエル １３ Ｐウエル １５ 出力トランジスタ部 １６ Ｎウエルコンタクト １７ Ｐウエルコンタクト １８ ｐ++拡散層
Claims (2)
- 【請求項１】 ダイオードとＰ型ＭＯＳトランジスタと
Ｎ型ＭＯＳトランジスタとを有し、 前記ダイオードのカソードが電源と、アノードがＰ型Ｍ
ＯＳトランジスタのソースと接続され、 該Ｐ型ＭＯＳトランジスタのドレインが前記Ｎ型ＭＯＳ
トランジスタのドレインと接続され、 該Ｎ型ＭＯＳトランジスタのソースがＧＮＤと接続さ
れ、 前記Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジ
スタのそれぞれのゲートが論理信号の入力端子とされ、
かつ前記接続されたドレインが入出力端子とされたこと
を特徴とするＣＭＯＳ入出力バッファ回路。 - 【請求項２】 前記Ｐ型ＭＯＳトランジスタを形成する
Ｎウエル内にＮ型拡散層と、該Ｎ型拡散層に接するＰ型
拡散層とを有し、前記Ｐ型ＭＯＳトランジスタのソース
と前記Ｎ型拡散層とが電気的に接続され、かつ前記Ｐ型
拡散層が電源に接続された構造を特徴とする請求項１記
載のＣＭＯＳ入出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154384A JPH098638A (ja) | 1995-06-21 | 1995-06-21 | Ｃｍｏｓ入出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154384A JPH098638A (ja) | 1995-06-21 | 1995-06-21 | Ｃｍｏｓ入出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098638A true JPH098638A (ja) | 1997-01-10 |
Family
ID=15582964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7154384A Pending JPH098638A (ja) | 1995-06-21 | 1995-06-21 | Ｃｍｏｓ入出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098638A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075407A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | 入出力回路 |
| JP2008078929A (ja) * | 2006-09-20 | 2008-04-03 | Kenwood Corp | インターフェース回路 |
| KR101403666B1 (ko) * | 2013-05-03 | 2014-06-05 | 김중근 | 대형 폭의 비닐 폴딩장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH0786914A (ja) * | 1993-09-09 | 1995-03-31 | Fujitsu Ltd | 半導体集積回路 |
| JPH07154231A (ja) * | 1993-11-25 | 1995-06-16 | Nec Corp | 半導体集積回路 |
-
1995
- 1995-06-21 JP JP7154384A patent/JPH098638A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| JPH0786914A (ja) * | 1993-09-09 | 1995-03-31 | Fujitsu Ltd | 半導体集積回路 |
| JPH07154231A (ja) * | 1993-11-25 | 1995-06-16 | Nec Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075407A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | 入出力回路 |
| JP2008078929A (ja) * | 2006-09-20 | 2008-04-03 | Kenwood Corp | インターフェース回路 |
| KR101403666B1 (ko) * | 2013-05-03 | 2014-06-05 | 김중근 | 대형 폭의 비닐 폴딩장치 |
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