JP2569777B2 - 入力信号切り換え回路 - Google Patents

入力信号切り換え回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の入力回路に関し、等に複数の入
力レベルを有する信号を、選択的に半導体装置内部に供
給する入力信号切り換え回路に関する。
〔従来の技術〕
従来、半導体装置、主にメモリ装置においては、メモ
リ装置を収納するパッケージのピン数の都合上、１つの
入力ピンに、複数の信号を入力する場合がある。例えば
メモリ容量512Kbit、データ長8bitのUVPROMのパッケー
ジのピン配置を第４図に示すが、ここで第22ピンは、出
力イネーブル信号▲▼と、UVPROMの書込み電圧VPP
の２つの信号が、入力される兼用ピンとなっている。す
なわち、通常のデータ読み出し時には第22ピンの入力電
圧は電源電圧VCCから接地電圧GNDの間の電圧であり、UV
PROMにデータを書込む時には第22ピンの入力電圧は電源
電圧VCCよりも高い電圧（例えば12.5V）が印加される。
このような場合の従来の入力信号切り換え回路を第３図
に示す。Ｎ型MOSFET M31のドレインは入力端子▲▼
/VPPに接続し、ゲートは昇圧回路CP3の出力信号S31に接
続し、ソースはUVPROMに書込み電圧VPに接続する。Ｎ型
ディプリーションMOSFET M32のドレインは電源電圧VCC
に接続し、ゲートは書込み制御信号▲▼に接続
し、ソースはUVPROMの書込み電圧VPに接続する。昇圧回
路CP3は書込み制御信号▲▼により制御され、書
込み制御信号▲▼がハイレベルの時は、出力S31
はロウレベルを、書込み制御信号▲▼がロウレベ
ルの時は、出力S31は高電圧を出力する。Ｐ型MOSFET M
33とＮ型MOSFET M34によりインバータ回路INV3を構成
し、このインバータ回路INV3の入力は、入力端子▲
▼/VPPに接続し、出力は、出力イネーブル信号oeとす
る。
次に、この回路の動作を説明する。
主な動作モードにおける各信号のレベルを第７図に示
す。データ読み出しモード（READ）時は、▲▼/VPP
は入力ロウレベルVILが印加され、信号oeはVCCレベル
に、書込み制御信号▲▼がVCCレベルなので、昇
圧回路CP3の出力S31はGNDレベルになり、Ｎ型MOSFET M
31は非導通状態になる。そして、Ｎ型ディプリーション
MOSFET M32により、書込み電圧VPはVCCレベルになる。
出力禁止モード（OUTPUT DISABLE）時は、▲▼/VPP
は入力ハイレベルVIHが印加され、信号oeはGNDレベル
に、書込み制御信号▲▼がVCCレベルなので、デ
ータ読み出しモード（READ）時と同様に、書込み電圧VP
はVCCレベルになる。データ書込みモード（PROGRAM）時
は、▲▼/VPPは、12.5Vの電圧が印加される。この
時、書込み制御信号▲▼がGNDレベルになること
で、昇圧回路CP3が動作して、出力S31は高電圧になり、
Ｎ型MOSFET M31が導通状態になることで、書込み電圧VP
も12.5Vの電圧が供給される、また、Ｎ型ディプリーシ
ョンMOSFET M32のドレインにはVCCが、ゲートにはGNDが
印加されることで、Ｎ型ディプリーションMOSFET M32は
カットオフ状態になって非導通状態になるものとする。
なお信号oeはGNDレベルとなる。このように、データ書
込みモード時にＮ型MOSFET M31のゲートを高電圧にする
ことで、▲▼/VPPに印加された12.5Vの電圧はＮ型M
OSFET M31を介して半導体装置内部の書込み電圧VPにも
供給され、それ以外の動作モードでは、Ｎ型MOSFET M31
のゲートはGNDレベルになり、Ｎ型MOSFET M31は非導通
状態になり、入力端子▲▼/VPPと書込み電圧VPは分
離される。
〔発明が解決しようとする課題〕
上述した従来の入力信号切り換え回路は、Ｎ型MOSFET
M31を介して、入力端子▲▼/VPPの電圧を、書込み
電圧VPに供給するため、Ｎ型MOSFET M31をディプリーシ
ョンMOSFETにすると、信号S31をGNDレベルにしてもＮ型
MOSFET M31は導通状態のままであり、▲▼/VPPがロ
ウレベルの場合には、Ｎ型MOSFET M31,32を介して電源
電圧VCCから▲▼/VPPに電流が流れてしまう。その
ため、Ｎ型MOSFET M31はエンハンスメントMOSFETで構成
されるが、このＮ型MOSFET M31のバックアップ特性を考
慮した、しきい値電圧をVTN31とすると、▲▼/VPP
に12.5Vの電圧が印加された場合に、書込み電圧VPに12.
5Vの電圧を供給するには、昇圧回路CP3の出力S31の電圧
は（12.5＋VTN31）Ｖ以上の高い電圧が必要となり、昇
圧回路の回路構成が困難となるばかりか、場合によって
は、この非常に高い電圧をMOSFETのゲートに印加するこ
とで、ゲート酸化膜が絶縁破壊する可能性も有るという
欠点がある。さらに、Ｎ型MOSFET M31のゲートがGNDレ
ベルであっても、入力端子▲▼/VPPの電圧が負電位
となり、その電圧が−VTN31よりも低電圧になった場合
にはＮ型MOSFET M31は導通状態となり、Ｎ型MOSFET
M31,32を介して、電源電圧VCCから入力端子▲▼/V
PPに電流が流れてしまう欠点がある。
〔課題を解決するための手段〕
本発明の入力信号切り替え回路は、第１導電型を有す
る第１のMOSFETのソースと、第１導電型とは逆の導電型
である第２導電型を有する第２のMOSFETのソースを接続
し、第１のMOSFETのゲートには第１の制御信号を接続
し、第２のMOSFETのゲートには、第１の制御信号の反転
信号である第２の制御信号を接続し、第１のMOSFETのド
レインを入力端子、第２のMOSFETのドレインを出力端子
としている。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。Ｎ型MOSF
ET M11のドレインは入力端子▲▼/VPPに接続し、ソ
ースはＰ型MOSFET M12のソースに接続し、Ｐ型MOSFET M
12のドレインをUVPROMの書込み電圧VPに接続する。Ｎ型
ディプリーションMOSFET M13のドレインは電源電圧VCC
に接続し、ゲートは書込み制御信号▲▼に接続
し、ソースはUVPROMの書込み電圧VPに接続する。Ｐ型MO
SFET M14とＮ型MOSFET M15によりインバータ回路INV1を
構成し、このインバータ回路INV1の入力は、入力端子▲
▼/VPPに接続し、出力は出力イネーブル信号oeとす
る。
次にこの回路の動作を説明する。
主は動作モードにおける各信号のレベルを第５図に示
す。データ読み出しモード（READ）時は、▲▼/VPP
は入力ロウレベルVILが印加され、信号oeはVCCレベルに
なる。信号S11はGNDレベルに、信号S12及びVpm1はVCCレ
ベルとなることで、Ｎ型MOSFET M11とＰ型MOSFET M12は
共に非導通状態になる。そして、信号▲▼がVCC
レベルなので、Ｎ型ディプリーションMOSFET M13によ
り、書込み電圧VPはVCCレベルになる。出力禁止モード
（OUTPUT DISABLE）時は、▲▼/VPPは入力ハイレベ
ルVIHが印加され、信号oeはGNDレベルになる。信号S11
はGNDレベルに、信号S12及びVpm1はVCCレベルとなるこ
とで、Ｎ型MOSFET M11とＰ型MOSFET M12は共に非導通状
態になる。そして信号▲▼がVCCレベルなので、
Ｎ型ディプリーションMOSFET M13により書込み電圧VPは
VCCレベルになる。データ書込みモード（PROGRAM）時
は、▲▼/VPPに12.5Vの電圧が印加される。この
時、信号S11,Vpm1が高電圧になり、信号S12がGNDレベル
になると、Ｎ型MOSFET M11とＰ型MOSFET M12が共に導通
状態になることで、書込み電圧VPも12.5Vの電圧が供給
される。またＮ型ディプリーションMOSFET M13のドレイ
ンにはVCCが、ゲートにはGNDが印加されることで、Ｎ型
ディプリーションMOSFET M13はカットオフ状態となって
非導通状態になるものとする。なお信号oeはGNDレベル
となる。ここで、Ｎ型MOSFET M11のゲートがGNDレベル
の時に、入力端子▲▼/VPPの電圧が負電位となり、
Ｎ型MOSFET M11が導通状態になってとしても、Ｐ型MOSF
ET M12は非導通状態のままであり、入力端子▲▼/V
PPと書込み電圧VPの間には電流は流れない。
第２図は本発明の実施例２の回路図である。Ｎ型ディ
プリーションMOSFET M21のドレインは入力端子▲▼
/VPPに接続し、ソースはＰ型MOSFET M22のソースに接続
し、Ｐ型MOSFET M22のドレインをUVPROMの書込み電圧VP
に接続する。Ｎ型ディプリーションMOSFET M23のドレイ
ンは電源電圧VCCに接続し、ゲートは書込み制御信号▲
▼に接続し、ソースはUVPROMの書込み電圧VPに接
続する。昇圧回路CP2は書込み制御信号▲▼によ
り制御され、書込み制御信号▲▼がハイレベルの
時は出力Vpm2はVCCレベルを、書込み制御信号▲
▼がロウレベルの時は、出力Vpm2は高電圧を出力する。
Ｐ型MOSFET M26,M27,M2aとＮ型MOSFET M28,M29,M2bでレ
ベルシフト回路LS2を構成し、入力信号をPGM、出力信号
をS21とし、Ｐ型MOSFET M2cとＮ型MOSFET M2dでインバ
ータ回路INV21を構成し、入力をレベルシフト回路LS2の
出力S21に接続し、出力信号をS22とする。Ｐ型MOSFET M
24とＮ型MOSFET M25でインバータ回路INV22を構成し、
入力は入力端子▲▼/VPPに接続し、出力は出力イネ
ーブル信号oeとする。
次に、この回路の動作を説明する。
主な動作モードにおける各信号のレベルを第６図に示
す。データ読み出しモード（READ）時は、▲▼/VPP
は入力ロウレベルVILが印加され、信号oeはVCCレベルに
なる。信号▲▼がVCCレベルなので昇圧回路CP2の
出力Vpm2はVCCレベルになり、信号PGMがGNDレベルなの
で、レベルシフト回路LS2の出力S21はGNDレベルに、イ
ンバータ回路INV21の出力S23はVCCレベルになる。する
とＮ型ディプリーションMOSFET M21は導通状態だが、Ｐ
型MOSFET M22が非導通状態なので、入力端子▲▼/V
PPとUVPROMと書込み電圧VPは分離され、書込み電圧VPは
Ｎ型MOSFET M23によりVCCレベルになる。出力禁止モー
ド（OUTPUT DISABLE）時は、▲▼/VPPは入力ハイレ
ベルVIHが印加され、信号oeはGNDレベルになる。信号▲
▼がVCCレベル、信号PGMがGNDレベルなので、デ
ータ読み出しモード（READ）時と同様に、Ｐ型MOSFET M
22が非導通状態なので、入力端子▲▼/VPPとUVPROM
の書込み電圧VPは分離され、書込み電圧VPはＮ型MOSFET
M23によりVCCレベルになる。なお、この時入力端子▲
▼/VPPの入力電圧が、VCC以上の電圧になったとし
ても、Ｎ型ディプリーションMOSFET M21のしきい値電圧
が−VCCよりも正方向に大きければ、点S23の電圧はVCC
以上にならないので、Ｐ型MOSFET M22のソース拡散層が
順方向にバイアスされ、電流が流れることはない。デー
タ書込みモード（PROGRAM）時は、▲▼/VPPに12.5V
の電圧が印加される。書込み制御信号▲▼がGND
レベルとなることで、昇圧回路CP2の出力Vpm2は高電圧
になり、信号PGMがVCCレベルとなることで、レベルシフ
ト回路LS2の出力S21は高電圧に、インバータ回路INV21
の出力S22はGNDレベルとなることで、Ｎ型ディプリーシ
ョンMOSFET M21とＰ型MOSFET M22は共に導通状態にな
り、書込み電圧VPも12.5Vの電圧が供給される。またＮ
型ディプリーションMOSFET M23のドレインにはVCCが、
ゲートにはGNDが印加されることで、Ｎ型ディプリーシ
ョンMOSFET M23はカットオフ状態となって非導通状態に
なるものとする。なお、信号oeはGNDレベルになる。こ
の、入力端子▲▼/VPPに12.5Vが印加され、書込み
電圧VPにも12.5Vの電圧を供給するために、昇圧回路CP2
の出力Vpm2の電圧は、Ｐ型MOSFET M22のソース・ドレイ
ン拡散層が順方向バイアスされないためには、次式
（１）を満足し、 Vpm2≧12.5V……式（１） かつ、Ｎ型ディプリーションMOSFET M21のバックバイア
スが12.5V印加された時のしきい値電圧をVTN21とすると
次式（２）を満足すればよい。
Vpm2≧12.5V＋VTN21……式（２） 〔発明の効果〕 以上説明したように本発明は、Ｎ型MOSFETのソースと
Ｐ型MOSFETのソースを接続し、Ｎ型MOSFETのドレインを
入力端子、Ｐ型MOSFETのドレインを出力端子とすること
により、入力端子の電圧が負電位になっても、またはＮ
型MOSFETをディプリーションMOSFETで構成したとして
も、Ｐ型MOSFETにより入力端子と出力端子を分離するこ
とができ、また入力端子に印加された電圧を出力端子に
供給する場合には、Ｎ型MOSFETがディプリーションMOSF
ETならば、このＮ型MOSFETのゲート電圧は前述の第１式
及び第２式を満足すればよく、それほど高電圧を必要と
しない効果がある。
【図面の簡単な説明】
第１図は本発明の入力信号切り換え回路の一実施例の回
路図、第２図は本発明の入力信号切り換え回路の他の一
実施例の回路図、第３図は従来の入力信号切り換え回路
の回路図、第４図はメモリ容量512Kbitデータ長8bitのU
VPROMのパッケージピン配置図、第５図は第１図に示し
た実施例の動作モード図、第６図は第２図に示した実施
例の動作モード図、第７図は第３図に示した従来例の動
作モード図である。 M11,M12〜M34……MOSFET、INV1,INV21,INV22,INV3……
インバータ回路、LS2……レベルシフト回路、CP2,CP3…
…昇圧回路。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ハイレベル信号、ロウレベル信号及び前記
    ハイレベル信号よりも高電圧の第３レベル信号が印加さ
    れる入力端子と、前記入力端子と第１の出力端子間に設
    けられたインバータ回路と、前記入力端子と節点間にソ
    ース・ドレイン路が設けられたＮ型MOSトランジスタ
    と、前記節点と第２の出力端子間にソース・ドレイン路
    が設けられたＰ型MOSトランジスタと、前記入力端子に
    前記ロウレベル信号及びハイレベル信号が印加されてい
    る場合には前記Ｎ型MOSトランジスタのゲートにロウレ
    ベルの第１のゲート信号を供給し前記Ｐ型MOSトランジ
    スタのゲートにハイレベルの第２のゲート信号を供給す
    ると共に前記Ｐ型MOSトランジスタの基板バイアスをハ
    イレベルとし、前記入力端子に前記第３レベル信号が印
    加されている場合には前記Ｎ型MOSトランジスタとゲー
    トに前記第３レベル信号よりも高電圧に昇圧した前記第
    １のゲート信号を供給し前記Ｐ型MOSトランジスタのゲ
    ートにロウレベルの第２のゲート信号を供給すると共に
    前記Ｐ型MOSトランジスタの基板バイアスを前記第３レ
    ベル信号よりも高電圧とする制御信号発生回路とを有す
    ることを特徴とする入力信号切り換え回路。
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