JPH0257345B2 - - Google Patents
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- JPH0257345B2 JPH0257345B2 JP61219837A JP21983786A JPH0257345B2 JP H0257345 B2 JPH0257345 B2 JP H0257345B2 JP 61219837 A JP61219837 A JP 61219837A JP 21983786 A JP21983786 A JP 21983786A JP H0257345 B2 JPH0257345 B2 JP H0257345B2
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- 239000000758 substrate Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔概 要〕
トランスフアゲート回路であつて、入力側の信
号レベルを出力側に伝達する第１のMISトランジ
スタのほかに、該入力側の信号レベルを反転する
インバータ、および該第１のMISトランジスタと
逆の導電型を有し該インバータと共通の電源線と
該出力側との間に直列に接続された第２および第
３のMISトランジスタからなる出力レベル保障回
路をそなえ、該第２のMISトランジスタのゲート
には該インバータの出力信号が供給され、また該
第３のMISトランジスタのゲートには該第１の
MISトランジスタのゲートに供給される制御信号
の反転信号が供給されるように構成されており、
従来のようにこの種のトランスフアゲート回路を
CMOS回路で構成する場合におけるようなラツ
チアツプを生ずる可能性を阻止し、しかも制御用
のクロツク信号に応じて入力側の信号レベルを確
実に出力側に転送することができる。
号レベルを出力側に伝達する第１のMISトランジ
スタのほかに、該入力側の信号レベルを反転する
インバータ、および該第１のMISトランジスタと
逆の導電型を有し該インバータと共通の電源線と
該出力側との間に直列に接続された第２および第
３のMISトランジスタからなる出力レベル保障回
路をそなえ、該第２のMISトランジスタのゲート
には該インバータの出力信号が供給され、また該
第３のMISトランジスタのゲートには該第１の
MISトランジスタのゲートに供給される制御信号
の反転信号が供給されるように構成されており、
従来のようにこの種のトランスフアゲート回路を
CMOS回路で構成する場合におけるようなラツ
チアツプを生ずる可能性を阻止し、しかも制御用
のクロツク信号に応じて入力側の信号レベルを確
実に出力側に転送することができる。
本発明は、所定の制御信号に応じて入力側の信
号レベルを確実に出力側に転送するためのトラン
スフアゲート回路に関する。
号レベルを確実に出力側に転送するためのトラン
スフアゲート回路に関する。
第２図は従来技術としてのトランスフアゲート
回路の構成を例示するもので、該第２図中、Q6
およびQ3′はＰチヤネルMOSトランジスタ（一般
的にはMISトランジスタ）であつて、これらＰチ
ヤネルトランジスタには図中において〇印が付さ
れており、またQ7およびQ1はＮチヤネルMOSト
ランジスタ（一般的にはMISトランジスタ）であ
る。該ＰチヤネルトランジスタQ6とＮチヤネル
トランジスタQ7とはインバータ回路を構成して
おり、一方該ＰチヤネルトランジスタQ3′とＮチ
ヤネルトランジスタQ1とはCMOS型のトランス
フアゲートを構成する。該トランジスタQ6およ
びQ7からなるインバータ回路の入力側に供給さ
れた入力信号Ａの電位は該インバータ回路により
反転され、該反転された信号が該トランスフア
ゲートの入力側に供給される。該トランジスタ
Q3′およびQ1の各ゲートにはそれぞれ制御用のク
ロツク信号φおよびその反転信号が供給され、
該クロツク信号φがロウレベル（したがつてその
反転信号がハイレベル）となつたとき、該トラ
ンジスタQ3′およびQ1がオンとなり、その入力側
に印加されている信号の電位が該トランスフア
ゲートの出力側に出力電位Ｖとして転送される。
ここで該トランスフアゲートを該Ｐチヤネルトラ
ンジスタQ3′およびＮチヤネルトランジスタQ1に
よつて所謂CMOS型に構成する理由は、もしＰ
チヤネルトランジスタQ3′のみで該トランスフア
ゲートを構成した場合には、該入力信号のロウ
レベル（零レベル）時において、該出力側の電位
が該トランジスタQ3′のスレツシヨールド電圧
Vth（Q3′）以下には低下せず、またＮチヤネルト
ランジスタQ1のみで該トランスフアゲートを構
成した場合には、該入力信号ハイレベル（該イ
ンバータ回路に印加される電位Vcc1のレベル）時
において、該出力側の電位が、該反転制御信号
のハイレベル電位から該トランジスタQ1のスレ
ツシヨールド電圧Vth（Q1）を減じた値以上には
上昇しないのに対し、上述したように該トランス
フアゲートを所謂CMOS型に構成することによ
つて、該入力信号のロウレベルおよびハイレベ
ル電位を、該制御用のクロツク信号φおよびに
よつて、そのままその出力側に転送することがで
きるからである。
回路の構成を例示するもので、該第２図中、Q6
およびQ3′はＰチヤネルMOSトランジスタ（一般
的にはMISトランジスタ）であつて、これらＰチ
ヤネルトランジスタには図中において〇印が付さ
れており、またQ7およびQ1はＮチヤネルMOSト
ランジスタ（一般的にはMISトランジスタ）であ
る。該ＰチヤネルトランジスタQ6とＮチヤネル
トランジスタQ7とはインバータ回路を構成して
おり、一方該ＰチヤネルトランジスタQ3′とＮチ
ヤネルトランジスタQ1とはCMOS型のトランス
フアゲートを構成する。該トランジスタQ6およ
びQ7からなるインバータ回路の入力側に供給さ
れた入力信号Ａの電位は該インバータ回路により
反転され、該反転された信号が該トランスフア
ゲートの入力側に供給される。該トランジスタ
Q3′およびQ1の各ゲートにはそれぞれ制御用のク
ロツク信号φおよびその反転信号が供給され、
該クロツク信号φがロウレベル（したがつてその
反転信号がハイレベル）となつたとき、該トラ
ンジスタQ3′およびQ1がオンとなり、その入力側
に印加されている信号の電位が該トランスフア
ゲートの出力側に出力電位Ｖとして転送される。
ここで該トランスフアゲートを該Ｐチヤネルトラ
ンジスタQ3′およびＮチヤネルトランジスタQ1に
よつて所謂CMOS型に構成する理由は、もしＰ
チヤネルトランジスタQ3′のみで該トランスフア
ゲートを構成した場合には、該入力信号のロウ
レベル（零レベル）時において、該出力側の電位
が該トランジスタQ3′のスレツシヨールド電圧
Vth（Q3′）以下には低下せず、またＮチヤネルト
ランジスタQ1のみで該トランスフアゲートを構
成した場合には、該入力信号ハイレベル（該イ
ンバータ回路に印加される電位Vcc1のレベル）時
において、該出力側の電位が、該反転制御信号
のハイレベル電位から該トランジスタQ1のスレ
ツシヨールド電圧Vth（Q1）を減じた値以上には
上昇しないのに対し、上述したように該トランス
フアゲートを所謂CMOS型に構成することによ
つて、該入力信号のロウレベルおよびハイレベ
ル電位を、該制御用のクロツク信号φおよびに
よつて、そのままその出力側に転送することがで
きるからである。
第３図は、上記トランジスタQ1およびQ3′が半
導体基板内に形成されている状態を示すもので、
Ｐ型基板１内にはＮチヤネルトランジスタQ1の
ソース（ドレイン）領域（Ｎ型領域）１１および
１２が形成されており、該Ｐ型基板１内に形成さ
れたＮウエル２内にはＰチヤネルトランジスタ
Q3′のソース（ドレイン）領域（Ｐ型領域）２１
および２２が形成されており、該Ｎ型領域１１お
よび該Ｐ型領域２１には該入力信号が印加さ
れ、該制御用のクロツク信号によつてこれらトラ
ンジスタQ1，Q3′がオンとなることにより、該Ｎ
型領域１２および該Ｐ型領域２２から出力電位Ｖ
としてとり出される。なお、該Ｐチヤネルトラン
ジスタQ3′が形成されるＮウエル２には、該イン
バータ回路と共通の電源から所定の電位Vcc2（後
述するようにVcc1より多少低くなる）が印加され
ている。
導体基板内に形成されている状態を示すもので、
Ｐ型基板１内にはＮチヤネルトランジスタQ1の
ソース（ドレイン）領域（Ｎ型領域）１１および
１２が形成されており、該Ｐ型基板１内に形成さ
れたＮウエル２内にはＰチヤネルトランジスタ
Q3′のソース（ドレイン）領域（Ｐ型領域）２１
および２２が形成されており、該Ｎ型領域１１お
よび該Ｐ型領域２１には該入力信号が印加さ
れ、該制御用のクロツク信号によつてこれらトラ
ンジスタQ1，Q3′がオンとなることにより、該Ｎ
型領域１２および該Ｐ型領域２２から出力電位Ｖ
としてとり出される。なお、該Ｐチヤネルトラン
ジスタQ3′が形成されるＮウエル２には、該イン
バータ回路と共通の電源から所定の電位Vcc2（後
述するようにVcc1より多少低くなる）が印加され
ている。
上述したように、該トランスフアゲートを構成
するＰチヤネルトランジスタQ3′が形成されるＮ
ウエル２には、該転送すべき入力信号の作成回
路（上記第２図においてはインバータ回路）と共
通の電源から所定の電位Vcc2が印加されている
が、その電源供給配線には必然的に配線抵抗Ｒが
存在しており、このために該インバータ回路に印
加されている電位Vcc1と該Ｎウエルの電位Vcc2と
の間に多少の電位差を生じ、該電位Vcc2は該電位
Vcc1より多少低くなる。（すなわちVcc1＞Vcc2）。
するＰチヤネルトランジスタQ3′が形成されるＮ
ウエル２には、該転送すべき入力信号の作成回
路（上記第２図においてはインバータ回路）と共
通の電源から所定の電位Vcc2が印加されている
が、その電源供給配線には必然的に配線抵抗Ｒが
存在しており、このために該インバータ回路に印
加されている電位Vcc1と該Ｎウエルの電位Vcc2と
の間に多少の電位差を生じ、該電位Vcc2は該電位
Vcc1より多少低くなる。（すなわちVcc1＞Vcc2）。
一方、該インバータ回路から出力されるハイレ
ベル電位（該入力信号のハイレベル電位）は
Vcc1に等しいので、該入力信号のハイレベルに
おいて、該電位Vcc1の印加される該Ｐチヤネルト
ランジスタQ3′のソース（又はドレイン）領域
（Ｐ型領域）２１と該電位Vcc2が印加される該Ｎ
ウエル２との間でPNジヤンクシヨンがオンとな
り、これが原因となつて該半導体基板内に形成さ
れるPNPN層により等価的に構成されるサイリ
スタによつて所謂ラツチアツプを起す可能性があ
り、その場合にはそれ以降、該PNPN層を通し
て該半導体基板内に電流が流れつづけてしまうと
いう問題点があつた。
ベル電位（該入力信号のハイレベル電位）は
Vcc1に等しいので、該入力信号のハイレベルに
おいて、該電位Vcc1の印加される該Ｐチヤネルト
ランジスタQ3′のソース（又はドレイン）領域
（Ｐ型領域）２１と該電位Vcc2が印加される該Ｎ
ウエル２との間でPNジヤンクシヨンがオンとな
り、これが原因となつて該半導体基板内に形成さ
れるPNPN層により等価的に構成されるサイリ
スタによつて所謂ラツチアツプを起す可能性があ
り、その場合にはそれ以降、該PNPN層を通し
て該半導体基板内に電流が流れつづけてしまうと
いう問題点があつた。
本発明はかかる問題点を解決するためになされ
たもので、上記従来回路におけるようなラツチア
ツプを起す可能性をなくし、しかも該制御用のク
ロツク信号に応じて入力側の信号レベルを確実に
出力側に転送することができるトランスフアゲー
ト回路を提供すること目的としている。
たもので、上記従来回路におけるようなラツチア
ツプを起す可能性をなくし、しかも該制御用のク
ロツク信号に応じて入力側の信号レベルを確実に
出力側に転送することができるトランスフアゲー
ト回路を提供すること目的としている。
上記問題点を解決するために、本発明において
は、入力側の信号レベルを出力側に伝達する第１
のMISトランジスタ、該入力側の信号レベルを反
転するインバータ、および該第１のMISトランジ
スタと逆の導電型を有し該インバータと共通の電
源線と該出力側との間に直列に接続された第２お
よび第３のMISトランジスタからなる出力レベル
保障回路をそなえ、該第２のMISトランジスタの
ゲートには該インバータの出力信号が供給され、
また該第３のMISトランジスタのゲートには、該
第１のMISトランジスタのゲートに供給される制
御信号の反転信号が供給される。
は、入力側の信号レベルを出力側に伝達する第１
のMISトランジスタ、該入力側の信号レベルを反
転するインバータ、および該第１のMISトランジ
スタと逆の導電型を有し該インバータと共通の電
源線と該出力側との間に直列に接続された第２お
よび第３のMISトランジスタからなる出力レベル
保障回路をそなえ、該第２のMISトランジスタの
ゲートには該インバータの出力信号が供給され、
また該第３のMISトランジスタのゲートには、該
第１のMISトランジスタのゲートに供給される制
御信号の反転信号が供給される。
上記構成によれば、入力側の信号レベルを出力
側に伝達するトランスフアゲートが上記従来回路
におけるようにCMOS型に構成されていないの
で、上述したラツチアツプを起す可能性がなくな
る。
側に伝達するトランスフアゲートが上記従来回路
におけるようにCMOS型に構成されていないの
で、上述したラツチアツプを起す可能性がなくな
る。
そして該トランスフアゲートを構成する第１の
MISトランジスタに印加される入力信号の電位が
第１のレベルとつたときは、該第２および第３の
MISトランジスタがともにオンとなつて、該トラ
ンスフアゲートの出力側の該第１レベルの電位が
保障され、一方該第１のMISトランジスタに印加
される入力信号の電位が第２のレベルとなつたと
きは、該第２のMISトランジスタがオフとなる一
方、該入力信号の該第２レベルの電位が該第１の
MISトランジスタによつてその出力側に転送され
る。
MISトランジスタに印加される入力信号の電位が
第１のレベルとつたときは、該第２および第３の
MISトランジスタがともにオンとなつて、該トラ
ンスフアゲートの出力側の該第１レベルの電位が
保障され、一方該第１のMISトランジスタに印加
される入力信号の電位が第２のレベルとなつたと
きは、該第２のMISトランジスタがオフとなる一
方、該入力信号の該第２レベルの電位が該第１の
MISトランジスタによつてその出力側に転送され
る。
第１図は本発明の１実施例としてのトランスフ
アゲート回路の構成を示すもので、第２図と対応
する部分には第２２図と同一の符号が付されてい
る。該第１図中、Q2，Q3，Q4およびQ6はＰチヤ
ネルMOSトランジスタ（一般的にはMISトラン
ジスタ）であつて、これらＰチヤネルトランジス
タには図中において〇印が付されており、また、
Q1，Q5およびQ7はＮチヤネルMOSトランジスタ
（一般的にはMISトランジスタ）である。
アゲート回路の構成を示すもので、第２図と対応
する部分には第２２図と同一の符号が付されてい
る。該第１図中、Q2，Q3，Q4およびQ6はＰチヤ
ネルMOSトランジスタ（一般的にはMISトラン
ジスタ）であつて、これらＰチヤネルトランジス
タには図中において〇印が付されており、また、
Q1，Q5およびQ7はＮチヤネルMOSトランジスタ
（一般的にはMISトランジスタ）である。
該ＰチヤネルトランジスタQ6とＮチヤネルト
ランジスタQ7とはインバータ回路（第２図にお
けるインバータ回路に対応）を構成し、その出力
側から、トランスフアゲートを構成するＮチヤネ
ルトランジスタQ1に入力信号が供給され、該
トランジスタQ1のゲートに供給される制御用の
クロツク信号がハイレベルになつたとき該入力
信号の電位が該トランスフアゲートの出力側に
出力電位Ｖとして転送される。
ランジスタQ7とはインバータ回路（第２図にお
けるインバータ回路に対応）を構成し、その出力
側から、トランスフアゲートを構成するＮチヤネ
ルトランジスタQ1に入力信号が供給され、該
トランジスタQ1のゲートに供給される制御用の
クロツク信号がハイレベルになつたとき該入力
信号の電位が該トランスフアゲートの出力側に
出力電位Ｖとして転送される。
上記インバータ回路と共通の電源と該トランス
フアゲートの出力側との間には、直列接続された
２個のＰチヤネル（すなわち上記Ｎチヤネルトラ
ンジスタQ1と反対導電型の）トランジスタQ2お
よびQ3が接続される。該トランジスタQ2のゲー
トには、該ＮチヤネルトランジスタQ1に供給さ
れる入力信号を、該トランジスタQ4およびQ5
からなるインバータ回路Ｘによつて反転した信号
Ａが供給され、一方、該トランジスタQ3のゲー
トには、該ＮチヤネルトランジスタQ1のゲート
に供給される制御用クロツク信号を反転したク
ロツク信号φが供給される。ここでこれら２個の
トランジスタQ2およびQ3はレベル保障回路Ｙを
構成するもので、該レベル保障回路Ｙにより該ト
ランスフアゲート（ＮチヤネルトランジスタQ1）
の出力側に転送されるハイレベルの電位が保障さ
れている。
フアゲートの出力側との間には、直列接続された
２個のＰチヤネル（すなわち上記Ｎチヤネルトラ
ンジスタQ1と反対導電型の）トランジスタQ2お
よびQ3が接続される。該トランジスタQ2のゲー
トには、該ＮチヤネルトランジスタQ1に供給さ
れる入力信号を、該トランジスタQ4およびQ5
からなるインバータ回路Ｘによつて反転した信号
Ａが供給され、一方、該トランジスタQ3のゲー
トには、該ＮチヤネルトランジスタQ1のゲート
に供給される制御用クロツク信号を反転したク
ロツク信号φが供給される。ここでこれら２個の
トランジスタQ2およびQ3はレベル保障回路Ｙを
構成するもので、該レベル保障回路Ｙにより該ト
ランスフアゲート（ＮチヤネルトランジスタQ1）
の出力側に転送されるハイレベルの電位が保障さ
れている。
このように本発明におけるトランスフアゲート
回路においては、該トランスフアゲートが単一の
トランジスタ（すなわち第１図の場合にはＮチヤ
ネルトランジスタQ1）によつて構成されている
ので、上述した電源供給配線抵抗Ｒにもとづく電
位差を生じたとしても、該トランスフアゲートを
CMOS回路によつて構成した従来回路のように、
上記したラツチアツプを生ずる可能性が全くなく
なる。
回路においては、該トランスフアゲートが単一の
トランジスタ（すなわち第１図の場合にはＮチヤ
ネルトランジスタQ1）によつて構成されている
ので、上述した電源供給配線抵抗Ｒにもとづく電
位差を生じたとしても、該トランスフアゲートを
CMOS回路によつて構成した従来回路のように、
上記したラツチアツプを生ずる可能性が全くなく
なる。
しかも該入力信号のハイレベル（すなわち電
源電位Vcc1のレベル）時において、該制御用のク
ロツク信号がハイレベルとなつたとき、上記Ｎ
チヤネルトランジスタQ1のみでは上述したよう
に所定のハイレベル電位を転送することができな
いが、本発明においては、該トランジスタQ2の
ゲートに供給される該反転信号Ａと該トランジス
タQ3のゲートに供給される該反転信号φとがと
もにロウレベルとなつて、該Ｐチヤネルトランジ
スタQ2およびQ3がともにオンとなり、該出力側
の電位が該電源電圧Vcc1にほぼ等しいVcc2のレベ
ルとされる。この場合、上記配線抵抗Ｒにもとづ
く僅かな電位差は無視しうるものであり、該転送
先ハイレベル電位を該電源電圧Vcc1にほぼ等しい
Vcc2の電位とすることが保障される。
源電位Vcc1のレベル）時において、該制御用のク
ロツク信号がハイレベルとなつたとき、上記Ｎ
チヤネルトランジスタQ1のみでは上述したよう
に所定のハイレベル電位を転送することができな
いが、本発明においては、該トランジスタQ2の
ゲートに供給される該反転信号Ａと該トランジス
タQ3のゲートに供給される該反転信号φとがと
もにロウレベルとなつて、該Ｐチヤネルトランジ
スタQ2およびQ3がともにオンとなり、該出力側
の電位が該電源電圧Vcc1にほぼ等しいVcc2のレベ
ルとされる。この場合、上記配線抵抗Ｒにもとづ
く僅かな電位差は無視しうるものであり、該転送
先ハイレベル電位を該電源電圧Vcc1にほぼ等しい
Vcc2の電位とすることが保障される。
一方、該入力信号のロウレベル（すなわち零
レベル）時において、該制御用のクロツク信号
がハイレベルとなつて該トランジスタQ1がオン
となつたときは、該トランジスタQ2がオフとな
るとともに、該転送先のロウレベル電位は該トラ
ンジスタQ1および該トランジスタQ7を介してア
ース電位に等しくされる。
レベル）時において、該制御用のクロツク信号
がハイレベルとなつて該トランジスタQ1がオン
となつたときは、該トランジスタQ2がオフとな
るとともに、該転送先のロウレベル電位は該トラ
ンジスタQ1および該トランジスタQ7を介してア
ース電位に等しくされる。
なお図示の実施例においては、該トランジスタ
Q2のゲートに上記反転信号Ａを供給するための
インバータ回路Ｘが該トランジスタQ1の入力側
に接続されているが、該インバータ回路Ｘを該ト
ランジスタQ1の出力側に接続してもよいことは
明らかである。
Q2のゲートに上記反転信号Ａを供給するための
インバータ回路Ｘが該トランジスタQ1の入力側
に接続されているが、該インバータ回路Ｘを該ト
ランジスタQ1の出力側に接続してもよいことは
明らかである。
更に図示の実施例においては、該トランスフア
ゲートを構成するトランジスタQ1がＮチヤネル
トランジスタとされているが、該トランジスタ
Q1をＰチヤネルトランジスタとすることも可能
であり、それに応じて該トランジスタQ2および
Q3をＮチヤネルトランジスタとしてこれらトラ
ンジスタQ2，Q3を該トランジスタQ1の出力側と
アース間に直列に接続し、上述と同様に所定のゲ
ート信号を供給してそのロウレベルを保障するこ
ともできる。
ゲートを構成するトランジスタQ1がＮチヤネル
トランジスタとされているが、該トランジスタ
Q1をＰチヤネルトランジスタとすることも可能
であり、それに応じて該トランジスタQ2および
Q3をＮチヤネルトランジスタとしてこれらトラ
ンジスタQ2，Q3を該トランジスタQ1の出力側と
アース間に直列に接続し、上述と同様に所定のゲ
ート信号を供給してそのロウレベルを保障するこ
ともできる。
本発明によれば、トランスフアゲートを
CMOS回路によつて構成した従来回路のように、
ラツチアツプを起す可能性が全くなくなり、しか
も制御用のクロツク信号に応じてトランスフアゲ
ートの入力側の信号レベルを確実にその出力側に
転送することができる。
CMOS回路によつて構成した従来回路のように、
ラツチアツプを起す可能性が全くなくなり、しか
も制御用のクロツク信号に応じてトランスフアゲ
ートの入力側の信号レベルを確実にその出力側に
転送することができる。
第１図は、本発明の１実施例としてのトランス
フアゲート回路の構成を示す回路図、第２図は、
従来技術としてのトランスフアゲート回路の構成
を例示する回路図、第３図は、第２図における
CMOS型のトランスフアゲートが半導体基板内
に形成されている状態を示す図である。 符号の説明、Ｘ：インバータ回路、Ｙ：レベル
保障回路、Q1，Q3′：トランスフアゲート、Ｒ：
配線抵抗。
フアゲート回路の構成を示す回路図、第２図は、
従来技術としてのトランスフアゲート回路の構成
を例示する回路図、第３図は、第２図における
CMOS型のトランスフアゲートが半導体基板内
に形成されている状態を示す図である。 符号の説明、Ｘ：インバータ回路、Ｙ：レベル
保障回路、Q1，Q3′：トランスフアゲート、Ｒ：
配線抵抗。
Claims (1)
- １ 入力側の信号レベルを出力側に伝達する第１
のMISトランジスタQ1、該入力側の信号レベル
を反転するインバータＸ、および該第１のMISト
ランジスタQ1と逆の導電型を有し該インバータ
と共通の電源線と該出力側との間に直列に接続さ
れた第２および第３のMISトランジスタQ2およ
びQ3からなる出力レベル保障回路Ｙをそなえ、
該第２のMISトランジスタQ2のゲートには該イ
ンバータＸの出力信号が供給され、また該第３の
MISトランジスタQ3のゲートには該第１のMIS
トランジスタQ1のゲートに供給される制御信号
が供給されることを特徴とするトランスフアゲー
ト回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219837A JPS6376472A (ja) | 1986-09-19 | 1986-09-19 | トランスフアゲ−ト回路 |
| US07/097,557 US4806795A (en) | 1986-09-19 | 1987-09-16 | Transfer gate circuit protected from latch up |
| DE8787308246T DE3774816D1 (de) | 1986-09-19 | 1987-09-17 | Uebertragungs-torschaltung. |
| EP87308246A EP0261879B1 (en) | 1986-09-19 | 1987-09-17 | Transfer gate circuit |
| KR1019870010347A KR910002503B1 (ko) | 1986-09-19 | 1987-09-18 | 전송게이트 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219837A JPS6376472A (ja) | 1986-09-19 | 1986-09-19 | トランスフアゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376472A JPS6376472A (ja) | 1988-04-06 |
| JPH0257345B2 true JPH0257345B2 (ja) | 1990-12-04 |
Family
ID=16741826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219837A Granted JPS6376472A (ja) | 1986-09-19 | 1986-09-19 | トランスフアゲ−ト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4806795A (ja) |
| EP (1) | EP0261879B1 (ja) |
| JP (1) | JPS6376472A (ja) |
| KR (1) | KR910002503B1 (ja) |
| DE (1) | DE3774816D1 (ja) |
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| US5736887A (en) * | 1996-01-25 | 1998-04-07 | Rockwell International Corporation | Five volt tolerant protection circuit |
Family Cites Families (4)
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|---|---|---|---|---|
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| JPS59151537A (ja) * | 1983-01-29 | 1984-08-30 | Toshiba Corp | 相補ｍｏｓ形回路 |
| US4563599A (en) * | 1983-03-28 | 1986-01-07 | Motorola, Inc. | Circuit for address transition detection |
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- 1986-09-19 JP JP61219837A patent/JPS6376472A/ja active Granted
-
1987
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- 1987-09-17 EP EP87308246A patent/EP0261879B1/en not_active Expired - Lifetime
- 1987-09-17 DE DE8787308246T patent/DE3774816D1/de not_active Expired - Fee Related
- 1987-09-18 KR KR1019870010347A patent/KR910002503B1/ko not_active IP Right Cessation
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| JPS6376472A (ja) | 1988-04-06 |
| DE3774816D1 (de) | 1992-01-09 |
| EP0261879A2 (en) | 1988-03-30 |
| EP0261879B1 (en) | 1991-11-27 |
| KR910002503B1 (ko) | 1991-04-23 |
| US4806795A (en) | 1989-02-21 |
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