JPH0412032B2 - - Google Patents
Info
- Publication number
- JPH0412032B2 JPH0412032B2 JP56150607A JP15060781A JPH0412032B2 JP H0412032 B2 JPH0412032 B2 JP H0412032B2 JP 56150607 A JP56150607 A JP 56150607A JP 15060781 A JP15060781 A JP 15060781A JP H0412032 B2 JPH0412032 B2 JP H0412032B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- iil
- injection
- element section
- iil element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000002347 injection Methods 0.000 claims description 65
- 239000007924 injection Substances 0.000 claims description 65
- 239000004065 semiconductor Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 24
- 239000012535 impurity Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置およびその製造方
法に関する。特に本発明の具体的な半導体集積回
路装置は一つの半導体基体内にリニア回路とIIL
（Integrated Injection Logic）回路とが構成さ
れているものである。
法に関する。特に本発明の具体的な半導体集積回
路装置は一つの半導体基体内にリニア回路とIIL
（Integrated Injection Logic）回路とが構成さ
れているものである。
本発明者は上記回路構成を有する電源制御用半
導体集積回路装置（以下、半導体集積回路装置を
ICと称す。）を考えた。この電源制御用ICは、例
えば機械工作ロボツトに使用されるものであつ
て、そのICチツプ平面パターンは概略第１図に
示す通りである。すなわち、第１図に示すよう
に、この電源制御用ICは半導体基体１内に形成
されたIIL回路を構成するIIL素子部（IIL
ELEMENTS PORTION）２と、そのIIL素子
部２を取り囲むように半導体基体１内に形成され
たリニア回路を構成するリニア素子部
（LINEAR ELEMENTS PORTION）３とから
成つている。そして、特にIIL素子部２は高速動
作する高速IIL素子部２ａと低速動作する低速IIL
素子部２ｂによつて構成されている。さらに、こ
れら高速IIL素子部２ａ、低速IIL素子部２ｂは第
２図に示すような具体的な論理回路を構成してい
るものである。すなわち、第２図に示した論理回
路はインバータINVと、継続接続されたｎ個の
フリツプ・フロツプ回路Ｆ／Ｆ−１，Ｆ／Ｆ−
２，Ｆ／Ｆ−３，…，Ｆ／Ｆ−ｎとより成り、分
周回路を構成している。この分周回路において、
入力線Ａには例えば400KHzのクロツク信号が印
加され、入力線Ｂにはリセツト信号が印加され
る。そして、出力線Ｃにはｎ個のフリツプ・フロ
ツプ回路によつて分周された信号が取り出され
る。
導体集積回路装置（以下、半導体集積回路装置を
ICと称す。）を考えた。この電源制御用ICは、例
えば機械工作ロボツトに使用されるものであつ
て、そのICチツプ平面パターンは概略第１図に
示す通りである。すなわち、第１図に示すよう
に、この電源制御用ICは半導体基体１内に形成
されたIIL回路を構成するIIL素子部（IIL
ELEMENTS PORTION）２と、そのIIL素子
部２を取り囲むように半導体基体１内に形成され
たリニア回路を構成するリニア素子部
（LINEAR ELEMENTS PORTION）３とから
成つている。そして、特にIIL素子部２は高速動
作する高速IIL素子部２ａと低速動作する低速IIL
素子部２ｂによつて構成されている。さらに、こ
れら高速IIL素子部２ａ、低速IIL素子部２ｂは第
２図に示すような具体的な論理回路を構成してい
るものである。すなわち、第２図に示した論理回
路はインバータINVと、継続接続されたｎ個の
フリツプ・フロツプ回路Ｆ／Ｆ−１，Ｆ／Ｆ−
２，Ｆ／Ｆ−３，…，Ｆ／Ｆ−ｎとより成り、分
周回路を構成している。この分周回路において、
入力線Ａには例えば400KHzのクロツク信号が印
加され、入力線Ｂにはリセツト信号が印加され
る。そして、出力線Ｃにはｎ個のフリツプ・フロ
ツプ回路によつて分周された信号が取り出され
る。
インバータINVの具体的な回路は、第３ａ図
に示すようにPNPトランジスタQ1と複数の出力
（コレクタ）OUT1〜OUT3を有するNPNトラン
ジスタQ2とより成り、周知のIILインバータ回路
を構成するものである。すなわち、第３ａ図の
IILインバータ回路は第３ｂ図に示すような論理
回路として表現できるので、第２図のインバータ
INVは具体的に第３ａ図に示したIILインバータ
回路においてトランジスタQ2の出力部（コレク
タ）OUT1〜OUT3が共通接続されたものであ
る。なお、トランジスタQ2の出力部の共通接続
はインバータINVの駆動能力を向上させるため
である。
に示すようにPNPトランジスタQ1と複数の出力
（コレクタ）OUT1〜OUT3を有するNPNトラン
ジスタQ2とより成り、周知のIILインバータ回路
を構成するものである。すなわち、第３ａ図の
IILインバータ回路は第３ｂ図に示すような論理
回路として表現できるので、第２図のインバータ
INVは具体的に第３ａ図に示したIILインバータ
回路においてトランジスタQ2の出力部（コレク
タ）OUT1〜OUT3が共通接続されたものであ
る。なお、トランジスタQ2の出力部の共通接続
はインバータINVの駆動能力を向上させるため
である。
一方、それぞれのフリツプ・フロツプ回路Ｆ／
Ｆ−１，Ｆ／Ｆ−２，Ｆ／Ｆ−３，…，Ｆ／Ｆ−
ｎは第４図に示すように複数のインバータINV
１〜INV８によつて構成されたものである。そ
して、それぞれのインバータINV１〜INV８は
前記インバータINVと同様に第３ａ図に示した
IILインバータ回路を構成している。第４図に示
した１つのフリツプ・フロツプ回路Ｆ／Ｆにおい
て、トリガ端子Ｔにはクロツク信号が、リセツト
端子Ｒにはリセツト信号がそれぞれ印加される。
そして、出力端子Ｑからフリツプ・フロツプ回路
Ｆ／Ｆの出力信号が引き出される。一方、出力端
子からは出力端子Ｑから引き出された信号とは
逆相の出力信号が引き出される。しかし、この出
力端子は第２図に示すように分周回路には使用
されない。
Ｆ−１，Ｆ／Ｆ−２，Ｆ／Ｆ−３，…，Ｆ／Ｆ−
ｎは第４図に示すように複数のインバータINV
１〜INV８によつて構成されたものである。そ
して、それぞれのインバータINV１〜INV８は
前記インバータINVと同様に第３ａ図に示した
IILインバータ回路を構成している。第４図に示
した１つのフリツプ・フロツプ回路Ｆ／Ｆにおい
て、トリガ端子Ｔにはクロツク信号が、リセツト
端子Ｒにはリセツト信号がそれぞれ印加される。
そして、出力端子Ｑからフリツプ・フロツプ回路
Ｆ／Ｆの出力信号が引き出される。一方、出力端
子からは出力端子Ｑから引き出された信号とは
逆相の出力信号が引き出される。しかし、この出
力端子は第２図に示すように分周回路には使用
されない。
かかる分周回路において、高速かつ低消費電力
化を計るために高速IIL素子部２ａと低速IIL素子
部２ｂとをそれぞれ異なるインジエクシヨン電流
で駆動する方法が考えられた。例えば、400KHz
〜100KHzのクロツク信号が印加される高速IIL素
子部（インバータINV、フリツプ・フロツプ回
路Ｆ／Ｆ−１，Ｆ／Ｆ−２）２ａ内は高速動作が
可能なように第３ａ図に示したインジエクシヨン
電流Iioj（1IILインバータ回路あたりのインジエク
シヨン電流）を20〜30μAとし、一方、100KHz以
下のクロツク信号が印加される低速IIL素子部
（フリツプ・フロツプ回路Ｆ／Ｆ−３，…，Ｆ／
Ｆ−ｎ）２ｂ内は高速動作する必要がない理由に
よりインジエクシヨン電流を小さくし、消費電力
をできるだけ低下させるためにそのインジエクシ
ヨン電流Iiojを５〜6μAとした。
化を計るために高速IIL素子部２ａと低速IIL素子
部２ｂとをそれぞれ異なるインジエクシヨン電流
で駆動する方法が考えられた。例えば、400KHz
〜100KHzのクロツク信号が印加される高速IIL素
子部（インバータINV、フリツプ・フロツプ回
路Ｆ／Ｆ−１，Ｆ／Ｆ−２）２ａ内は高速動作が
可能なように第３ａ図に示したインジエクシヨン
電流Iioj（1IILインバータ回路あたりのインジエク
シヨン電流）を20〜30μAとし、一方、100KHz以
下のクロツク信号が印加される低速IIL素子部
（フリツプ・フロツプ回路Ｆ／Ｆ−３，…，Ｆ／
Ｆ−ｎ）２ｂ内は高速動作する必要がない理由に
よりインジエクシヨン電流を小さくし、消費電力
をできるだけ低下させるためにそのインジエクシ
ヨン電流Iiojを５〜6μAとした。
ところが、上記異なるインジエクシヨン電流を
得るために別々のインジエクシヨン電流源をIC
内に構成したため、素子数が増加し、またインジ
エクシヨン電流源とIIL素子部とを接続するため
の配線数が増加し、ICの集積密度を低下させる
という問題があつた。尚、この種の考え方で公知
な技術として特開56−58257号公報によつて開示
された技術がある。すなわち、かかる公報によれ
ば、I2Lゲート部を複数のブロツクに分割し、各
ブロツクに独立にインジエクタ電流を供給するよ
うにしたことを骨子とするものである。
得るために別々のインジエクシヨン電流源をIC
内に構成したため、素子数が増加し、またインジ
エクシヨン電流源とIIL素子部とを接続するため
の配線数が増加し、ICの集積密度を低下させる
という問題があつた。尚、この種の考え方で公知
な技術として特開56−58257号公報によつて開示
された技術がある。すなわち、かかる公報によれ
ば、I2Lゲート部を複数のブロツクに分割し、各
ブロツクに独立にインジエクタ電流を供給するよ
うにしたことを骨子とするものである。
本発明は高速かつ低消費電力化のみならずかか
る問題点をも解決するために成し得たものであ
る。
る問題点をも解決するために成し得たものであ
る。
すなわち、本発明の基本的な目的は高速かつ低
消費電力化を計つた高密度なIIL素子部を有する
半導体集積回路装置を提供することにある。
消費電力化を計つた高密度なIIL素子部を有する
半導体集積回路装置を提供することにある。
本発明の他の目的は上記IIL素子部とその周辺
に配置されたリニア素子部とを有する半導体集積
回路装置を提供することにある。
に配置されたリニア素子部とを有する半導体集積
回路装置を提供することにある。
本発明のさらに他の目的は上記IIL素子部とリ
ニア素子部とを有する半導体集積回路装置の製造
方法を提供することにある。
ニア素子部とを有する半導体集積回路装置の製造
方法を提供することにある。
上記目的を達成するための本発明の半導体集積
回路装置は、第１のインジエクシヨン電流で動作
させる第１のIIL素子部と、第１のインジエクシ
ヨン電流とは異なる第２のインジエクシヨン電流
で動作させる第２のIIL素子部とを有し、上記第
１、第２のIIL素子部に対するインジエクシヨン
領域は一つのインジエクシヨン電流源に接続さ
れ、上記第２のIIL素子部に対するインジエクシ
ヨン領域には第２のインジエクシヨン電流を得る
ための手段が接続されていることを特徴とするも
のである。
回路装置は、第１のインジエクシヨン電流で動作
させる第１のIIL素子部と、第１のインジエクシ
ヨン電流とは異なる第２のインジエクシヨン電流
で動作させる第２のIIL素子部とを有し、上記第
１、第２のIIL素子部に対するインジエクシヨン
領域は一つのインジエクシヨン電流源に接続さ
れ、上記第２のIIL素子部に対するインジエクシ
ヨン領域には第２のインジエクシヨン電流を得る
ための手段が接続されていることを特徴とするも
のである。
以下、本発明を具体的な実施例を用いて詳細に
説明する。
説明する。
第５図は本発明に係るICの部分的な平面図で
あり、特に第２図に示した高速IIL素子部２ａと
低速IIL素子部２ｂより成るIIL素子部を詳細に示
している。
あり、特に第２図に示した高速IIL素子部２ａと
低速IIL素子部２ｂより成るIIL素子部を詳細に示
している。
第５図において、１はシリコンより成る半導体
基体であつて、この半導体基体１内にはリング状
の半導体領域３が形成されている。この半導体領
域３によつて取り囲まれた島領域４内に高速IIL
素子部２ａと低速IIL素子部２ｂとが存在してい
る。これらIIL素子部２ａ，２ｂは、選択的に形
成された細長いインジエクシヨン領域５と、この
インジエクシヨン領域５に沿つて両側に形成され
た複数のベース領域B1，B2…Bnと、それぞれの
ベース領域B1，B2…Bn内に選択的に形成された
複数の出力領域（コレクタ領域）OUT1，
OUT2，OUT3とを含んでいる。すなわち、これ
らの領域によつて第３ａ図に示したIILインバー
タ回路を複数個（ｍ個）構成している。例えば、
第３ａ図に示した一つのIILインバータ回路中の
PNP型トランジスタQ1は第５図においてインジ
エクシヨン領域５をエミツタとし、島領域４をベ
ースとし、そしてベース領域B1をコレクタとし
たラテラル構造のトランジスタより成つている。
そして、NPN型トランジスタQ2は島領域４をエ
ミツタとし、ベース領域B1をベースとし、そし
て出力領域OUT1，OUT2，OUT3をコレクタと
したインバース構造のトランジスタより成つてい
る。
基体であつて、この半導体基体１内にはリング状
の半導体領域３が形成されている。この半導体領
域３によつて取り囲まれた島領域４内に高速IIL
素子部２ａと低速IIL素子部２ｂとが存在してい
る。これらIIL素子部２ａ，２ｂは、選択的に形
成された細長いインジエクシヨン領域５と、この
インジエクシヨン領域５に沿つて両側に形成され
た複数のベース領域B1，B2…Bnと、それぞれの
ベース領域B1，B2…Bn内に選択的に形成された
複数の出力領域（コレクタ領域）OUT1，
OUT2，OUT3とを含んでいる。すなわち、これ
らの領域によつて第３ａ図に示したIILインバー
タ回路を複数個（ｍ個）構成している。例えば、
第３ａ図に示した一つのIILインバータ回路中の
PNP型トランジスタQ1は第５図においてインジ
エクシヨン領域５をエミツタとし、島領域４をベ
ースとし、そしてベース領域B1をコレクタとし
たラテラル構造のトランジスタより成つている。
そして、NPN型トランジスタQ2は島領域４をエ
ミツタとし、ベース領域B1をベースとし、そし
て出力領域OUT1，OUT2，OUT3をコレクタと
したインバース構造のトランジスタより成つてい
る。
第５図に示したICで注目すべきことは、上記
高速IIL素子部２ａと低速IIL素子部２ｂとが一つ
のインジエクシヨン電流源７によつて駆動され、
抵抗部Ｒによつて低速IIL素子部２ｂのためのイ
ンジエクシヨン電流を高速IIL素子部２ａのため
のインジエクシヨン電流から異ならしめている点
にある。すなわち、第５図に示した本発明の具体
的なICによれば、高速IIL素子部２ａおよび低速
IIL素子部２ａのそれぞれに対して別々のインジ
エクシヨン電流源が設けられていない。
高速IIL素子部２ａと低速IIL素子部２ｂとが一つ
のインジエクシヨン電流源７によつて駆動され、
抵抗部Ｒによつて低速IIL素子部２ｂのためのイ
ンジエクシヨン電流を高速IIL素子部２ａのため
のインジエクシヨン電流から異ならしめている点
にある。すなわち、第５図に示した本発明の具体
的なICによれば、高速IIL素子部２ａおよび低速
IIL素子部２ａのそれぞれに対して別々のインジ
エクシヨン電流源が設けられていない。
インジエクシヨン電流源７は高速IIL素子部２
ａのためのインジエクシヨン部５ａにアルミニウ
ムのような高導電性の金属層によつて電気的に接
続されている。そして、インジエクシヨン部５ａ
の表面には高速IIL素子部２ａ内の各IIL素子に流
れ込むインジエクシヨン電流が均一となるように
アルミニウムのような高導電性の金属層６ａが被
着されている。
ａのためのインジエクシヨン部５ａにアルミニウ
ムのような高導電性の金属層によつて電気的に接
続されている。そして、インジエクシヨン部５ａ
の表面には高速IIL素子部２ａ内の各IIL素子に流
れ込むインジエクシヨン電流が均一となるように
アルミニウムのような高導電性の金属層６ａが被
着されている。
低速IIL素子部２ｂ内には低速IIL素子部２ｂの
ためのインジエクシヨン電流を決定づけている抵
抗部Ｒが存在している。この抵抗部Ｒはインジエ
クシヨン領域５の一部を利用したものであつて、
単にインジエクシヨン領域５の幅を一部狭くし、
その部分に金属層を被着させないようにすること
によつて得られたものである。そして、低速IIL
素子部２ｂのためのインジエクシヨン部５ｂの表
面にはインジエクシヨン部５ａと同様に低速IIL
素子部２ｂ内の各IIL素子に流れ込むインジエク
シヨン電流が均一となるようにアルミニウムのよ
うな高導電性の金属層６ｂが被着されている。さ
らに、金属層６ａ，６ｂ（第１層目の配線層）上
には層間絶縁膜（図示せず）が被着され、そして
その層間絶縁膜上には例えば、太い実線で示した
ように金属層６ａ，６ｂを交差する第２層目の配
線層がLa，Lb形成されている。特に第５図に示
すようにインジエクシヨン領域５が直線に形成さ
れ、複数のIIL素子に対して共通に使用するIIL素
子部を有するICにおいては、配線レイアウトを
容易にし、かつ集積密度を向上するために上述し
たように２層配線構造にする必要がある。
ためのインジエクシヨン電流を決定づけている抵
抗部Ｒが存在している。この抵抗部Ｒはインジエ
クシヨン領域５の一部を利用したものであつて、
単にインジエクシヨン領域５の幅を一部狭くし、
その部分に金属層を被着させないようにすること
によつて得られたものである。そして、低速IIL
素子部２ｂのためのインジエクシヨン部５ｂの表
面にはインジエクシヨン部５ａと同様に低速IIL
素子部２ｂ内の各IIL素子に流れ込むインジエク
シヨン電流が均一となるようにアルミニウムのよ
うな高導電性の金属層６ｂが被着されている。さ
らに、金属層６ａ，６ｂ（第１層目の配線層）上
には層間絶縁膜（図示せず）が被着され、そして
その層間絶縁膜上には例えば、太い実線で示した
ように金属層６ａ，６ｂを交差する第２層目の配
線層がLa，Lb形成されている。特に第５図に示
すようにインジエクシヨン領域５が直線に形成さ
れ、複数のIIL素子に対して共通に使用するIIL素
子部を有するICにおいては、配線レイアウトを
容易にし、かつ集積密度を向上するために上述し
たように２層配線構造にする必要がある。
次に、第６図を用いて本発明の目的が達成でき
る理由を説明する。第６図は第５図のICをほぼ
等価的に示したIIL回路図である。
る理由を説明する。第６図は第５図のICをほぼ
等価的に示したIIL回路図である。
第６図において、高速IIL素子部２ａ内の各IIL
素子（IILインバータ）INV，INV1…INV17には
インジエクシヨン部５ａの表面に金属層６ａが被
着されているため等しいインジエクシヨン電流
Iiojａが流れる。また、低速IIL素子部２ｂ内の各
IIL素子INV18…INVnにもインジエクシヨン部５
ｂの表面に金属層６ｂが被着されているため等し
いインジエクタ電流Iiojｂが流れる。しかし、抵
抗Ｒの存在によりＢ点の電圧はＡ点の電圧よりも
低くなる。このため、インジエクタ電流Iiojｂは
インジエクタ電流Iiojａよりも極めて小さくなる。
しかも、低速IIL素子部２ｂ内には多くのIIL素子
が形成されているので抵抗Ｒでのわずかな電圧降
下でも各IIL素子のインジエクタ電流Iiojｂをかな
り小さくすることができる。具体的にこの抵抗Ｒ
の値は10Ω〜30Ω程度で充分である。
素子（IILインバータ）INV，INV1…INV17には
インジエクシヨン部５ａの表面に金属層６ａが被
着されているため等しいインジエクシヨン電流
Iiojａが流れる。また、低速IIL素子部２ｂ内の各
IIL素子INV18…INVnにもインジエクシヨン部５
ｂの表面に金属層６ｂが被着されているため等し
いインジエクタ電流Iiojｂが流れる。しかし、抵
抗Ｒの存在によりＢ点の電圧はＡ点の電圧よりも
低くなる。このため、インジエクタ電流Iiojｂは
インジエクタ電流Iiojａよりも極めて小さくなる。
しかも、低速IIL素子部２ｂ内には多くのIIL素子
が形成されているので抵抗Ｒでのわずかな電圧降
下でも各IIL素子のインジエクタ電流Iiojｂをかな
り小さくすることができる。具体的にこの抵抗Ｒ
の値は10Ω〜30Ω程度で充分である。
このような理由により、高速IIL素子部２ａで
は充分高いインジエクシヨン電流（Iioj(a)＝20〜
30μA）を流すことができ、高速動作が可能とな
り、一方低速IIL素子部２ｂでは低いインジエク
シヨン電流（Iioj(b)＝５〜6μA）を流すことがで
きるので、その部分での消費電力を減少させるこ
とができる。また、上述したように一つの電流源
７で高速IIL素子部２ａと低速IIL素子部２ｂとを
駆動することができるので、それぞれのIIL素子
部に対してインジエクシヨン電流源を設ける必要
がない。それゆえ、レイアウト効率が極めて向上
し、しかもICの集積密度を向上させることがで
きる。
は充分高いインジエクシヨン電流（Iioj(a)＝20〜
30μA）を流すことができ、高速動作が可能とな
り、一方低速IIL素子部２ｂでは低いインジエク
シヨン電流（Iioj(b)＝５〜6μA）を流すことがで
きるので、その部分での消費電力を減少させるこ
とができる。また、上述したように一つの電流源
７で高速IIL素子部２ａと低速IIL素子部２ｂとを
駆動することができるので、それぞれのIIL素子
部に対してインジエクシヨン電流源を設ける必要
がない。それゆえ、レイアウト効率が極めて向上
し、しかもICの集積密度を向上させることがで
きる。
次に、第５図に示したICの製造方法を第７ａ
図〜第７ｆ図を用いて説明する。第７ａ図〜第７
ｆ図において、左側の断面部分はリニア素子部内
のバーチカルトランジスタの製造工程を示す。そ
して、右側の断面部分はIIL素子の製造工程を示
し、特に、第５図のＡ−A′切断部分でのIIL素子
の製造工程を示す。なお、カツコ内には第５図に
対応する記号または番号が記入されている。
図〜第７ｆ図を用いて説明する。第７ａ図〜第７
ｆ図において、左側の断面部分はリニア素子部内
のバーチカルトランジスタの製造工程を示す。そ
して、右側の断面部分はIIL素子の製造工程を示
し、特に、第５図のＡ−A′切断部分でのIIL素子
の製造工程を示す。なお、カツコ内には第５図に
対応する記号または番号が記入されている。
(a) まず、第７ａ図に示すように、比抵抗20〜
50ΩcmのＰ型シリコン基板１０内にアンチモン
のようなＮ型不純物を選択的に導入し、N+型
領域１１，１２を形成する。さらにN+型領域
１２内にはIIL素子中のインバーストランジス
タQ2の電流増幅率を高めるためにリンのよう
な比較的拡散係数の高いＮ型不純物を選択的に
導入し、N+型領域１３を形成する。なお、こ
のN+型領域１３はイオン打込みによつて形成
するのがよい。しかる後、シリコン基板１０の
表面全体にN-型エピタキシヤル層１４を形成
する。このエピタキシヤル層１４の比抵抗は
2.5Ωcmであり、そしてその厚さは13μ程度であ
る。
50ΩcmのＰ型シリコン基板１０内にアンチモン
のようなＮ型不純物を選択的に導入し、N+型
領域１１，１２を形成する。さらにN+型領域
１２内にはIIL素子中のインバーストランジス
タQ2の電流増幅率を高めるためにリンのよう
な比較的拡散係数の高いＮ型不純物を選択的に
導入し、N+型領域１３を形成する。なお、こ
のN+型領域１３はイオン打込みによつて形成
するのがよい。しかる後、シリコン基板１０の
表面全体にN-型エピタキシヤル層１４を形成
する。このエピタキシヤル層１４の比抵抗は
2.5Ωcmであり、そしてその厚さは13μ程度であ
る。
(b) 第７ｂ図に示すように、エピタキシヤル層１
４の表面に絶縁膜、例えば厚さ0.8μを有する二
酸化シリコン（SiO2）膜１５を被着する。こ
のSiO2膜１５はエピタキシヤル層１４の表面
を熱酸化することによつて簡単に形成できる。
そして、SiO2膜１５を選択的に除去し、露出
したエピタキシヤル層１４内にボロンのような
Ｐ型不純物を導入し、アイソレーシヨンのため
のP+型領域１６を形成する。そしてさらに、
SiO2膜１５を選択的に除去し、露出したエピ
タキシヤル層１４内にリンのようなＮ型不純物
を導入し、Ｎ型領域１７を形成する。このＮ型
領域１７は前記N+型領域１３と同様にインバ
ーストランジスタQ2の電流増幅率を高めるた
めにイオン打込み方法によつて形成する。
４の表面に絶縁膜、例えば厚さ0.8μを有する二
酸化シリコン（SiO2）膜１５を被着する。こ
のSiO2膜１５はエピタキシヤル層１４の表面
を熱酸化することによつて簡単に形成できる。
そして、SiO2膜１５を選択的に除去し、露出
したエピタキシヤル層１４内にボロンのような
Ｐ型不純物を導入し、アイソレーシヨンのため
のP+型領域１６を形成する。そしてさらに、
SiO2膜１５を選択的に除去し、露出したエピ
タキシヤル層１４内にリンのようなＮ型不純物
を導入し、Ｎ型領域１７を形成する。このＮ型
領域１７は前記N+型領域１３と同様にインバ
ーストランジスタQ2の電流増幅率を高めるた
めにイオン打込み方法によつて形成する。
(c) 第７ｃ図に示すように、リニア回路を構成す
るトランジスタのコレクタ抵抗を低下させるた
めに、SiO2膜１５を選択的に除去し、露出し
たエピタキシヤル層１４内にＮ型不純物（リ
ン）を導入し、そのＰ型不純物を引き伸し拡散
することによつてN+型領域１１に接するN+型
領域１８を形成する。この引き伸し拡散の時に
N+型領域１１，１２，１３、P+型領域１６お
よびＮ型領域１７が引き伸され、N+型領域１
３とＮ型領域１７は互いに接し、またＰ型領域
１６はＰ型基板１０に接する。Ｐ型領域１６と
Ｐ型基板１０との接触によつてリニア回路部か
ら電気的に分離された島領域１９が形成され
る。
るトランジスタのコレクタ抵抗を低下させるた
めに、SiO2膜１５を選択的に除去し、露出し
たエピタキシヤル層１４内にＮ型不純物（リ
ン）を導入し、そのＰ型不純物を引き伸し拡散
することによつてN+型領域１１に接するN+型
領域１８を形成する。この引き伸し拡散の時に
N+型領域１１，１２，１３、P+型領域１６お
よびＮ型領域１７が引き伸され、N+型領域１
３とＮ型領域１７は互いに接し、またＰ型領域
１６はＰ型基板１０に接する。Ｐ型領域１６と
Ｐ型基板１０との接触によつてリニア回路部か
ら電気的に分離された島領域１９が形成され
る。
(d) 第７ｄ図に示すように、Ｎ型領域１７の表面
に形成されたSiO2膜１５′を選択的に除去し、
露出したＮ型領域１７内にＰ型不純物（ボロ
ン）を導入し、シート抵抗13Ω／□のP+型領域
２０を形成する。このP+型領域２０はIIL素子
内のラテラルトランジスタQ1のインジエクシ
ヨン（エミツタ）領域となる。また、このP+
型領域２０はリニア素子部内のラテラルトラン
ジスタのエミツタおよびコレクタ領域（図示せ
ず）と同時に形成される。
に形成されたSiO2膜１５′を選択的に除去し、
露出したＮ型領域１７内にＰ型不純物（ボロ
ン）を導入し、シート抵抗13Ω／□のP+型領域
２０を形成する。このP+型領域２０はIIL素子
内のラテラルトランジスタQ1のインジエクシ
ヨン（エミツタ）領域となる。また、このP+
型領域２０はリニア素子部内のラテラルトラン
ジスタのエミツタおよびコレクタ領域（図示せ
ず）と同時に形成される。
(e) 第７ｅ図に示すように、SiO2膜１５，１
５′を選択的に除去し、露出したエピタキシヤ
ル層１５およびＮ型領域１７内にそれぞれＰ型
不純物（ボロン）を導入し、シート抵抗
200Ω／□のＰ型領域２１，２２，２３，２
０′を形成する。Ｐ型領域２１はリニア素子部
内のバーチカルトランジスタのベース領域とな
る。一方、Ｐ型領域２２，２３はIIL素子内の
ラテラルトランジスタQ1のコレクタ領域およ
びインバーストランジスタQ2のベース領域と
なる。Ｐ型領域２０′は図から明らかなように
P+型領域２０よりも幅広く形成され、Ｐ型領
域２２，２３とともにラテラルトランジスタ
Q1のベース幅を決定づけている。このＰ型領
域２０′の形成は所定のベース幅を得るために
極めて重要である。すなわち、Ｐ型領域２０′
とＰ型領域２２，２３との形成にあたつては一
つの写真処理用マスクが使用される。それゆ
え、ベース幅のバラツキがなくなる。もし、Ｐ
型領域２０′を形成しない場合、ラテラルトラ
ンジスタQ1のベース幅はP+型領域２０とＰ型
領域２２，２３とによつて決定づけられる。し
かし、この場合、P+型領域２０とＰ型領域２
２，２３との形成にあたつてはそれぞれ別々な
写真処理用マスクが使用されるので、マスクの
位置合せずれ等によつてベース幅のバラツキが
極めて大きくなる。
５′を選択的に除去し、露出したエピタキシヤ
ル層１５およびＮ型領域１７内にそれぞれＰ型
不純物（ボロン）を導入し、シート抵抗
200Ω／□のＰ型領域２１，２２，２３，２
０′を形成する。Ｐ型領域２１はリニア素子部
内のバーチカルトランジスタのベース領域とな
る。一方、Ｐ型領域２２，２３はIIL素子内の
ラテラルトランジスタQ1のコレクタ領域およ
びインバーストランジスタQ2のベース領域と
なる。Ｐ型領域２０′は図から明らかなように
P+型領域２０よりも幅広く形成され、Ｐ型領
域２２，２３とともにラテラルトランジスタ
Q1のベース幅を決定づけている。このＰ型領
域２０′の形成は所定のベース幅を得るために
極めて重要である。すなわち、Ｐ型領域２０′
とＰ型領域２２，２３との形成にあたつては一
つの写真処理用マスクが使用される。それゆ
え、ベース幅のバラツキがなくなる。もし、Ｐ
型領域２０′を形成しない場合、ラテラルトラ
ンジスタQ1のベース幅はP+型領域２０とＰ型
領域２２，２３とによつて決定づけられる。し
かし、この場合、P+型領域２０とＰ型領域２
２，２３との形成にあたつてはそれぞれ別々な
写真処理用マスクが使用されるので、マスクの
位置合せずれ等によつてベース幅のバラツキが
極めて大きくなる。
(f) 第７ｆ図に示すように、Ｐ型領域２１，２
２，２３の表面に形成されたSiO2膜を選択的
に除去し、露出したＰ型領域２１，２２，２３
内にＮ型不純物（リン）を導入し、シート抵抗
13Ω／□のN+型領域２４，２５，２６，２７，
２８を形成する。N+型領域２４は上記バーチ
カルトランジスタのエミツタ領域となる。一
方、N+型領域２５，２６，２７，２８は上記
インバーストランジスタQ2の出力領域（コレ
クタ領域）となる。しかる後、各領域２４，２
１，１８，１６，２５，２６，２０，２７，２
８に対してそれぞれ電極２９〜３８を形成す
る。しかる後、図示していないが、シリコン基
板１０上に例えばポリイソインドロキナゾリン
ジオン（ポリイミド樹脂）のような耐湿性のす
ぐれた層間絶縁膜を被着し、そしてその層間絶
縁膜上に第２層目の配線層を形成する。第５図
に示した抵抗部Ｒは第７ｆ図から明らかなよう
にP+型領域２０の表面全体に電極を形成して
いないためP+型領域２０の一部に存在する。
２，２３の表面に形成されたSiO2膜を選択的
に除去し、露出したＰ型領域２１，２２，２３
内にＮ型不純物（リン）を導入し、シート抵抗
13Ω／□のN+型領域２４，２５，２６，２７，
２８を形成する。N+型領域２４は上記バーチ
カルトランジスタのエミツタ領域となる。一
方、N+型領域２５，２６，２７，２８は上記
インバーストランジスタQ2の出力領域（コレ
クタ領域）となる。しかる後、各領域２４，２
１，１８，１６，２５，２６，２０，２７，２
８に対してそれぞれ電極２９〜３８を形成す
る。しかる後、図示していないが、シリコン基
板１０上に例えばポリイソインドロキナゾリン
ジオン（ポリイミド樹脂）のような耐湿性のす
ぐれた層間絶縁膜を被着し、そしてその層間絶
縁膜上に第２層目の配線層を形成する。第５図
に示した抵抗部Ｒは第７ｆ図から明らかなよう
にP+型領域２０の表面全体に電極を形成して
いないためP+型領域２０の一部に存在する。
以上のようにして第５図のICが形成される。
なお、上述した方法において、抵抗部Ｒを有す
るインジエクシヨン領域５は工程(d)中で形成せ
ず、工程(e)中でＰ型領域２１，２２，２３と同時
に形成してもよい。
るインジエクシヨン領域５は工程(d)中で形成せ
ず、工程(e)中でＰ型領域２１，２２，２３と同時
に形成してもよい。
以上の方法から明らかなように、特に、抵抗部
Ｒの形成はその抵抗部Ｒのための特別な工程が付
加することなく、単にインジエクシヨン領域２０
の一部表面に金属層を被着させないことによつて
容易に達成できる。
Ｒの形成はその抵抗部Ｒのための特別な工程が付
加することなく、単にインジエクシヨン領域２０
の一部表面に金属層を被着させないことによつて
容易に達成できる。
本発明によれば、上記実施例にとどまるもので
はなく、以下に述べるような変形例が考えられ
る。
はなく、以下に述べるような変形例が考えられ
る。
(1) 第５図に示したICは高速IIL素子部と低速IIL
素子部とが縦続接続されたものであるが、第８
図に示すように高速IIL素子部２ａと低速IIL素
子部２ｂとを並列接続したものであつてもよ
い。なお、同図において、第５図と対応する部
分は同じ符号または番号で示した。第８図の
ICは第５図のICと全く同じ方法により形成さ
れる。
素子部とが縦続接続されたものであるが、第８
図に示すように高速IIL素子部２ａと低速IIL素
子部２ｂとを並列接続したものであつてもよ
い。なお、同図において、第５図と対応する部
分は同じ符号または番号で示した。第８図の
ICは第５図のICと全く同じ方法により形成さ
れる。
(2) 第９図および第１０図はそれぞれIIL素子部
の変形構造を示した平面図である。特に、第９
図は第５図に示した高速IIL素子部と低速IIL素
子部とが縦続接続されているIC内に形成され
た抵抗部Ｒの変形構造を示す。そして、第１０
図は第８図に示した高速IIL素子部と低速IIL素
子部とが並列接続されているIC内に形成され
た抵抗部Ｒの変形構造を示す。これら第９図お
よび第１０図において、第５図と対応する部分
は同じ符号または番号で示した。
の変形構造を示した平面図である。特に、第９
図は第５図に示した高速IIL素子部と低速IIL素
子部とが縦続接続されているIC内に形成され
た抵抗部Ｒの変形構造を示す。そして、第１０
図は第８図に示した高速IIL素子部と低速IIL素
子部とが並列接続されているIC内に形成され
た抵抗部Ｒの変形構造を示す。これら第９図お
よび第１０図において、第５図と対応する部分
は同じ符号または番号で示した。
第９図および第１０図に示した抵抗R′は出
力領域（コレクタ領域）OUT1，OUT2と同時
に形成したものである。すなわち、この抵抗部
Ｒは第７ｆ図に示したN+型領域２４，２５，
２６，２７，２８と同時にインジエクシヨン領
域５内に選択的に形成される。なお、CH1，
CH2，CH3，CH4は絶縁膜（SiO2膜）１５に設
けられたコンタクトホールである。
力領域（コレクタ領域）OUT1，OUT2と同時
に形成したものである。すなわち、この抵抗部
Ｒは第７ｆ図に示したN+型領域２４，２５，
２６，２７，２８と同時にインジエクシヨン領
域５内に選択的に形成される。なお、CH1，
CH2，CH3，CH4は絶縁膜（SiO2膜）１５に設
けられたコンタクトホールである。
第１１図に第９図および第１０図のＢ−
B′切断断面図を示す。同図において、インジ
エクシヨン領域５はリニア素子部内のバーチカ
ルトランジスタのベース領域と同時に形成され
たものである。しかし、このインジエクシヨン
領域５はリニア素子部内のラテラルトランジス
タのエミツタおよびコレクタ領域と同時に形成
されたものでもよい。
B′切断断面図を示す。同図において、インジ
エクシヨン領域５はリニア素子部内のバーチカ
ルトランジスタのベース領域と同時に形成され
たものである。しかし、このインジエクシヨン
領域５はリニア素子部内のラテラルトランジス
タのエミツタおよびコレクタ領域と同時に形成
されたものでもよい。
この実施例によれば、抵抗部R′とインジエ
クシヨン領域５とがそれぞれN+型領域とＰ型
領域とより成つているので、電位的に逆バイア
スされる。それゆえ、抵抗部R′は抵抗として
充分使用できる。そして、特に低抵抗値の抵抗
が容易に形成できる。
クシヨン領域５とがそれぞれN+型領域とＰ型
領域とより成つているので、電位的に逆バイア
スされる。それゆえ、抵抗部R′は抵抗として
充分使用できる。そして、特に低抵抗値の抵抗
が容易に形成できる。
(3) 第１２図は、他のIIL素子部の変形構造を示
した平面図である。そして、第１３図は第１２
図のＣ−C′切断断面図である。なお、第１２図
において、第５図と対応する部分は同じ符号ま
たは番号で示した。
した平面図である。そして、第１３図は第１２
図のＣ−C′切断断面図である。なお、第１２図
において、第５図と対応する部分は同じ符号ま
たは番号で示した。
この実施例によれば、第１２図から明らかな
ようにインジエクシヨン領域５とベース領域
B1〜B4とが対向している部分b1〜b4を除いて
出力領域OUT1，OUT2と同時に形成した高不
純物濃度を有するN+型領域１００でインジエ
クシヨン領域５とベース領域B1，B2，B3，B4
を取り囲んでいる。
ようにインジエクシヨン領域５とベース領域
B1〜B4とが対向している部分b1〜b4を除いて
出力領域OUT1，OUT2と同時に形成した高不
純物濃度を有するN+型領域１００でインジエ
クシヨン領域５とベース領域B1，B2，B3，B4
を取り囲んでいる。
このようなN+型領域１００を設けることに
よつてインジエクシヨン領域５およびベース領
域B1〜B4の横方向へのキヤリアのもれを少な
くすることができ、より一層、高速かつ低消費
電力化を図ることができる。
よつてインジエクシヨン領域５およびベース領
域B1〜B4の横方向へのキヤリアのもれを少な
くすることができ、より一層、高速かつ低消費
電力化を図ることができる。
(4) 第１４図に示すように、それぞれのインジエ
クシヨン部５ａ，５ｂ，５ｃに対して異なる抵
抗値をもつた抵抗部Ra，Rb，Rcを接続し、そ
れぞれのインジエクシヨン部５ａ，５ｂ，５ｃ
に異なるインジエクシヨン電流を得るようにし
てもよい。なお、これら抵抗部Ra，Rb，Rcは
具体的に前記したような種々の構造が採用され
る。
クシヨン部５ａ，５ｂ，５ｃに対して異なる抵
抗値をもつた抵抗部Ra，Rb，Rcを接続し、そ
れぞれのインジエクシヨン部５ａ，５ｂ，５ｃ
に異なるインジエクシヨン電流を得るようにし
てもよい。なお、これら抵抗部Ra，Rb，Rcは
具体的に前記したような種々の構造が採用され
る。
(5) 本発明は第１５図に示すように、各IIL素子
２ａ，２ｂに対してそれぞれ独立したインジエ
クシヨン領域５ａ，５ｂを有するICにも適用
できる。すなわち、各IIL素子２ａ，２ｂは金
属層６によつて一つのインジエクシヨン電流源
７に接続されており、特に低速動作を行うIIL
素子２ｂのインジエクシヨン領域５ｂには抵抗
Ｒが形成されている。この抵抗Ｒもまた具体的
に前記したような種々の構造が採用される。
２ａ，２ｂに対してそれぞれ独立したインジエ
クシヨン領域５ａ，５ｂを有するICにも適用
できる。すなわち、各IIL素子２ａ，２ｂは金
属層６によつて一つのインジエクシヨン電流源
７に接続されており、特に低速動作を行うIIL
素子２ｂのインジエクシヨン領域５ｂには抵抗
Ｒが形成されている。この抵抗Ｒもまた具体的
に前記したような種々の構造が採用される。
以上説明して明らかなように、本発明はIIL素
子部を有するICにおいて有効であり、特に第２
図に示した分周回路のように低速IIL素子部２ｂ
内のIIL素子数が高速IIL素子部２ａ内のIIL素子
数よりも極めて多い場合に極めて有効である。な
ぜならば、抵抗Ｒの存在によつてIIL素子数の多
い低速IIL素子部２ｂでの低消費電力化を充分計
ることができるためである。本発明によれば、イ
ンジエクタ領域の一部表面部に金属層を形成させ
ないようにし、さらにはその部分にコレクタ領域
と同時に半導体領域を形成することにより、工程
の増加、さらに占有面積を増大させることなく高
速かつ低消費電力化のIILを有する半導体集積回
路が得られるものである。
子部を有するICにおいて有効であり、特に第２
図に示した分周回路のように低速IIL素子部２ｂ
内のIIL素子数が高速IIL素子部２ａ内のIIL素子
数よりも極めて多い場合に極めて有効である。な
ぜならば、抵抗Ｒの存在によつてIIL素子数の多
い低速IIL素子部２ｂでの低消費電力化を充分計
ることができるためである。本発明によれば、イ
ンジエクタ領域の一部表面部に金属層を形成させ
ないようにし、さらにはその部分にコレクタ領域
と同時に半導体領域を形成することにより、工程
の増加、さらに占有面積を増大させることなく高
速かつ低消費電力化のIILを有する半導体集積回
路が得られるものである。
第１図は本発明に関係しているICチツプの平
面パターン図である。第２図は本発明に関係して
いる論理回路図（分周回路図）である。第３ａ図
は本発明に関係しているIILインバータ回路図で
ある。第３ｂ図は第３ａ図の論理回路図である。
第４図は第２図に示したフリツプ・フロツプ回路
をさらに詳しく示した論理回路である。第５図は
本発明の一実施例を示すICの部分平面図である。
第６図は第５図に示したICの概略回路図である。
第７ａ図乃至第７ｆ図は第５図に示したICの製
造過程を示す断面図である。第８図乃至第１０図
はそれぞれ本発明の他の実施例を示すICの部分
平面図である。第１１図は第９図および第１０図
のＢ−B′切断断面図である。第１２図はさらに
本発明の他の実施例を示すICの部分平面図であ
る。第１３図は第１２図のＣ−C′切断断面図であ
る。第１４図は本発明の他の実施例を示すICの
概略平面図である。第１５図はさらに本発明の他
の実施例を示すICの部分平面図である。 ２ａ……高速IIL素子部、２ｂ……低速IIL素子
部、Ｒ，R′……抵抗部、７……インジエクシヨ
ン電流源。
面パターン図である。第２図は本発明に関係して
いる論理回路図（分周回路図）である。第３ａ図
は本発明に関係しているIILインバータ回路図で
ある。第３ｂ図は第３ａ図の論理回路図である。
第４図は第２図に示したフリツプ・フロツプ回路
をさらに詳しく示した論理回路である。第５図は
本発明の一実施例を示すICの部分平面図である。
第６図は第５図に示したICの概略回路図である。
第７ａ図乃至第７ｆ図は第５図に示したICの製
造過程を示す断面図である。第８図乃至第１０図
はそれぞれ本発明の他の実施例を示すICの部分
平面図である。第１１図は第９図および第１０図
のＢ−B′切断断面図である。第１２図はさらに
本発明の他の実施例を示すICの部分平面図であ
る。第１３図は第１２図のＣ−C′切断断面図であ
る。第１４図は本発明の他の実施例を示すICの
概略平面図である。第１５図はさらに本発明の他
の実施例を示すICの部分平面図である。 ２ａ……高速IIL素子部、２ｂ……低速IIL素子
部、Ｒ，R′……抵抗部、７……インジエクシヨ
ン電流源。
Claims (1)
- 【特許請求の範囲】 １ 一つの半導体基体に、 インジエクシヨン半導体領域と、その領域に沿
つて配列された複数のベース領域と、そのベース
領域のそれぞれの中に配置されたコレクタ領域と
から成る第１のIIL素子部、 前記インジエクシヨン半導体領域と一体的に形
成された他のインジエクシヨン半導体領域と、そ
の領域に沿つて配列された複数のベース領域と、
そのベース領域のそれぞれの中に配置されたコレ
クタ領域とから成る第２のIIL素子部、 前記インジエクシヨン半導体領域に電気的接続
された一つのインジエクシヨン電流源、 上記第１、第２のIIL素子部のインジエクシヨ
ン半導体領域それぞれの表面に被着されて成る金
属層、とが設けられ、 その第２のIIL素子部のインジエクシヨン半導
体領域には半導体抵抗領域を成す前記金属層の形
成されない部分を設け、第２のIIL素子部のイン
ジエクシヨン電流を第１のIIL素子部のインジエ
クシヨン電流よりも小さくしたことを特徴とする
半導体集積回路装置。 ２ 前記金属層の形成されないインジエクシヨン
半導体領域部分には前記コレクタ領域と同時に形
成された半導体領域が形成されて成ることを特徴
とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150607A JPS5852870A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
| FR8213878A FR2513810B1 (fr) | 1981-09-25 | 1982-08-09 | Dispositif a circuits integres a semiconducteurs et procede de fabrication de ce dispositif |
| IT23345/82A IT1153732B (it) | 1981-09-25 | 1982-09-20 | Dispositivo circuitale integrato a semiconduttore e relativo procedimento di fabbricazione |
| DE19823235412 DE3235412A1 (de) | 1981-09-25 | 1982-09-24 | Integrierte halbleiterschaltungsvorrichtung und verfahren zu ihrer herstellung |
| GB08227356A GB2106320B (en) | 1981-09-25 | 1982-09-24 | Semiconductor integrated injection logic circuit device and fabrication method thereof |
| HK459/86A HK45986A (en) | 1981-09-25 | 1986-06-19 | Semiconductor integrated circuit device and fabrication method thereof |
| MY559/86A MY8600559A (en) | 1981-09-25 | 1986-12-30 | Semiconductor integrated circuit device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150607A JPS5852870A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852870A JPS5852870A (ja) | 1983-03-29 |
| JPH0412032B2 true JPH0412032B2 (ja) | 1992-03-03 |
Family
ID=15500577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150607A Granted JPS5852870A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPS5852870A (ja) |
| DE (1) | DE3235412A1 (ja) |
| FR (1) | FR2513810B1 (ja) |
| GB (1) | GB2106320B (ja) |
| HK (1) | HK45986A (ja) |
| IT (1) | IT1153732B (ja) |
| MY (1) | MY8600559A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616079A (ja) * | 1984-06-19 | 1986-01-11 | Fukuyama Gomme Kogyo Kk | 弾性体クロ−ラ |
| JPS6267851A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0715830Y2 (ja) * | 1989-01-13 | 1995-04-12 | オーツタイヤ株式会社 | クローラ用弾性履帯 |
| JPH0562396U (ja) * | 1992-05-18 | 1993-08-20 | 福山ゴム工業株式会社 | ゴムクローラ |
| JP2008205418A (ja) * | 2007-02-19 | 2008-09-04 | Mikio Shimoyama | いつでもスイッチ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127060A (en) * | 1979-03-24 | 1980-10-01 | Mitsubishi Electric Corp | Iil integrated circuit |
| JPS5635460A (en) * | 1979-08-29 | 1981-04-08 | Nec Corp | Logic circuit using integrated injection type logic element |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50124674A (ja) * | 1974-02-19 | 1975-09-30 | ||
| DE2624584A1 (de) * | 1976-06-01 | 1977-12-15 | Siemens Ag | Anordnung zur versorgung von i hoch 2 l-schaltungen mit verschiedenen stroemen |
| NL7614610A (nl) * | 1976-12-31 | 1978-07-04 | Philips Nv | Inrichting voor het koppelen van in i2l techniek bedreven transistoren met een op hogere rust- stroom ingestelde transistor. |
| NL7700420A (nl) * | 1977-01-17 | 1978-07-19 | Philips Nv | Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan. |
| DE2722667C2 (de) * | 1977-05-18 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Integrierte Halbleiterschaltung mit Invertern vom I↑2↑ L-Typ |
| FR2404962A1 (fr) * | 1977-09-28 | 1979-04-27 | Ibm France | Dispositif semi-conducteur du genre cellule bistable en technologie a injection de courant, commandee par l'injecteur |
| DE2837519A1 (de) * | 1978-08-28 | 1980-03-20 | Philips Patentverwaltung | Monolithische integrierte halbleiter- schaltungsanordnung |
| JPS55134962A (en) * | 1979-04-09 | 1980-10-21 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-09-25 JP JP56150607A patent/JPS5852870A/ja active Granted
-
1982
- 1982-08-09 FR FR8213878A patent/FR2513810B1/fr not_active Expired
- 1982-09-20 IT IT23345/82A patent/IT1153732B/it active
- 1982-09-24 GB GB08227356A patent/GB2106320B/en not_active Expired
- 1982-09-24 DE DE19823235412 patent/DE3235412A1/de not_active Withdrawn
-
1986
- 1986-06-19 HK HK459/86A patent/HK45986A/xx unknown
- 1986-12-30 MY MY559/86A patent/MY8600559A/xx unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127060A (en) * | 1979-03-24 | 1980-10-01 | Mitsubishi Electric Corp | Iil integrated circuit |
| JPS5635460A (en) * | 1979-08-29 | 1981-04-08 | Nec Corp | Logic circuit using integrated injection type logic element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5852870A (ja) | 1983-03-29 |
| FR2513810A1 (fr) | 1983-04-01 |
| GB2106320A (en) | 1983-04-07 |
| GB2106320B (en) | 1985-07-10 |
| DE3235412A1 (de) | 1983-05-26 |
| MY8600559A (en) | 1986-12-31 |
| IT8223345A0 (it) | 1982-09-20 |
| FR2513810B1 (fr) | 1986-06-27 |
| HK45986A (en) | 1986-06-27 |
| IT1153732B (it) | 1987-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0828480B2 (ja) | 半導体集積回路装置 | |
| IE55821B1 (en) | Master slice semiconductor device | |
| JPH0412032B2 (ja) | ||
| JP3556416B2 (ja) | 半導体集積回路装置 | |
| US4825273A (en) | Semiconductor integrated circuit device | |
| US4475119A (en) | Integrated circuit power transmission array | |
| JPH1065146A (ja) | 半導体集積回路装置 | |
| US4857987A (en) | Semiconductor device | |
| JP2997179B2 (ja) | パワーｍｏｓトランジスタ | |
| JPH0618253B2 (ja) | 半導体集積回路 | |
| JP2504498B2 (ja) | 半導体装置 | |
| JPH0475664B2 (ja) | ||
| JPH0434307B2 (ja) | ||
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JP2685498B2 (ja) | 半導体装置 | |
| JPH0425711B2 (ja) | ||
| JPS61280650A (ja) | 入力回路 | |
| JPH08222640A (ja) | 半導体集積回路装置 | |
| JPH0131304B2 (ja) | ||
| JPH0371788B2 (ja) | ||
| JPH06120359A (ja) | 半導体装置 | |
| JPH0425705B2 (ja) | ||
| JPS5832505B2 (ja) | 半導体集積回路 | |
| JPH03169073A (ja) | 半導体集積回路装置 | |
| JPS61120457A (ja) | 半導体集積回路装置 |