JPH0382041A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0382041A JPH0382041A JP21828389A JP21828389A JPH0382041A JP H0382041 A JPH0382041 A JP H0382041A JP 21828389 A JP21828389 A JP 21828389A JP 21828389 A JP21828389 A JP 21828389A JP H0382041 A JPH0382041 A JP H0382041A
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バイポーラ−ＭＯＳ集積回路の製造方法に関し。
ＭＯ３部形戒形成スクをバイポーラ部形成用マスクと共
用化して製造工程数を減少させることを目的とし。
用化して製造工程数を減少させることを目的とし。
同一の半導体基板上にＭＯＳとバイポーラトランジスタ
とを混載させたバイポーラ−ＭＯＳ集積回路の製造方法
において、ＭＯＳ部の電極形成用マスクに、当該電極形
成用パターンのほかに、バイポーラ部の構成要素である
チャネルカットを形成するためのパターンを形成し、該
マスクを用いて、ＭＯＳ部の電極および前記のチャネル
カットを有するバイポーラ部を同一の工程で形成するよ
うに槽底する。
とを混載させたバイポーラ−ＭＯＳ集積回路の製造方法
において、ＭＯＳ部の電極形成用マスクに、当該電極形
成用パターンのほかに、バイポーラ部の構成要素である
チャネルカットを形成するためのパターンを形成し、該
マスクを用いて、ＭＯＳ部の電極および前記のチャネル
カットを有するバイポーラ部を同一の工程で形成するよ
うに槽底する。
本発明は、半導体集積回路の製造方法、特に。
バイポーラ−ＭＯＳ集積回路の製造方法に関する。
アナログ−デジタル混載のバイポーラ−ＭＯＳ・集積回
路においては、現在、特に高耐圧が要求されるバイポー
ラ部にフィールドＭＯ３やその他の寄生素子が発生する
のを防止するために、不純物を高濃度にドープしたチャ
ネルカット領域を形成することが行われている。
路においては、現在、特に高耐圧が要求されるバイポー
ラ部にフィールドＭＯ３やその他の寄生素子が発生する
のを防止するために、不純物を高濃度にドープしたチャ
ネルカット領域を形成することが行われている。
第８図〜第１０図は、バイポーラ部にチャネルカット領
域を形成した例を示す図であり、第８図は従来のバイポ
ーラトランジスタの例を示す図。
域を形成した例を示す図であり、第８図は従来のバイポ
ーラトランジスタの例を示す図。
第９図はＹ−Ｙ’断面図、第１０図は第９図の要部拡大
図である。
図である。
第８図〜第１Ｏ図において、４０１はＰ型Ｓｔ基板、４
０２はＮ９型埋込層、４０３はＮ型エピタキシャル層（
コレクタ）、４０４は素子分離領域。
０２はＮ９型埋込層、４０３はＮ型エピタキシャル層（
コレクタ）、４０４は素子分離領域。
４０５はベース、４０６はエミッタ、４０７はＮ１型チ
ャネルカット領域、４０８は３１０章膜、４０９はコレ
クタコンタクト、４１０はベースコンタクト、４１１は
エミッタコンタクトである。
ャネルカット領域、４０８は３１０章膜、４０９はコレ
クタコンタクト、４１０はベースコンタクト、４１１は
エミッタコンタクトである。
以下、第８図〜第１０図を用いて、バイポーラトランジ
スタにチャネルカット領域を形成した本従来例を説明す
る。
スタにチャネルカット領域を形成した本従来例を説明す
る。
まず９本従来例に係るバイポーラトランジスタは９次の
工程により作製される。
工程により作製される。
■Ｐ型Ｓｔ基板４０１上の所定の位置にＮ０型埋込層４
０２を形成する。
０２を形成する。
■表面にＮ型エピタキシャル層４０３を成長させる。
■コレクタとして作用するＮ型エピタキシャル層４０３
の周囲に素子分１１ｔ４域４０４を形成する。
の周囲に素子分１１ｔ４域４０４を形成する。
■コレクタとして作用するＮ型エピタキシャル層４０３
中にＰ型ベース４０５．Ｎ型エミッタ４０６°およびＮ
４型チヤネルカツト領域４０７を順次形成する。
中にＰ型ベース４０５．Ｎ型エミッタ４０６°およびＮ
４型チヤネルカツト領域４０７を順次形成する。
以上の工程を経て作製された本従来例に係るバイポーラ
トランジスタのＮ型エピタキシャル層４０３中に形成さ
れたＮ′″型チャネルカット領域４０７は、配線下の反
転電圧を上昇させるので、パターン上での種々の寄生素
子の発生を防止する役割を果たす。
トランジスタのＮ型エピタキシャル層４０３中に形成さ
れたＮ′″型チャネルカット領域４０７は、配線下の反
転電圧を上昇させるので、パターン上での種々の寄生素
子の発生を防止する役割を果たす。
バイポーラ部に寄生素子が発生するのを防止するために
、不純物を高濃度にドープしたチャネルカット領域を形
成した従来のバイポーラ−ＭＯ３集積回路には、集積回
路の電源電圧が高くなると。
、不純物を高濃度にドープしたチャネルカット領域を形
成した従来のバイポーラ−ＭＯ３集積回路には、集積回
路の電源電圧が高くなると。
バイポーラ部の内部パターンのあらゆる所にチャネルカ
ット領域を形成しなければならなくなり。
ット領域を形成しなければならなくなり。
チャネルカット領域のパターン自体が大きくなるので、
バイポーラ−ＭＯ３集積回路の高集積化が非常に難しく
なる。という問題があった。 したがって、高耐圧のも
のを作製することが困難となり、チップサイズが大きく
なってしまう、という問題が生じていた。
バイポーラ−ＭＯ３集積回路の高集積化が非常に難しく
なる。という問題があった。 したがって、高耐圧のも
のを作製することが困難となり、チップサイズが大きく
なってしまう、という問題が生じていた。
また、チャネルカット領域を形成するために余分な工程
を必要とする。という問題もあった。
を必要とする。という問題もあった。
上記の目的を達成するために１本発明に係る半導体集積
回路の製造方法は、同一の半導体基板上にＭＯＳとバイ
ポーラトランジスタとを混載させたバイポーラ−ＭＯ３
集積回路の製造方法において、Ｍ２Ｓ部の電極形成用マ
スクに、当該電極形成用パターンのほかに、バイポーラ
部の構成要素であるチャネルカットを形成するためのパ
ターンを形成し、Ｉｉマスクを用いて、Ｍ２Ｓ部の電極
および前記のチャネルカットを有するバイポーラ部を同
一の工程で形成するように構成する。
回路の製造方法は、同一の半導体基板上にＭＯＳとバイ
ポーラトランジスタとを混載させたバイポーラ−ＭＯ３
集積回路の製造方法において、Ｍ２Ｓ部の電極形成用マ
スクに、当該電極形成用パターンのほかに、バイポーラ
部の構成要素であるチャネルカットを形成するためのパ
ターンを形成し、Ｉｉマスクを用いて、Ｍ２Ｓ部の電極
および前記のチャネルカットを有するバイポーラ部を同
一の工程で形成するように構成する。
〔作 用）
本発明に係る半導体集積回路の製造方法、特にバイポー
ラ−ＭＯ３集積回路の製造方法では１ＭＯ３部の電極形
成用マスクに、当該パターンのほかに、バイポーラ部の
構成要素であるチャネルカットを形成するためのパター
ンを形成し、このマスクを用いて、Ｍ２Ｓ部の電極およ
びバイポーラ部を同一の工程で形成するので、従来例と
比べて製造工程数を減少させることができる。
ラ−ＭＯ３集積回路の製造方法では１ＭＯ３部の電極形
成用マスクに、当該パターンのほかに、バイポーラ部の
構成要素であるチャネルカットを形成するためのパター
ンを形成し、このマスクを用いて、Ｍ２Ｓ部の電極およ
びバイポーラ部を同一の工程で形成するので、従来例と
比べて製造工程数を減少させることができる。
（実施例１）
第１図〜第３図は１本発明をチャネルカットを有するバ
イポーラトランジスタの作製に適用したものであり、第
１図は本発明をバイポーラトランジスタの作製に適用し
た例を示す図、第２図はＸ−Ｘ゛断面図、第３図は第２
図の要部拡大図である。
イポーラトランジスタの作製に適用したものであり、第
１図は本発明をバイポーラトランジスタの作製に適用し
た例を示す図、第２図はＸ−Ｘ゛断面図、第３図は第２
図の要部拡大図である。
第１図〜第３図において、１０１はＰ型Ｓｉ基板。
１０２はＮ９型埋込層、１０３はＮ型エピタキシャル層
５１０４は素子分離領域、１０５はベース。
５１０４は素子分離領域、１０５はベース。
１０６は工電ツタ、１０７はＳｉ０ｇ膜、１０８はチャ
ネルカット形成用電極、１０９はＰＳＣ膜、１１０はコ
レクタコンタクト、１１１はベースコンタクト、１１２
はエミッタコンタクト、１１３チヤネルカツトである。
ネルカット形成用電極、１０９はＰＳＣ膜、１１０はコ
レクタコンタクト、１１１はベースコンタクト、１１２
はエミッタコンタクト、１１３チヤネルカツトである。
以下、第１図〜第３図を用いて９本発明をチャネルカッ
トを有するバイポーラトランジスタの作製に適用した例
を説明する。
トを有するバイポーラトランジスタの作製に適用した例
を説明する。
まず２本実施例に係るバイポーラトランジスタの製造方
法は２次のとおりである。
法は２次のとおりである。
■Ｐ型Ｓ１基板１０１上の所定の位置にＮ°型埋込層１
０２を形成する。
０２を形成する。
■表面にＮ型エピタキシャル層１０３を成長させる。
■コレクタとして作用するＮ型エピタキシャル層１０３
の周囲に素子分ｊｌｌ ｉｎ域１０４を形成する。
の周囲に素子分ｊｌｌ ｉｎ域１０４を形成する。
■コレクタとして作用するＮ型エピタキシャル層１０３
中にＰ型ベース１０５を形成する。
中にＰ型ベース１０５を形成する。
■表面に５ｉＯｘｌｌ １０７を形成しＪなどの金属を
堆積させた後、Ｍ２Ｓ部の電極形成用マスクに。
堆積させた後、Ｍ２Ｓ部の電極形成用マスクに。
当該パターンのほかに、チャネルカット形成用電極パタ
ーンを形成したものを用いて、Ｍ２Ｓ部のゲート電極の
形成と同一の工程でチャネルカット形成用電極１０Ｂを
形成する。
ーンを形成したものを用いて、Ｍ２Ｓ部のゲート電極の
形成と同一の工程でチャネルカット形成用電極１０Ｂを
形成する。
■表面にＰＳＣ；ＩＩ！１０９を堆積させた後、このＰ
ＳＣ膜１０９およびｓｔｏｗ膜１０７の所定の位置に開
口部を設け、ここから不純物を導入してＮ型工ξツタ１
０６を形成する。
ＳＣ膜１０９およびｓｔｏｗ膜１０７の所定の位置に開
口部を設け、ここから不純物を導入してＮ型工ξツタ１
０６を形成する。
以上の工程を経て作製された本発明を適用したチャネル
カットを有するバイポーラトランジスタのチャネルカッ
ト形成用電極１０８に正の電圧を印加すると、チャネル
カット形成用電極１０８直下のコレクタとしてのＮ型エ
ピタキシャル層１０３の表面に負の電荷が帯電するので
、そこにチャネルカット１１３が形成される。このチャ
ネルカッｌ−１１３は、配線下の反転電圧を上昇させる
ので、パターン上での種々の寄生素子の発生を防止する
役割を果たす。
カットを有するバイポーラトランジスタのチャネルカッ
ト形成用電極１０８に正の電圧を印加すると、チャネル
カット形成用電極１０８直下のコレクタとしてのＮ型エ
ピタキシャル層１０３の表面に負の電荷が帯電するので
、そこにチャネルカット１１３が形成される。このチャ
ネルカッｌ−１１３は、配線下の反転電圧を上昇させる
ので、パターン上での種々の寄生素子の発生を防止する
役割を果たす。
本実施例では、Ｍ２Ｓ部のゲート電極の形成と同一の工
程でチャネルカット形成用電極１０Ｂを形成しているの
で、従来例と比べて製造工程数が少なくて済む、また、
チャネルカット形成用電極１０８は正確にパターニング
することができると共にさほど幅を必要としないので、
従来例と比べてバイポーラトランジスタが占める領域を
小さくすることができる。
程でチャネルカット形成用電極１０Ｂを形成しているの
で、従来例と比べて製造工程数が少なくて済む、また、
チャネルカット形成用電極１０８は正確にパターニング
することができると共にさほど幅を必要としないので、
従来例と比べてバイポーラトランジスタが占める領域を
小さくすることができる。
（実施例２）
第４図および第５図は１本発明を抵抗領域の作製に適用
したものであり、第４図は抵抗領域作製用マスクの例を
示す図、第５図は本発明を抵抗領域の作製に適用した例
を示す図である。
したものであり、第４図は抵抗領域作製用マスクの例を
示す図、第５図は本発明を抵抗領域の作製に適用した例
を示す図である。
第４図および第５図において、２０１はＮ型エピタキシ
ャル層、２０２は素子分離領域、２０３はポリＳｉ層、
２０４は抵抗領域形成用パターン２０５はＰ型抵抗領域
である。
ャル層、２０２は素子分離領域、２０３はポリＳｉ層、
２０４は抵抗領域形成用パターン２０５はＰ型抵抗領域
である。
以下、第４図および第５図を用いて３本発明を抵抗領域
の作製に適用した例を説明する。
の作製に適用した例を説明する。
まず２本実施例に係る抵抗領域の製造方法は。
次のとおりである。
■Ｐ型ＳＩ基板（′ｒｊ！Ｊ示せず）上の所定の位置に
Ｎ゛型埋込層（図示せず）を形成する。
Ｎ゛型埋込層（図示せず）を形成する。
■表面にＮ型エピタキシャル層２０１を成長させる。
■抵抗領域を形成すべきＮ型エピタキシャル層２０１の
周囲に素子分ＩＩ ８１域２０２を形成する。
周囲に素子分ＩＩ ８１域２０２を形成する。
■表面に、Ｍ２Ｓ部で用いるポリＳｔと同じものを同一
の工程で、ポリＳ１層２０３として堆積させる。
の工程で、ポリＳ１層２０３として堆積させる。
■ＭＯ３部のポリＳｉゲート電極形成用マスクに本実施
例に係る抵抗領域形成用のパターンを形成したものを用
い、フォトリソグラフィ技術により。
例に係る抵抗領域形成用のパターンを形成したものを用
い、フォトリソグラフィ技術により。
ＭＯＳ部のポリＳｉゲート電極の形成と同一の工程で、
ポリｓｉ層２０３中に抵抗領域形成用パターン２０４を
形成する。
ポリｓｉ層２０３中に抵抗領域形成用パターン２０４を
形成する。
■抵抗領域形成用パターン２０４が形成されたポリＳｉ
層２０３をマスクとしてＢｏをイオン注入することによ
り、Ｎ型エピタキシャル層２０１中にＰ型抵抗領域２０
５を形成する。
層２０３をマスクとしてＢｏをイオン注入することによ
り、Ｎ型エピタキシャル層２０１中にＰ型抵抗領域２０
５を形成する。
以上の工程を経て９本実施例に係るＰ型抵抗領域２０５
が作製される。
が作製される。
本実施例では、ＭＯＳ部のゲート電極の形成と同一の工
程で抵抗領域形成用パターン２０４を形成しているので
、従来の抵抗領域形成方法と比べて製造工程数が少なく
て済む。
程で抵抗領域形成用パターン２０４を形成しているので
、従来の抵抗領域形成方法と比べて製造工程数が少なく
て済む。
（実施例３）
第６図および第７図は９本発明をラテラルトランジスタ
の作製に適用したものであり、第６図は本発明をラテラ
ルトランジスタの作製に適用した例を示す図、第７図は
第６図のラテラルトランジスタの電極部平面図である。
の作製に適用したものであり、第６図は本発明をラテラ
ルトランジスタの作製に適用した例を示す図、第７図は
第６図のラテラルトランジスタの電極部平面図である。
第６図および第７図において、３０１はＰ型Ｓｔ基板、
３０２はＮ型エピタキシャル層、３０３はＳｉ０ｇ膜、
３０４はＰ０型コレクタ、３０５はＮ０型ベース、３０
６はＰ０型工ξツタ、３０７はチャネルカット形成用ポ
リＳｔ層、３０８はコレクタ電極、３０９はベース電極
、３１０は工逅ツタ電極、３１１はコレクタコンタクト
、３１２はベースコンタクト、３１３はエミッタコンタ
クトである。
３０２はＮ型エピタキシャル層、３０３はＳｉ０ｇ膜、
３０４はＰ０型コレクタ、３０５はＮ０型ベース、３０
６はＰ０型工ξツタ、３０７はチャネルカット形成用ポ
リＳｔ層、３０８はコレクタ電極、３０９はベース電極
、３１０は工逅ツタ電極、３１１はコレクタコンタクト
、３１２はベースコンタクト、３１３はエミッタコンタ
クトである。
以下、第６図および第７図を用いて９本発明をラテラル
トランジスタの作製に適用した例を説明する。
トランジスタの作製に適用した例を説明する。
まず１本実施例に係るラテラルトランジスタの製造方法
は９次のとおりである。
は９次のとおりである。
■Ｐ型３１基板３０１の表面にベースとして作用するＮ
型エピタキシャル層３０２を成長させる０次いで、この
Ｎ型エピタキシャル層３０２の周囲にＰ型の素子分離領
域を形成する。
型エピタキシャル層３０２を成長させる０次いで、この
Ｎ型エピタキシャル層３０２の周囲にＰ型の素子分離領
域を形成する。
■Ｎ型エピタキシャル層３０２の内周にチャネルストッ
パとしてのＳｌｅｗ膜３０３を形成する。
パとしてのＳｌｅｗ膜３０３を形成する。
■Ｐ型およびＮ型の不純物を選択ドーピングして。
Ｐ゛型コレクタ３０４．Ｎ”型ベース３０５およびＰ゛
型工電ツタ３０６を形成する。Ｐ゛型コレクタ３０４は
、Ｐ９型工ξツタ３０６を囲むリング状に形成する。
型工電ツタ３０６を形成する。Ｐ゛型コレクタ３０４は
、Ｐ９型工ξツタ３０６を囲むリング状に形成する。
■表面に、ＭＯＳ部で用いるポリＳｉと同じものを同一
の工程で、チャネルカット形成用ポリ５ｉｌｌ ３０７
として堆積させる。
の工程で、チャネルカット形成用ポリ５ｉｌｌ ３０７
として堆積させる。
■ＭＯ３部のポリＳｉゲート形成用マスクに本実施例に
係るチャネルカット形成用ポリＳｉ層３０７を形成する
ためのパターンを形成したものを用い。
係るチャネルカット形成用ポリＳｉ層３０７を形成する
ためのパターンを形成したものを用い。
フォトリソグラフィ技術により、ＭＯ’Ｓ部のポリＳ１
ゲートの形成と同一の工程で、チャネルカット形成用ポ
リＳｔ層３０７を形成する。
ゲートの形成と同一の工程で、チャネルカット形成用ポ
リＳｔ層３０７を形成する。
０表面にＮを堆積させた後、パターニングして。
コレクタ電極３０８．ベース電極３０９および工逅ツタ
電極３１０を形成する。
電極３１０を形成する。
以上の工程を経て作製された本発明を適用して作製した
ラテラルトランジスタの電極部の平面は。
ラテラルトランジスタの電極部の平面は。
第７図に示すようになる。３１１はコレクタコンタクト
、３１２はベースコンタクト、３１３はエミッタコンタ
クトである。
、３１２はベースコンタクト、３１３はエミッタコンタ
クトである。
従来のラテラルトランジスタではＪからなる工〔ツタ電
極に印加される電圧により、Ｎ型エピタキシャル層の表
面にチャネルカットを発生させていた。したがって、二
重ツタ電極を工ξツターコレクタ間上に広く形成する必
要があり、配ｖＡｔ１１域を狭めてしまう、という問題
があった。ところが０本実施例に係るラテラルトランジ
スタではチャネルカット形成用ポリＳｉ層３０７に電圧
を印加することによりＮ型エピタキシャル層３０２０表
面にチャネルカットを発生させることができるので、工
逅ツタ電極３１０の面積を小さくすることが可能となる
ので、配線領域を充分に広くとることができる。したが
って、集積回路の設計の自由度が増す。
極に印加される電圧により、Ｎ型エピタキシャル層の表
面にチャネルカットを発生させていた。したがって、二
重ツタ電極を工ξツターコレクタ間上に広く形成する必
要があり、配ｖＡｔ１１域を狭めてしまう、という問題
があった。ところが０本実施例に係るラテラルトランジ
スタではチャネルカット形成用ポリＳｉ層３０７に電圧
を印加することによりＮ型エピタキシャル層３０２０表
面にチャネルカットを発生させることができるので、工
逅ツタ電極３１０の面積を小さくすることが可能となる
ので、配線領域を充分に広くとることができる。したが
って、集積回路の設計の自由度が増す。
本発明には９次に示す効果がある。
０Ｍ０３部形成用マスクをバイポーラ部形戒用マスクと
共用化することができるので、バイポーラ−ＭＯＳ集積
回路の製造工程数を減少させることができる。
共用化することができるので、バイポーラ−ＭＯＳ集積
回路の製造工程数を減少させることができる。
■本発明をバイポーラトランジスタの作製に通用した場
合、バイポーラトランジスタのチャネルカット形成用電
極をＭＯＳのゲート電極と同じ手法で形成することがで
きるので、チャネルカット形成用電極を正確にパターニ
ングすることができると共にさほど幅を必要としないか
ら、バイポーラトランジスタが占める領域を小さくする
ことができる。また、チャネルカットを従来のように拡
散領域として形成しないので１反転耐圧が向上する。
合、バイポーラトランジスタのチャネルカット形成用電
極をＭＯＳのゲート電極と同じ手法で形成することがで
きるので、チャネルカット形成用電極を正確にパターニ
ングすることができると共にさほど幅を必要としないか
ら、バイポーラトランジスタが占める領域を小さくする
ことができる。また、チャネルカットを従来のように拡
散領域として形成しないので１反転耐圧が向上する。
■本発明をラテラルトランジスタの作製に適用した場合
、エミッタ電極のかぶりが不要になるので、配線領域を
広くとることが可能となり、バイポーラ−ＭＯＳ集積回
路の集積度を向上させることができる。
、エミッタ電極のかぶりが不要になるので、配線領域を
広くとることが可能となり、バイポーラ−ＭＯＳ集積回
路の集積度を向上させることができる。
第１図は本発明をバイポーラトランジスタの作製に適用
した例を示す図。 第２図は第１図のｘ−ｘ’断面図。 第３図は第２図の要部拡大図。 第４図は抵抗領域作製用マスクの例を示す図。 第５図は本発明を抵抗領域の作製に適用した例を示す図
。 第６図は本発明をラテラルトランジスタの作製に適用し
た例を示す図。 第７図は第６図のラテラルトランジスタの電極部平面図
。 第８図は従来のバイポーラトランジスタの例を示す図。 第９図は第８図のＹ−Ｙ’断面図。 第１０図は第９図の要部拡大図 である。 第１図〜第３図において １０１：Ｐ型Ｓｉ基板 １０２：Ｎ”型埋込層 １０３：Ｎ型エピタキシャル層（コレクタ）１０４：素
子分ｉｉＩｗＩ域 １０５：ベース １０６：エミッタ １０７ ！ｓｉｏ、膜 １０８ ：チャネルカット形成用電極 １０９：ＰＳＧ膜 １１０：コレクタコンタクト １１１：ベースコンタクト １１２：エミッタコンタクト １１３：チャネルカット 第４図および第５図において ２０１：Ｎ型エピタキシャル層 ２０２：素子分離領域 ２０３：ポリＳｉ層 ２０４：抵抗領域形成用パターン ２０５：Ｐ型抵抗領域 第６図および第７図において ３０１：Ｐ型Ｓｉ基板 ３０２ ：Ｎ型エピタキシャル層 ３０３：ＳｉＯ□膜 ３０４：Ｐ”型コレクタ ３０５：Ｎ”型ベース ３０６４Ｐ”型上ξツタ ３０７：チヤネルカツト形成用ポリＳｉ層３０８：コレ
クタ電極 ３０９：ベース電極 ３１０：エミッタ電極 ３１１：コレクタコンタクト ３１２：ベースコンタクト ３１３：エミッタコンタクト
した例を示す図。 第２図は第１図のｘ−ｘ’断面図。 第３図は第２図の要部拡大図。 第４図は抵抗領域作製用マスクの例を示す図。 第５図は本発明を抵抗領域の作製に適用した例を示す図
。 第６図は本発明をラテラルトランジスタの作製に適用し
た例を示す図。 第７図は第６図のラテラルトランジスタの電極部平面図
。 第８図は従来のバイポーラトランジスタの例を示す図。 第９図は第８図のＹ−Ｙ’断面図。 第１０図は第９図の要部拡大図 である。 第１図〜第３図において １０１：Ｐ型Ｓｉ基板 １０２：Ｎ”型埋込層 １０３：Ｎ型エピタキシャル層（コレクタ）１０４：素
子分ｉｉＩｗＩ域 １０５：ベース １０６：エミッタ １０７ ！ｓｉｏ、膜 １０８ ：チャネルカット形成用電極 １０９：ＰＳＧ膜 １１０：コレクタコンタクト １１１：ベースコンタクト １１２：エミッタコンタクト １１３：チャネルカット 第４図および第５図において ２０１：Ｎ型エピタキシャル層 ２０２：素子分離領域 ２０３：ポリＳｉ層 ２０４：抵抗領域形成用パターン ２０５：Ｐ型抵抗領域 第６図および第７図において ３０１：Ｐ型Ｓｉ基板 ３０２ ：Ｎ型エピタキシャル層 ３０３：ＳｉＯ□膜 ３０４：Ｐ”型コレクタ ３０５：Ｎ”型ベース ３０６４Ｐ”型上ξツタ ３０７：チヤネルカツト形成用ポリＳｉ層３０８：コレ
クタ電極 ３０９：ベース電極 ３１０：エミッタ電極 ３１１：コレクタコンタクト ３１２：ベースコンタクト ３１３：エミッタコンタクト
Claims (1)
- 【特許請求の範囲】 同一の半導体基板上にＭＯＳとバイポーラトランジスタ
とを混載させたバイポーラーＭＯＳ集積回路の製造方法
において、 ＭＯＳ部の電極形成用マスクに、当該電極形成用パター
ンのほかに、バイポーラ部の構成要素であるチャネルカ
ットを形成するためのパターンを形成し、 該マスクを用いて、ＭＯＳ部の電極および前記のチャネ
ルカットを有するバイポーラ部を同一の工程で形成する ことを含むことを特徴とする半導体集積回路の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21828389A JPH0382041A (ja) | 1989-08-24 | 1989-08-24 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21828389A JPH0382041A (ja) | 1989-08-24 | 1989-08-24 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0382041A true JPH0382041A (ja) | 1991-04-08 |
Family
ID=16717423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21828389A Pending JPH0382041A (ja) | 1989-08-24 | 1989-08-24 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0382041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939759A (en) * | 1994-10-31 | 1999-08-17 | Telefonaktiebolaget Lm Ericsson | Silicon-on-insulator device with floating collector |
-
1989
- 1989-08-24 JP JP21828389A patent/JPH0382041A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939759A (en) * | 1994-10-31 | 1999-08-17 | Telefonaktiebolaget Lm Ericsson | Silicon-on-insulator device with floating collector |
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