JPH0337298B2 - - Google Patents
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- JPH0337298B2 JPH0337298B2 JP55133245A JP13324580A JPH0337298B2 JP H0337298 B2 JPH0337298 B2 JP H0337298B2 JP 55133245 A JP55133245 A JP 55133245A JP 13324580 A JP13324580 A JP 13324580A JP H0337298 B2 JPH0337298 B2 JP H0337298B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】
本発明はセルフアライン（自己整合）二重拡散
構造を有するトランジスタの製造方法に関し、更
に詳細には、短絡電極構造を有するバイポーラト
ランジスタの製造方法に関する。
構造を有するトランジスタの製造方法に関し、更
に詳細には、短絡電極構造を有するバイポーラト
ランジスタの製造方法に関する。
セルフアライン二重拡散法は、一般に第１図〜
第３図に示すようになされる。即ちまず第１図に
示すように、Ｎ型半導体基板１の表面にSiO2膜
２を形成し、このSiO2膜２に開口３を形成する。
次に第２図に示すように、開口３を通してＰ型不
純物である硼素を選択拡散して、Ｐ型領域４を形
成する。
第３図に示すようになされる。即ちまず第１図に
示すように、Ｎ型半導体基板１の表面にSiO2膜
２を形成し、このSiO2膜２に開口３を形成する。
次に第２図に示すように、開口３を通してＰ型不
純物である硼素を選択拡散して、Ｐ型領域４を形
成する。
次に第３図に示すように、再び開口３を通して
Ｎ型不純物である燐を選択拡散して、Ｎ型領域５
を形成する。このように、SiO2膜２に設けた同
一の開口３を選択拡散のマスクに２度使用して二
重拡散を行うセルフアライン二重拡散法によれ
ば、固体拡散という自然現象の持たらす効果によ
り、第３図でＮ領域５を包囲する形で残存するＰ
型領域４の厚みＷを極めて薄くかつ精密に制御で
きる。
Ｎ型不純物である燐を選択拡散して、Ｎ型領域５
を形成する。このように、SiO2膜２に設けた同
一の開口３を選択拡散のマスクに２度使用して二
重拡散を行うセルフアライン二重拡散法によれ
ば、固体拡散という自然現象の持たらす効果によ
り、第３図でＮ領域５を包囲する形で残存するＰ
型領域４の厚みＷを極めて薄くかつ精密に制御で
きる。
ところで、MOS・FET等を構成する場合に、
Ｐ型領域４とＮ型領域５を表面短絡する形式で電
極を設けたい場合がある。しかし、セルフアライ
ン二重拡散の場合のＰ型領域４の厚みＷは非常に
小さいため（例えばＷ＝3μｍ）、この電極をＮ型
領域１と短絡しないように形成することは難しか
つた。そこで、第４図及び第５図に示す方法が提
案されている。この方法ではセルフアライン二重
拡散に先立つて、第４図に示すように電極接続用
Ｐ型領域６を硼素の選択拡散によつて形成し、し
かる後に基板１上のSiO2膜に開口３を形成する。
次に、開口３を利用して第１図〜第３図と同一の
セルフアライン二重拡散法で、Ｐ型領域４とＮ型
領域５とを形成し、Ｐ型領域４を電極接続用Ｐ型
領域６に連結させる。最後に、第５図に示すよう
に開口７を設け、Ｎ型領域５からＰ型領域６に至
る表面に例えばMOS・FETのゲート電位を安定
するための短絡電極８を形成する。この方法によ
れば、確かにＮ型領域５とＰ型領域４との短絡電
極８を作ることが可能になる。
Ｐ型領域４とＮ型領域５を表面短絡する形式で電
極を設けたい場合がある。しかし、セルフアライ
ン二重拡散の場合のＰ型領域４の厚みＷは非常に
小さいため（例えばＷ＝3μｍ）、この電極をＮ型
領域１と短絡しないように形成することは難しか
つた。そこで、第４図及び第５図に示す方法が提
案されている。この方法ではセルフアライン二重
拡散に先立つて、第４図に示すように電極接続用
Ｐ型領域６を硼素の選択拡散によつて形成し、し
かる後に基板１上のSiO2膜に開口３を形成する。
次に、開口３を利用して第１図〜第３図と同一の
セルフアライン二重拡散法で、Ｐ型領域４とＮ型
領域５とを形成し、Ｐ型領域４を電極接続用Ｐ型
領域６に連結させる。最後に、第５図に示すよう
に開口７を設け、Ｎ型領域５からＰ型領域６に至
る表面に例えばMOS・FETのゲート電位を安定
するための短絡電極８を形成する。この方法によ
れば、確かにＮ型領域５とＰ型領域４との短絡電
極８を作ることが可能になる。
しかし、この方法では、Ｐ型領域６を形成する
ための選択拡散工程が余分に必要となり、セルフ
アライン二重拡散のみで作ることが不可能にな
る。従つて、製造工程が複雑になるばかりでな
く、歩留りが低下する。またＰ型領域６の分だけ
チツプ面積が増大する。
ための選択拡散工程が余分に必要となり、セルフ
アライン二重拡散のみで作ることが不可能にな
る。従つて、製造工程が複雑になるばかりでな
く、歩留りが低下する。またＰ型領域６の分だけ
チツプ面積が増大する。
尚、セルフアライン二重拡散方法を全く利用し
ないで、第３図又は第５図のような構造を得るこ
とは勿論可能であるが、選択拡散のためのマスク
を形成する工程が一回多くなり、製造工程が複雑
になるばかりでなく、歩留りも低下する。
ないで、第３図又は第５図のような構造を得るこ
とは勿論可能であるが、選択拡散のためのマスク
を形成する工程が一回多くなり、製造工程が複雑
になるばかりでなく、歩留りも低下する。
ところで、バイポーラ・トランジスタのベース
領域とエミツタ領域とをセルフアライン二重拡散
技術を利用して作ることが考えられるが、半導体
基板の表面に露出するベース領域の幅が第３図の
Ｗと同様に極めて狭くなるので、ベース電極を設
けることが困難になる。
領域とエミツタ領域とをセルフアライン二重拡散
技術を利用して作ることが考えられるが、半導体
基板の表面に露出するベース領域の幅が第３図の
Ｗと同様に極めて狭くなるので、ベース電極を設
けることが困難になる。
そこで、本発明の目的は、選択拡散マスクの形
成回数を低減させることができ、且つベース電極
を容易に形成することができるトランジスタの製
造方法を提供することにある。
成回数を低減させることができ、且つベース電極
を容易に形成することができるトランジスタの製
造方法を提供することにある。
上記目的を達成するための本発明は、実施例を
示す図面の符号を参照して説明すると、コレクタ
領域と、ベース領域と、エミツタ領域と、少なく
とも第１及び第２のフローテイングエミツタ領域
とを有し、前記エミツタ領域の厚さ方向の下部に
前記ベース領域のうちのベース幅を決定している
領域が位置している縦型トランジスタの製造方法
において、前記コレクタ領域を形成する領域であ
る第１導電型の第１の半導体領域１１の表面上の
絶縁膜１２に、前記第１及び第２のフローテイン
グエミツタ領域及び前記エミツタ領域に対応する
ように第１、第２及び第３の開口１３，１４，３
１を形成する工程と、前記第１、第２及び第３の
開口１３，１４，３１を通して前記第１導電型と
は反対の第２の導電型の不純物を前記第１の半導
体領域１１内に拡散して、前記第１の半導体領域
１１の前記第１、第２及び第３の開口１３，１
４，３１の下部及び前記第１、第２及び第３の開
口１３，１４，３１の相互間に、互いに連続する
ように又は前記エミツタ領域を形成するための工
程で互いに連続するようにベース拡散領域１５，
１６，３２を形成する工程と、前記第１、第２及
び第３の開口１３，１４，３１を通して前記第１
導電型の不純物を前記ベース拡散領域１５，１
６，３２の中に選択的に拡散して、前記第１及び
第２のフローテイングエミツタ領域１７，１８及
び前記エミツタ領域３３を形成するとともに、前
記エミツタ領域３３の厚さ方向の下部に前記エミ
ツタ領域３３と前記第１の半導体領域１１から成
る前記コレクタ領域とにはさまれた前記ベース幅
を決定している領域を形成する工程と、前記第１
の開口１３と前記第２の開口１４とを隔てている
分離絶縁膜１２ａを除去し、前記第１のフローテ
イングエミツタ領域１７の表面から前記ベース領
域の表面を経由して前記第２のフローテイングエ
ミツタ領域１８の表面に至るようにベース電極１
９を形成し、且つ前記エミツタ領域３３にエミツ
タ電極１９Ｅを形成する工程を具備していること
を特徴とする縦型トランジスタの製造方法に係わ
るものである。本発明は次の作用効果を有する。
示す図面の符号を参照して説明すると、コレクタ
領域と、ベース領域と、エミツタ領域と、少なく
とも第１及び第２のフローテイングエミツタ領域
とを有し、前記エミツタ領域の厚さ方向の下部に
前記ベース領域のうちのベース幅を決定している
領域が位置している縦型トランジスタの製造方法
において、前記コレクタ領域を形成する領域であ
る第１導電型の第１の半導体領域１１の表面上の
絶縁膜１２に、前記第１及び第２のフローテイン
グエミツタ領域及び前記エミツタ領域に対応する
ように第１、第２及び第３の開口１３，１４，３
１を形成する工程と、前記第１、第２及び第３の
開口１３，１４，３１を通して前記第１導電型と
は反対の第２の導電型の不純物を前記第１の半導
体領域１１内に拡散して、前記第１の半導体領域
１１の前記第１、第２及び第３の開口１３，１
４，３１の下部及び前記第１、第２及び第３の開
口１３，１４，３１の相互間に、互いに連続する
ように又は前記エミツタ領域を形成するための工
程で互いに連続するようにベース拡散領域１５，
１６，３２を形成する工程と、前記第１、第２及
び第３の開口１３，１４，３１を通して前記第１
導電型の不純物を前記ベース拡散領域１５，１
６，３２の中に選択的に拡散して、前記第１及び
第２のフローテイングエミツタ領域１７，１８及
び前記エミツタ領域３３を形成するとともに、前
記エミツタ領域３３の厚さ方向の下部に前記エミ
ツタ領域３３と前記第１の半導体領域１１から成
る前記コレクタ領域とにはさまれた前記ベース幅
を決定している領域を形成する工程と、前記第１
の開口１３と前記第２の開口１４とを隔てている
分離絶縁膜１２ａを除去し、前記第１のフローテ
イングエミツタ領域１７の表面から前記ベース領
域の表面を経由して前記第２のフローテイングエ
ミツタ領域１８の表面に至るようにベース電極１
９を形成し、且つ前記エミツタ領域３３にエミツ
タ電極１９Ｅを形成する工程を具備していること
を特徴とする縦型トランジスタの製造方法に係わ
るものである。本発明は次の作用効果を有する。
(イ) 大面積のベース拡散領域１５，１６，３２と
エミツタ領域３３とフローテイングエミツタ領
域１７，１８の全部を第１〜第３の開口１３，
１４，３１を有する絶縁膜１２即ち共通のマス
クを使用して作ることが可能になり、選択拡散
マスクの形成回数を低減させることができる。
エミツタ領域３３とフローテイングエミツタ領
域１７，１８の全部を第１〜第３の開口１３，
１４，３１を有する絶縁膜１２即ち共通のマス
クを使用して作ることが可能になり、選択拡散
マスクの形成回数を低減させることができる。
(ロ) エミツタ拡散用の開口３１を介して不純物を
拡散することによつて形成されるベース領域３
２にベース電極を設けずに、フローテイングエ
ミツタ領域１７，１８間のベース領域１５，１
６上にベース電極１９を設けるので、ベース電
極１９をエミツタ領域３３から十分離らかすこ
とができる。
拡散することによつて形成されるベース領域３
２にベース電極を設けずに、フローテイングエ
ミツタ領域１７，１８間のベース領域１５，１
６上にベース電極１９を設けるので、ベース電
極１９をエミツタ領域３３から十分離らかすこ
とができる。
(ハ) ベース電極１９をフローテイングエミツタ領
域１７，１８上に延在させるので、面積の大き
なベース電極１９を容易に形成することができ
る。
域１７，１８上に延在させるので、面積の大き
なベース電極１９を容易に形成することができ
る。
次に、本発明の実施例を示す第６図及び第７図
について述べる。この第６図及び第７図はフロー
テイングエミツタ領域を有するバイポーラトラン
ジスタの製造方法を示すものである。
について述べる。この第６図及び第７図はフロー
テイングエミツタ領域を有するバイポーラトラン
ジスタの製造方法を示すものである。
この実施例では、第６図及び第７図で鎖線で区
画して示すように単位トランジスタ領域が設けら
れ、これが集合して１つのバイポーラトランジス
タとなつている。尚鎖線で区画して示す各単位ト
ランジスタ領域内の構造は、互いに同一であるの
で、同一部分には同一の符号が付されている。こ
の実施例ではトランジスタを作る際には、まず、
第６図に示す如く、第１及び第２の開口１３，１
４の他にエミツタ領域を形成するための第３の開
口３１を設ける。次に、Ｎ型の第１の半導体領域
１１に、絶縁膜１２に設けられた第１及び第２の
開口１３，１４を介してＰ型不純物を拡散してベ
ース領域としてのＰ型の第２及び第３の半導体領
域１５，１６を形成すると同時に、第３の開口３
１を介してＰ型不純物を拡散してベース領域とし
ての第６の半導体領域３２を形成する。上述の如
き第１回目の拡散工程で、ベース領域を形成した
ら、同一の開口１３，１４，３１を利用してＮ型
不純物を拡散してフローテイングエミツタ領域と
しての第４及び第５の半導体領域１７，１８及び
エミツタ領域としてのＮ型の第７の半導体領域３
３を形成する。尚分離絶縁膜１２ａは、横方向拡
散で第２及び第３の半導体領域１５，１６が重複
するように設定されているので、重複領域２０が
形成される。またこの実施例では、絶縁膜１２の
部分も、分離絶縁膜１２ａと略同一寸法に形成さ
れているので、第３の半導体領域１６と第６の半
導体領域３２との重複領域３４が生じ、更に第２
の半導体領域１５と第６の半導体領域３２との重
複領域３５も生じる。この結果、Ｐ型領域１５，
１６，３２がそれぞれ接続され、連続したベース
領域となる。
画して示すように単位トランジスタ領域が設けら
れ、これが集合して１つのバイポーラトランジス
タとなつている。尚鎖線で区画して示す各単位ト
ランジスタ領域内の構造は、互いに同一であるの
で、同一部分には同一の符号が付されている。こ
の実施例ではトランジスタを作る際には、まず、
第６図に示す如く、第１及び第２の開口１３，１
４の他にエミツタ領域を形成するための第３の開
口３１を設ける。次に、Ｎ型の第１の半導体領域
１１に、絶縁膜１２に設けられた第１及び第２の
開口１３，１４を介してＰ型不純物を拡散してベ
ース領域としてのＰ型の第２及び第３の半導体領
域１５，１６を形成すると同時に、第３の開口３
１を介してＰ型不純物を拡散してベース領域とし
ての第６の半導体領域３２を形成する。上述の如
き第１回目の拡散工程で、ベース領域を形成した
ら、同一の開口１３，１４，３１を利用してＮ型
不純物を拡散してフローテイングエミツタ領域と
しての第４及び第５の半導体領域１７，１８及び
エミツタ領域としてのＮ型の第７の半導体領域３
３を形成する。尚分離絶縁膜１２ａは、横方向拡
散で第２及び第３の半導体領域１５，１６が重複
するように設定されているので、重複領域２０が
形成される。またこの実施例では、絶縁膜１２の
部分も、分離絶縁膜１２ａと略同一寸法に形成さ
れているので、第３の半導体領域１６と第６の半
導体領域３２との重複領域３４が生じ、更に第２
の半導体領域１５と第６の半導体領域３２との重
複領域３５も生じる。この結果、Ｐ型領域１５，
１６，３２がそれぞれ接続され、連続したベース
領域となる。
次に、第６図の分離絶縁膜１２ａを除去し、第
７図に示す如く、ベース電極としての短絡電極１
９、エミツタ電極１９Ｅ、コレクタ電極１９Ｃを
形成し、トランジスタを完成させる。この結果、
第１の半導体領域１１とN+型基板１１ａとがコ
レクタ領域となり、第２、第３、及び第６の半導
体領域１５，１６，３２がベース領域となり、第
４及び第５の半導体領域１７，１８が特性安定用
のフローテイングエミツタ領域となり、第７の半
導体領域３３がエミツタ領域となつたバイポーラ
トランジスタが得られる。
７図に示す如く、ベース電極としての短絡電極１
９、エミツタ電極１９Ｅ、コレクタ電極１９Ｃを
形成し、トランジスタを完成させる。この結果、
第１の半導体領域１１とN+型基板１１ａとがコ
レクタ領域となり、第２、第３、及び第６の半導
体領域１５，１６，３２がベース領域となり、第
４及び第５の半導体領域１７，１８が特性安定用
のフローテイングエミツタ領域となり、第７の半
導体領域３３がエミツタ領域となつたバイポーラ
トランジスタが得られる。
従つて、この実施例によると、セルフアライン
二重拡散でベース領域及びエミツタ領域及びフロ
ーテイングエミツタ領域を有するトランジスタを
形成することが可能になる。換言すれば、第６図
に示す如く絶縁膜１２ａ，１２によるマスクを１
回作るのみで、短絡ベース電極１９を有するトラ
ンジスタを得ることが可能になり、製造工程の簡
略化、及び歩留りの向上が可能になる。
二重拡散でベース領域及びエミツタ領域及びフロ
ーテイングエミツタ領域を有するトランジスタを
形成することが可能になる。換言すれば、第６図
に示す如く絶縁膜１２ａ，１２によるマスクを１
回作るのみで、短絡ベース電極１９を有するトラ
ンジスタを得ることが可能になり、製造工程の簡
略化、及び歩留りの向上が可能になる。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものではなく、本発明の要
旨を逸脱しない範囲で種々変形可能なものであ
る。例えば、コレクタ電極を上面に設けるトラン
ジスタにも勿論適用可能である。またN+型基板
１１ａの無い構成とすること、又はN+型基板１
１ａの部分を不純物拡散で形成することも可能で
ある。
明はこれに限定されるものではなく、本発明の要
旨を逸脱しない範囲で種々変形可能なものであ
る。例えば、コレクタ電極を上面に設けるトラン
ジスタにも勿論適用可能である。またN+型基板
１１ａの無い構成とすること、又はN+型基板１
１ａの部分を不純物拡散で形成することも可能で
ある。
第１図、第２図、及び第３図はセルフアライン
二重拡散法の各工程の状態を説明的に示す断面図
である。第４図及び第５図は従来の短絡電極を形
成する方法の各工程の状態を説明的に示す断面図
である。第６図及び第７図は本発明の実施例に係
わるバイポーラトランジスタの製造方法の各工程
の状態を示す断面図である。 尚図面に用いられている符号に於いて、１１は
第１の半導体領域、１２は絶縁膜、１２ａは分離
絶縁膜、１３，１４は第１及び第２の開口、１５
は第２の半導体領域、１６は第３の半導体領域、
１７は第４の半導体領域、１８は第５の半導体領
域、１９はベース電極である。
二重拡散法の各工程の状態を説明的に示す断面図
である。第４図及び第５図は従来の短絡電極を形
成する方法の各工程の状態を説明的に示す断面図
である。第６図及び第７図は本発明の実施例に係
わるバイポーラトランジスタの製造方法の各工程
の状態を示す断面図である。 尚図面に用いられている符号に於いて、１１は
第１の半導体領域、１２は絶縁膜、１２ａは分離
絶縁膜、１３，１４は第１及び第２の開口、１５
は第２の半導体領域、１６は第３の半導体領域、
１７は第４の半導体領域、１８は第５の半導体領
域、１９はベース電極である。
Claims (1)
- 【特許請求の範囲】 １ コレクタ領域と、ベース領域と、エミツタ領
域と、少なくとも第１及び第２のフローテイング
エミツタ領域とを有し、前記エミツタ領域の厚さ
方向の下部に前記ベース領域のうちのベース幅を
決定している領域が位置している縦型トランジス
タの製造方法において、 前記コレクタ領域を形成する領域である第１導
電型の第１の半導体領域１１の表面上の絶縁膜１
２に、前記第１及び第２のフローテイングエミツ
タ領域及び前記エミツタ領域に対応するように第
１、第２及び第３の開口１３，１４，３１を形成
する工程と、 前記第１、第２及び第３の開口１３，１４，３
１を通して前記第１導電型とは反対の第２の導電
型の不純物を前記第１の半導体領域１１内に拡散
して、前記第１の半導体領域１１の前記第１、第
２及び第３の開口１３，１４，３１の下部及び前
記第１、第２及び第３の開口１３，１４，３１の
相互間に、互いに連続するように又は前記エミツ
タ領域を形成するための工程で互いに連続するよ
うにベース拡散領域１５，１６，３２を形成する
工程と、 前記第１、第２及び第３の開口１３，１４，３
１を通して前記第１導電型の不純物を前記ベース
拡散領域１５，１６，３２の中に選択的に拡散し
て、前記第１及び第２のフローテイングエミツタ
領域１７，１８及び前記エミツタ領域３３を形成
するとともに、前記エミツタ領域３３の厚さ方向
の下部に前記エミツタ領域３３と前記第１の半導
体領域１１から成る前記コレクタ領域とにはさま
れた前記ベース幅を決定している領域を形成する
工程と、 前記第１の開口１３と前記第２の開口１４とを
隔てている分離絶縁膜１２ａを除去し、前記第１
のフローテイングエミツタ領域１７の表面から前
記ベース領域の表面を経由して前記第２のフロー
テイングエミツタ領域１８の表面に至るようにベ
ース電極１９を形成し、且つ前記エミツタ領域３
３にエミツタ電極１９Ｅを形成する工程と、 を具備していることを特徴とする縦型トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133245A JPS5758331A (en) | 1980-09-24 | 1980-09-24 | Manufacture of semiconductor device utilizing self-aligning double diffusion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133245A JPS5758331A (en) | 1980-09-24 | 1980-09-24 | Manufacture of semiconductor device utilizing self-aligning double diffusion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758331A JPS5758331A (en) | 1982-04-08 |
| JPH0337298B2 true JPH0337298B2 (ja) | 1991-06-05 |
Family
ID=15100094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133245A Granted JPS5758331A (en) | 1980-09-24 | 1980-09-24 | Manufacture of semiconductor device utilizing self-aligning double diffusion |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758331A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975288A (ja) * | 1972-11-22 | 1974-07-19 |
-
1980
- 1980-09-24 JP JP55133245A patent/JPS5758331A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975288A (ja) * | 1972-11-22 | 1974-07-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758331A (en) | 1982-04-08 |
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