JPH0337298B2 - - Google Patents
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- JPH0337298B2 JPH0337298B2 JP55133245A JP13324580A JPH0337298B2 JP H0337298 B2 JPH0337298 B2 JP H0337298B2 JP 55133245 A JP55133245 A JP 55133245A JP 13324580 A JP13324580 A JP 13324580A JP H0337298 B2 JPH0337298 B2 JP H0337298B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】
本発明はセルフアライン(自己整合)二重拡散
構造を有するトランジスタの製造方法に関し、更
に詳細には、短絡電極構造を有するバイポーラト
ランジスタの製造方法に関する。
構造を有するトランジスタの製造方法に関し、更
に詳細には、短絡電極構造を有するバイポーラト
ランジスタの製造方法に関する。
セルフアライン二重拡散法は、一般に第1図〜
第3図に示すようになされる。即ちまず第1図に
示すように、N型半導体基板1の表面にSiO2膜
2を形成し、このSiO2膜2に開口3を形成する。
次に第2図に示すように、開口3を通してP型不
純物である硼素を選択拡散して、P型領域4を形
成する。
第3図に示すようになされる。即ちまず第1図に
示すように、N型半導体基板1の表面にSiO2膜
2を形成し、このSiO2膜2に開口3を形成する。
次に第2図に示すように、開口3を通してP型不
純物である硼素を選択拡散して、P型領域4を形
成する。
次に第3図に示すように、再び開口3を通して
N型不純物である燐を選択拡散して、N型領域5
を形成する。このように、SiO2膜2に設けた同
一の開口3を選択拡散のマスクに2度使用して二
重拡散を行うセルフアライン二重拡散法によれ
ば、固体拡散という自然現象の持たらす効果によ
り、第3図でN領域5を包囲する形で残存するP
型領域4の厚みWを極めて薄くかつ精密に制御で
きる。
N型不純物である燐を選択拡散して、N型領域5
を形成する。このように、SiO2膜2に設けた同
一の開口3を選択拡散のマスクに2度使用して二
重拡散を行うセルフアライン二重拡散法によれ
ば、固体拡散という自然現象の持たらす効果によ
り、第3図でN領域5を包囲する形で残存するP
型領域4の厚みWを極めて薄くかつ精密に制御で
きる。
ところで、MOS・FET等を構成する場合に、
P型領域4とN型領域5を表面短絡する形式で電
極を設けたい場合がある。しかし、セルフアライ
ン二重拡散の場合のP型領域4の厚みWは非常に
小さいため(例えばW=3μm)、この電極をN型
領域1と短絡しないように形成することは難しか
つた。そこで、第4図及び第5図に示す方法が提
案されている。この方法ではセルフアライン二重
拡散に先立つて、第4図に示すように電極接続用
P型領域6を硼素の選択拡散によつて形成し、し
かる後に基板1上のSiO2膜に開口3を形成する。
次に、開口3を利用して第1図〜第3図と同一の
セルフアライン二重拡散法で、P型領域4とN型
領域5とを形成し、P型領域4を電極接続用P型
領域6に連結させる。最後に、第5図に示すよう
に開口7を設け、N型領域5からP型領域6に至
る表面に例えばMOS・FETのゲート電位を安定
するための短絡電極8を形成する。この方法によ
れば、確かにN型領域5とP型領域4との短絡電
極8を作ることが可能になる。
P型領域4とN型領域5を表面短絡する形式で電
極を設けたい場合がある。しかし、セルフアライ
ン二重拡散の場合のP型領域4の厚みWは非常に
小さいため(例えばW=3μm)、この電極をN型
領域1と短絡しないように形成することは難しか
つた。そこで、第4図及び第5図に示す方法が提
案されている。この方法ではセルフアライン二重
拡散に先立つて、第4図に示すように電極接続用
P型領域6を硼素の選択拡散によつて形成し、し
かる後に基板1上のSiO2膜に開口3を形成する。
次に、開口3を利用して第1図〜第3図と同一の
セルフアライン二重拡散法で、P型領域4とN型
領域5とを形成し、P型領域4を電極接続用P型
領域6に連結させる。最後に、第5図に示すよう
に開口7を設け、N型領域5からP型領域6に至
る表面に例えばMOS・FETのゲート電位を安定
するための短絡電極8を形成する。この方法によ
れば、確かにN型領域5とP型領域4との短絡電
極8を作ることが可能になる。
しかし、この方法では、P型領域6を形成する
ための選択拡散工程が余分に必要となり、セルフ
アライン二重拡散のみで作ることが不可能にな
る。従つて、製造工程が複雑になるばかりでな
く、歩留りが低下する。またP型領域6の分だけ
チツプ面積が増大する。
ための選択拡散工程が余分に必要となり、セルフ
アライン二重拡散のみで作ることが不可能にな
る。従つて、製造工程が複雑になるばかりでな
く、歩留りが低下する。またP型領域6の分だけ
チツプ面積が増大する。
尚、セルフアライン二重拡散方法を全く利用し
ないで、第3図又は第5図のような構造を得るこ
とは勿論可能であるが、選択拡散のためのマスク
を形成する工程が一回多くなり、製造工程が複雑
になるばかりでなく、歩留りも低下する。
ないで、第3図又は第5図のような構造を得るこ
とは勿論可能であるが、選択拡散のためのマスク
を形成する工程が一回多くなり、製造工程が複雑
になるばかりでなく、歩留りも低下する。
ところで、バイポーラ・トランジスタのベース
領域とエミツタ領域とをセルフアライン二重拡散
技術を利用して作ることが考えられるが、半導体
基板の表面に露出するベース領域の幅が第3図の
Wと同様に極めて狭くなるので、ベース電極を設
けることが困難になる。
領域とエミツタ領域とをセルフアライン二重拡散
技術を利用して作ることが考えられるが、半導体
基板の表面に露出するベース領域の幅が第3図の
Wと同様に極めて狭くなるので、ベース電極を設
けることが困難になる。
そこで、本発明の目的は、選択拡散マスクの形
成回数を低減させることができ、且つベース電極
を容易に形成することができるトランジスタの製
造方法を提供することにある。
成回数を低減させることができ、且つベース電極
を容易に形成することができるトランジスタの製
造方法を提供することにある。
上記目的を達成するための本発明は、実施例を
示す図面の符号を参照して説明すると、コレクタ
領域と、ベース領域と、エミツタ領域と、少なく
とも第1及び第2のフローテイングエミツタ領域
とを有し、前記エミツタ領域の厚さ方向の下部に
前記ベース領域のうちのベース幅を決定している
領域が位置している縦型トランジスタの製造方法
において、前記コレクタ領域を形成する領域であ
る第1導電型の第1の半導体領域11の表面上の
絶縁膜12に、前記第1及び第2のフローテイン
グエミツタ領域及び前記エミツタ領域に対応する
ように第1、第2及び第3の開口13,14,3
1を形成する工程と、前記第1、第2及び第3の
開口13,14,31を通して前記第1導電型と
は反対の第2の導電型の不純物を前記第1の半導
体領域11内に拡散して、前記第1の半導体領域
11の前記第1、第2及び第3の開口13,1
4,31の下部及び前記第1、第2及び第3の開
口13,14,31の相互間に、互いに連続する
ように又は前記エミツタ領域を形成するための工
程で互いに連続するようにベース拡散領域15,
16,32を形成する工程と、前記第1、第2及
び第3の開口13,14,31を通して前記第1
導電型の不純物を前記ベース拡散領域15,1
6,32の中に選択的に拡散して、前記第1及び
第2のフローテイングエミツタ領域17,18及
び前記エミツタ領域33を形成するとともに、前
記エミツタ領域33の厚さ方向の下部に前記エミ
ツタ領域33と前記第1の半導体領域11から成
る前記コレクタ領域とにはさまれた前記ベース幅
を決定している領域を形成する工程と、前記第1
の開口13と前記第2の開口14とを隔てている
分離絶縁膜12aを除去し、前記第1のフローテ
イングエミツタ領域17の表面から前記ベース領
域の表面を経由して前記第2のフローテイングエ
ミツタ領域18の表面に至るようにベース電極1
9を形成し、且つ前記エミツタ領域33にエミツ
タ電極19Eを形成する工程を具備していること
を特徴とする縦型トランジスタの製造方法に係わ
るものである。本発明は次の作用効果を有する。
示す図面の符号を参照して説明すると、コレクタ
領域と、ベース領域と、エミツタ領域と、少なく
とも第1及び第2のフローテイングエミツタ領域
とを有し、前記エミツタ領域の厚さ方向の下部に
前記ベース領域のうちのベース幅を決定している
領域が位置している縦型トランジスタの製造方法
において、前記コレクタ領域を形成する領域であ
る第1導電型の第1の半導体領域11の表面上の
絶縁膜12に、前記第1及び第2のフローテイン
グエミツタ領域及び前記エミツタ領域に対応する
ように第1、第2及び第3の開口13,14,3
1を形成する工程と、前記第1、第2及び第3の
開口13,14,31を通して前記第1導電型と
は反対の第2の導電型の不純物を前記第1の半導
体領域11内に拡散して、前記第1の半導体領域
11の前記第1、第2及び第3の開口13,1
4,31の下部及び前記第1、第2及び第3の開
口13,14,31の相互間に、互いに連続する
ように又は前記エミツタ領域を形成するための工
程で互いに連続するようにベース拡散領域15,
16,32を形成する工程と、前記第1、第2及
び第3の開口13,14,31を通して前記第1
導電型の不純物を前記ベース拡散領域15,1
6,32の中に選択的に拡散して、前記第1及び
第2のフローテイングエミツタ領域17,18及
び前記エミツタ領域33を形成するとともに、前
記エミツタ領域33の厚さ方向の下部に前記エミ
ツタ領域33と前記第1の半導体領域11から成
る前記コレクタ領域とにはさまれた前記ベース幅
を決定している領域を形成する工程と、前記第1
の開口13と前記第2の開口14とを隔てている
分離絶縁膜12aを除去し、前記第1のフローテ
イングエミツタ領域17の表面から前記ベース領
域の表面を経由して前記第2のフローテイングエ
ミツタ領域18の表面に至るようにベース電極1
9を形成し、且つ前記エミツタ領域33にエミツ
タ電極19Eを形成する工程を具備していること
を特徴とする縦型トランジスタの製造方法に係わ
るものである。本発明は次の作用効果を有する。
(イ) 大面積のベース拡散領域15,16,32と
エミツタ領域33とフローテイングエミツタ領
域17,18の全部を第1〜第3の開口13,
14,31を有する絶縁膜12即ち共通のマス
クを使用して作ることが可能になり、選択拡散
マスクの形成回数を低減させることができる。
エミツタ領域33とフローテイングエミツタ領
域17,18の全部を第1〜第3の開口13,
14,31を有する絶縁膜12即ち共通のマス
クを使用して作ることが可能になり、選択拡散
マスクの形成回数を低減させることができる。
(ロ) エミツタ拡散用の開口31を介して不純物を
拡散することによつて形成されるベース領域3
2にベース電極を設けずに、フローテイングエ
ミツタ領域17,18間のベース領域15,1
6上にベース電極19を設けるので、ベース電
極19をエミツタ領域33から十分離らかすこ
とができる。
拡散することによつて形成されるベース領域3
2にベース電極を設けずに、フローテイングエ
ミツタ領域17,18間のベース領域15,1
6上にベース電極19を設けるので、ベース電
極19をエミツタ領域33から十分離らかすこ
とができる。
(ハ) ベース電極19をフローテイングエミツタ領
域17,18上に延在させるので、面積の大き
なベース電極19を容易に形成することができ
る。
域17,18上に延在させるので、面積の大き
なベース電極19を容易に形成することができ
る。
次に、本発明の実施例を示す第6図及び第7図
について述べる。この第6図及び第7図はフロー
テイングエミツタ領域を有するバイポーラトラン
ジスタの製造方法を示すものである。
について述べる。この第6図及び第7図はフロー
テイングエミツタ領域を有するバイポーラトラン
ジスタの製造方法を示すものである。
この実施例では、第6図及び第7図で鎖線で区
画して示すように単位トランジスタ領域が設けら
れ、これが集合して1つのバイポーラトランジス
タとなつている。尚鎖線で区画して示す各単位ト
ランジスタ領域内の構造は、互いに同一であるの
で、同一部分には同一の符号が付されている。こ
の実施例ではトランジスタを作る際には、まず、
第6図に示す如く、第1及び第2の開口13,1
4の他にエミツタ領域を形成するための第3の開
口31を設ける。次に、N型の第1の半導体領域
11に、絶縁膜12に設けられた第1及び第2の
開口13,14を介してP型不純物を拡散してベ
ース領域としてのP型の第2及び第3の半導体領
域15,16を形成すると同時に、第3の開口3
1を介してP型不純物を拡散してベース領域とし
ての第6の半導体領域32を形成する。上述の如
き第1回目の拡散工程で、ベース領域を形成した
ら、同一の開口13,14,31を利用してN型
不純物を拡散してフローテイングエミツタ領域と
しての第4及び第5の半導体領域17,18及び
エミツタ領域としてのN型の第7の半導体領域3
3を形成する。尚分離絶縁膜12aは、横方向拡
散で第2及び第3の半導体領域15,16が重複
するように設定されているので、重複領域20が
形成される。またこの実施例では、絶縁膜12の
部分も、分離絶縁膜12aと略同一寸法に形成さ
れているので、第3の半導体領域16と第6の半
導体領域32との重複領域34が生じ、更に第2
の半導体領域15と第6の半導体領域32との重
複領域35も生じる。この結果、P型領域15,
16,32がそれぞれ接続され、連続したベース
領域となる。
画して示すように単位トランジスタ領域が設けら
れ、これが集合して1つのバイポーラトランジス
タとなつている。尚鎖線で区画して示す各単位ト
ランジスタ領域内の構造は、互いに同一であるの
で、同一部分には同一の符号が付されている。こ
の実施例ではトランジスタを作る際には、まず、
第6図に示す如く、第1及び第2の開口13,1
4の他にエミツタ領域を形成するための第3の開
口31を設ける。次に、N型の第1の半導体領域
11に、絶縁膜12に設けられた第1及び第2の
開口13,14を介してP型不純物を拡散してベ
ース領域としてのP型の第2及び第3の半導体領
域15,16を形成すると同時に、第3の開口3
1を介してP型不純物を拡散してベース領域とし
ての第6の半導体領域32を形成する。上述の如
き第1回目の拡散工程で、ベース領域を形成した
ら、同一の開口13,14,31を利用してN型
不純物を拡散してフローテイングエミツタ領域と
しての第4及び第5の半導体領域17,18及び
エミツタ領域としてのN型の第7の半導体領域3
3を形成する。尚分離絶縁膜12aは、横方向拡
散で第2及び第3の半導体領域15,16が重複
するように設定されているので、重複領域20が
形成される。またこの実施例では、絶縁膜12の
部分も、分離絶縁膜12aと略同一寸法に形成さ
れているので、第3の半導体領域16と第6の半
導体領域32との重複領域34が生じ、更に第2
の半導体領域15と第6の半導体領域32との重
複領域35も生じる。この結果、P型領域15,
16,32がそれぞれ接続され、連続したベース
領域となる。
次に、第6図の分離絶縁膜12aを除去し、第
7図に示す如く、ベース電極としての短絡電極1
9、エミツタ電極19E、コレクタ電極19Cを
形成し、トランジスタを完成させる。この結果、
第1の半導体領域11とN+型基板11aとがコ
レクタ領域となり、第2、第3、及び第6の半導
体領域15,16,32がベース領域となり、第
4及び第5の半導体領域17,18が特性安定用
のフローテイングエミツタ領域となり、第7の半
導体領域33がエミツタ領域となつたバイポーラ
トランジスタが得られる。
7図に示す如く、ベース電極としての短絡電極1
9、エミツタ電極19E、コレクタ電極19Cを
形成し、トランジスタを完成させる。この結果、
第1の半導体領域11とN+型基板11aとがコ
レクタ領域となり、第2、第3、及び第6の半導
体領域15,16,32がベース領域となり、第
4及び第5の半導体領域17,18が特性安定用
のフローテイングエミツタ領域となり、第7の半
導体領域33がエミツタ領域となつたバイポーラ
トランジスタが得られる。
従つて、この実施例によると、セルフアライン
二重拡散でベース領域及びエミツタ領域及びフロ
ーテイングエミツタ領域を有するトランジスタを
形成することが可能になる。換言すれば、第6図
に示す如く絶縁膜12a,12によるマスクを1
回作るのみで、短絡ベース電極19を有するトラ
ンジスタを得ることが可能になり、製造工程の簡
略化、及び歩留りの向上が可能になる。
二重拡散でベース領域及びエミツタ領域及びフロ
ーテイングエミツタ領域を有するトランジスタを
形成することが可能になる。換言すれば、第6図
に示す如く絶縁膜12a,12によるマスクを1
回作るのみで、短絡ベース電極19を有するトラ
ンジスタを得ることが可能になり、製造工程の簡
略化、及び歩留りの向上が可能になる。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものではなく、本発明の要
旨を逸脱しない範囲で種々変形可能なものであ
る。例えば、コレクタ電極を上面に設けるトラン
ジスタにも勿論適用可能である。またN+型基板
11aの無い構成とすること、又はN+型基板1
1aの部分を不純物拡散で形成することも可能で
ある。
明はこれに限定されるものではなく、本発明の要
旨を逸脱しない範囲で種々変形可能なものであ
る。例えば、コレクタ電極を上面に設けるトラン
ジスタにも勿論適用可能である。またN+型基板
11aの無い構成とすること、又はN+型基板1
1aの部分を不純物拡散で形成することも可能で
ある。
第1図、第2図、及び第3図はセルフアライン
二重拡散法の各工程の状態を説明的に示す断面図
である。第4図及び第5図は従来の短絡電極を形
成する方法の各工程の状態を説明的に示す断面図
である。第6図及び第7図は本発明の実施例に係
わるバイポーラトランジスタの製造方法の各工程
の状態を示す断面図である。 尚図面に用いられている符号に於いて、11は
第1の半導体領域、12は絶縁膜、12aは分離
絶縁膜、13,14は第1及び第2の開口、15
は第2の半導体領域、16は第3の半導体領域、
17は第4の半導体領域、18は第5の半導体領
域、19はベース電極である。
二重拡散法の各工程の状態を説明的に示す断面図
である。第4図及び第5図は従来の短絡電極を形
成する方法の各工程の状態を説明的に示す断面図
である。第6図及び第7図は本発明の実施例に係
わるバイポーラトランジスタの製造方法の各工程
の状態を示す断面図である。 尚図面に用いられている符号に於いて、11は
第1の半導体領域、12は絶縁膜、12aは分離
絶縁膜、13,14は第1及び第2の開口、15
は第2の半導体領域、16は第3の半導体領域、
17は第4の半導体領域、18は第5の半導体領
域、19はベース電極である。
Claims (1)
- 【特許請求の範囲】 1 コレクタ領域と、ベース領域と、エミツタ領
域と、少なくとも第1及び第2のフローテイング
エミツタ領域とを有し、前記エミツタ領域の厚さ
方向の下部に前記ベース領域のうちのベース幅を
決定している領域が位置している縦型トランジス
タの製造方法において、 前記コレクタ領域を形成する領域である第1導
電型の第1の半導体領域11の表面上の絶縁膜1
2に、前記第1及び第2のフローテイングエミツ
タ領域及び前記エミツタ領域に対応するように第
1、第2及び第3の開口13,14,31を形成
する工程と、 前記第1、第2及び第3の開口13,14,3
1を通して前記第1導電型とは反対の第2の導電
型の不純物を前記第1の半導体領域11内に拡散
して、前記第1の半導体領域11の前記第1、第
2及び第3の開口13,14,31の下部及び前
記第1、第2及び第3の開口13,14,31の
相互間に、互いに連続するように又は前記エミツ
タ領域を形成するための工程で互いに連続するよ
うにベース拡散領域15,16,32を形成する
工程と、 前記第1、第2及び第3の開口13,14,3
1を通して前記第1導電型の不純物を前記ベース
拡散領域15,16,32の中に選択的に拡散し
て、前記第1及び第2のフローテイングエミツタ
領域17,18及び前記エミツタ領域33を形成
するとともに、前記エミツタ領域33の厚さ方向
の下部に前記エミツタ領域33と前記第1の半導
体領域11から成る前記コレクタ領域とにはさま
れた前記ベース幅を決定している領域を形成する
工程と、 前記第1の開口13と前記第2の開口14とを
隔てている分離絶縁膜12aを除去し、前記第1
のフローテイングエミツタ領域17の表面から前
記ベース領域の表面を経由して前記第2のフロー
テイングエミツタ領域18の表面に至るようにベ
ース電極19を形成し、且つ前記エミツタ領域3
3にエミツタ電極19Eを形成する工程と、 を具備していることを特徴とする縦型トランジス
タの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55133245A JPS5758331A (en) | 1980-09-24 | 1980-09-24 | Manufacture of semiconductor device utilizing self-aligning double diffusion |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55133245A JPS5758331A (en) | 1980-09-24 | 1980-09-24 | Manufacture of semiconductor device utilizing self-aligning double diffusion |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5758331A JPS5758331A (en) | 1982-04-08 |
JPH0337298B2 true JPH0337298B2 (ja) | 1991-06-05 |
Family
ID=15100094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55133245A Granted JPS5758331A (en) | 1980-09-24 | 1980-09-24 | Manufacture of semiconductor device utilizing self-aligning double diffusion |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5758331A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4975288A (ja) * | 1972-11-22 | 1974-07-19 |
-
1980
- 1980-09-24 JP JP55133245A patent/JPS5758331A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4975288A (ja) * | 1972-11-22 | 1974-07-19 |
Also Published As
Publication number | Publication date |
---|---|
JPS5758331A (en) | 1982-04-08 |
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