JPH02154428A - 集積回路装置用接合分離半導体領域構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路装置においてそれを構成する回路部
分、とくにバイポーラ回路部分を振り分けて作り込むた
めに、半導体基板上に成長されたエピタキシャル層から
接合分離される半導体領域の構造に関する。

〔従来の技術〕

集積回路装置では、それを構成する回路部分や回路要素
は半導体基板上に成長されたエピタキシャル層内に作り
込まれるが、すべての回路部分を一緒にエピタキシャル
層内に作り込むと回路部分相互間に干渉が起こって正常
な動作をしなくなるので、よく知られているようにエピ
タキシャル層を電位的に互いに独立して動作可能な複数
個の半導体領域にまず分離した上で、各半導体領域内に
回路部分や回路要素を振り分けて作り込む。

よく知られているように、このエピタキシャル層の半導
体領域への分離はいわゆる接合分離法によるのが最も簡
単かつ有利である。この接合分離用には、エピタキシャ
ル層を基板とは逆の導電形で成長して置き、原理的には
その表面から高不純物濃度の接゛合分離層を基板と同じ
導電形で基板まで達するように拡散することでよいので
あるが、バイポーラトランジスタを作り込むときのよう
にエピタキシャル層を厚くする必要がある場合は、基板
にそれと同じ導電形の高不純物濃度の埋込分離層をあら
かじめ拡散して置いてからエピタキシャル層を成長させ
、その表面から表面分離層を拡散してその下側から上方
に向けて拡散されて（る埋込分離層に連結することによ
り、接合分離のための熱拡散時間を短縮するとともにチ
ップ面積を節約するのが有利である。

このように接合分離された半導体領域に回路部分や回路
要素を作り込み、半導体領域と基板間のｐｎ接合に逆方
向電圧が掛かった状態で動作させるのであるが、基板か
ら不純物濃度があまり高くない半導体領域内に空乏層が
延びそれによって回路動作が影響されないよう、よく知
られているように各半導体領域の下側にはそれと同じ導
電形で高不純物濃度の埋込層が設けられる。さらに、バ
イポーラトランジスタを作り込む場合、半導体領域はそ
のコレクタ領域やベース領域として用いられるので、コ
レクタ抵抗やベース抵抗を減少、させるために高不純物
濃度の接続層が半導体領域の表面からそれと同じ導電形
で埋込層に達するように拡散されるのがふつうである。

また、回路要素がバイポーラトランジスタでなくても、
それに付随して発生しやすい寄生トランジスタ効果を減
少させるために、この接続層が回路要素や回路部分を取
り囲むいわゆるウオール層の形で設けられる場合も多い
。

本発明は、このように半導体領域が埋込分離層と表面分
離層とによりエピタキシャル層から接合分離され、各半
導体領域には埋込層と接続層が設けられる半導体領域構
造に関するもので、第５図はその従来の構造例を示すも
のである。

第５図において、集積回路装置の基板１は通常のように
ｐ形であって°、その表面に半導体領域の下側になる島
状パターンのｎ形の埋込層２とそれを囲む環状ないしは
枠状パターンのｐ形の埋込分離層３とをいずれも高不純
物濃度で拡散して置いた上で、ｎ形のエピタキシャル層
４を所望の厚みに成長させる。接合分離用の高不純物濃
度のＰ形の表面分離層５は、埋込分離層３と同様なパタ
ーンでエピタキシャル層４の表面から下側から上方に向
かって拡散されてくる埋込分離層３と連結ないしは接続
するように深く拡散され、これらｐ形の埋込分離層３お
よび表面分離層５によって、ｎ形のエピタキシャル層４
がｐ形の基板ｌから接合分離された半導体領域に分割さ
れる。

埋込層２に対する接続層６は、この例では上のように接
合分離された半導体領域４の中央部を囲む環状パターン
のウオール層であって、半導体領域４の゛表面から埋込
層２と同じｎ形の高不純物濃度で下側から上方に向けて
拡散されてくる埋込層２と接続するように深く拡散され
る。かかるウオール層６によって囲まれた半導体領域４
内に、この例ではそれをコレクタ領゛域としてｎｐｎ　
）ランジスタが作り込まれ、通常のようにそれ用のｐ形
のベース層７およびｎ形のエミツタ層８を拡散した上で
、その上の酸化膜１０に明けた窓を介して所定層にそれ
ぞれ導電接触させた接続膜２０からトランジスタのコレ
クタＣ，ヘースＢおよびエミソクＥ用の各端子が図示の
ように導出される。□この際、コレクタ端子Ｃ用の接続
ＷＪ、２０はこの例ではウオール層である接続層６に導
電接触される。

〔発明が解決しようとする課題〕

上述の半導体領域構造では、基板から半導体領域を電位
的に浮かせてそれらに振り分けて作り込まれる集積回路
装置の回路部分間の干渉をなくすとともに、半導体領域
に付随して寄生トランジスタが発生ずるのをを防止し、
あるいはバイポーラトランジスタのコレクタやベースの
抵抗を有効に減少させることができるが、第５図からも
わかるように表面分離層および接続層用にかなりの面積
が必要で、このためチップ面積の利用効率があまりよく
ない問題がある。

この最大の原因は、これらの表面分離層５や接続層６を
その下の埋込分離Ｎ３や埋込層２と接続するように縦方
向に深く拡散すると、同時に横方向にもその拡散範囲が
不可避的に広がってしまうことにある。この拡散範囲の
広がりは、第５図かられかるように半導体領域の表面に
おいて最も大きく、かつ両層５および６の間に空乏層を
広がらせるに充分な半導体領域４の表面を残して置かね
ばならないから、両層の拡散パターンを決めるフォトマ
スク上で両者の相互間隔をかなり余裕を見て広めにとっ
て置かねばならない。もちろん、埋込分離層３は表面分
離層５の横方向の拡散範囲の広がりを少なくするための
ものであるが、その隣りに接続層が設けられる場合は、
その効果を充分生かし切れていないのが現状である。

本発明はかかる問題を軽減して、表面分離層と接続層と
の相互間隔を縮小することにより、集積回路装置のチッ
プ面積の利用効率を改善することを目的とする。

〔課題を解決するための手段〕

この目的は本発明によれば、集積回路装置用の接合分離
された半導体領域を、一方の導電形の半導体基板と、基
板上に成長された他方の導電形のエピタキシャル層と、
エピタキシャル層にその下側から拡散される一方の導電
形の埋込分離層と、エピタキシャル層の表面から埋込分
離層と接続するように拡散され埋込分離層とともにエピ
タキシャル層を集積回路を構成する回路部分を作り込む
べき半導体領域に接合分離する一方の導電形の表面分離
層と、エピタキシャル層に各半導体領域の下側から拡散
される他方の導電形の埋込層と、エピタキシャル層の各
半導体領域の周縁部の表面から埋込層と接続するように
拡散される接続層とで構成し、エピタキシャル層の底面
における埋込分離層と埋込層との間隔をエピタキシャル
層の表面における表面分離層と接続層との間隔にほぼ等
しくすることによって達成される。

上述の構成中のエピタキシャル層の底面における埋込分
離層と埋込層との間隔をエピタキシャル層の表面におけ
る表面分離層と接続層との間隔にほぼ等しく条件を満足
させる際に、埋込分離層の上方への拡散深さを表面分離
層の下方への拡散深さより大にし、かつ埋込層の上方へ
の拡散深さを接続層の下方・＼の拡散深さよりも小にす
るのが、実用的な半導体領域構造を構成する上で有利で
ある。あるいは述に、埋込分離層の上方への拡散深さを
表面分離層の下方への拡散深さより小にし、がつ埋込層
の上方への拡散深さを接続層の下方−・の拡散深さより
大にしても、実用的な半導体領域構造を構成することが
できる。

また上述の構成にいう接続層は、単に埋込層を半導体領
域の表面に接続するものに限らすウオール層にすること
もできる。

〔作用〕

前述のように表面分離層と接続層の拡散が横方向に広が
っても、エピタキシャル層の表面で両層間に最低の間隔
が残るようにそれらの拡散パターンの相互間隔が取られ
るが、従来の構造では第５図かられかるように、埋込分
離層と埋込層の拡散が同様に横方向に最大に広がるエピ
タキシャル層の底面では、両層の間隔にまだかなりの余
裕があった。また、従来は半導体領域構造を構成する各
　Ｑ　− 半導体層にはあまり高精度のフォトプロセスは利用され
ず、ないし利用できなかったのであるが、最近では技術
進歩によって１μ顧ないしはそれ以上の高精度フォトプ
ロセスを利用して、これらの半導体層を非常に高い位置
精度で容易に拡散できるようになって来た。

本発明はこれらの点に着目したもので、上記構成にいう
ようにエピタキシャル層の底面における埋込分離層と埋
込層との間隔を、エピタキシャル層の表面における表面
分離層と接続層との間隔にほぼ等しくするように、各層
の不純物の種類や濃度およびその熱拡散時間を選択して
それらの拡散深さ従ってその横方向の広がりを制御しな
がら、各層の拡散パターンの位置や相互間隔を全体的に
最適化することにより、エピタキシャル層から接合分離
する半導体領域の面積を、場合によっても若干具なるが
、従来より１０〜４０％程度減少させることに成功した
ものである。

〔実施例〕

以下、第１図から第４図までを参照しながら木〜１０− 発明の実施例を具体的に説明する。これらの図中前の第
５図に対応する部分には同じ符号が付けられている。

第１図は、同図（ｅ）に示すようにエピタキシャル層４
の底面における埋込層２と埋込分離層３との間隔Ｌｂを
、本発明に基づいてエピタキシャル層４の表面における
表面分離層５と接続層６との間隔Ｌｓと等しく、ただし
底面の間隔Ｌｂを表面の間隔Ｌｓよりも半導体領域の中
心の方にずらせて配置した本発明の実施例を示すもので
、この例ではエピタキシャル層４内で埋込分離層３の上
方への拡散深さか表面分離層５の下方への拡散深さより
大きくされ、埋込層２の上方への拡散深さが接続層６の
下方への拡散深ざよりも小さくされる。同図（ａ）〜（
ｅ）にこの実施例の主な工程ごとの状態が示されている
ので、以下この順序に従って説明を進めることとする。

第１図（ａ）の工程では、通例のようにｐ形の集積回路
装置用半導体基板ｌの表面に酸化膜１１をマスクとして
まずｎ形、の埋込層２が拡散される。この際、基板１に
は例えば比抵抗が１０ｎｃｍ程度のものが用いられ、埋
込層２はその表面のシート抵抗が２０Ω／口程度になる
高不純物濃度で例えば５ｐｍの深さに拡散される。この
実施例では、埋込層２の不純物として比較的拡散係数の
小なアンチモンや砒素が用いられる。次の同図（ｂ）の
工程では、同様に酸化膜１１をマスクとして、ｐ形の埋
込分離層３用に今度は拡散係数の大なボロン等を不純物
として例えばイオン注入法により基板１の表面に加速電
圧５’Ｏｋ’Ｖ、　　ドーズ量５　Ｘ　１０”原子／ｃ
Ｔ１の条件で打ち込み、１２００°Ｃの２時間程度の熱
拡散によってそのシート抵抗が１００Ω／口程度になる
ように例えば５ｐの深さに拡散させる。

同図（Ｃ）はエピタキシャル層４の成長工程であって、
上のように埋込層２＃よび埋込分離層３があらかじめ拡
散された基板１の上に、ｎ形のエピタキシャル層４を例
えばバイポーラトランジスタの作り込みに適するように
３Ω印程度の比抵抗でそれに必要な耐、正値に応じて例
えば１５ｎの厚みに成長させる。次の第１図（ｄ）はエ
ピタキシャル層の半導体領域４への分割工程であって、
酸化膜１２をマスクとしてボロンを例えば加速電圧５０
ｋＶ、　　ドーズ量１０′３原子／　ｃ＋ｆｌの条件で
イオン注入し、１２００°Ｃ１２時間の熱拡散をさせる
ことにより、ｐ形の表面分離層５を３にΩ／口程度のシ
ート抵抗になるように例えば５ｐの深さに拡散する。

第１図（ｅ）は、完成状態の半導体領域と、それをコレ
クタ領域としてｎｐｎ　）ランジスタを作り込んだ状態
を示す。この例での接続層６はウオール層で、あ・って
、燐等の不純物を例えば加速電圧５０．ｋＶ。

ドーズ量１０′５原子／　ＣＩｌ＋の条件でイオン注入
した上で、１２００°Ｃ，５時間の熱拡散をすることに
より、環状パターンのｎ形のウオール、層６を２０Ω／
口程度のシート抵抗になるように例えば１０μの深さに
拡散する。このウオール層６は、下方への拡散時にその
下側から上方１に向けて７ｐ程度拡散されてくるｎ形の
埋込層２と融合ないし接続される。また、ウオール層６
の熱拡散と同時に埋込分離層３および表面分離層５も再
拡散され、表面分離層５の拡散深さは結局７１程度とな
って、その下側からＩｏＩｒｍ程度上がり込んでくる埋
込分離層３と完全に接続される。

以上で半導体領域４の構造が完成し、その中に第３図の
場合と同様にｐ形のベース層７およびｎ形のエミツタ層
８を拡散することに劣り、この例ではｎｐｎ　）ランジ
スタが半導体領域４をコレクタ領域として作り込まれ、
その上の酸化膜１２および１３に明けた窓を介して所定
の半導体層に導電接触する接続膜２０からコレクタＣ，
ベースＢおよびエミッタＥ用の各端子がそれぞれ図示の
ように導出される。

以上説明したこの実施例における半導体領域構造では、
埋込層２．埋込分離層３１表面分離層５およびウオール
層６用の拡散マスクのパターンの位置および大きさをこ
れら各層の前述のような拡散深さに応じて選定すること
により、エピタキシャル層４の底面番こおける埋込層２
と埋込分離層３との間隔Ｌｂとエピタキシャル畢４の表
面にセける表面分離層５とウオール層６との間隔Ｌｓと
がほぼ等しくなるようにされる。なお、これらの間隔Ｌ
ｂおよびＬｓは、接合分離されたｎ形の半導体領域４と
ｎ形の基板１との間に例えば１００■程度の逆方向電圧
が掛かったとき、空乏層がその間に充分延びうるよう例
えば１０ｎ程度とされる。

第２図は、同図（ｅ）に示すエピタキシャル層４の底面
における埋込層２と埋込分離層３との間隔Ｌｂを、エピ
タキシャル層４の表面における表面分離層５と接続層６
との間隔Ｌｓとほぼ等しくするのは第１図の場合と同し
であるが、底面の間隔Ｌｂを表面の間隔Ｌｓよりも半導
体領域の中心から外側の方にずらせて配置した実施例を
示すもので、この場合には第１図の場合と反対に埋込分
離層の上方への拡散深さが表面分離層の下方への拡散深
さより小にされ、埋込層の上方への拡散深さが接続層の
下方への拡散深さより大にされる。さらに、この実施例
での接続層６は第１図の場合のウオール層と異なり、埋
込層２を単に表面に導出するだけの本来の接続層とされ
る。

第２図（ａ）の工程では、第１図の場合と同じ半導体基
板１の表面から、まずｎ形の埋込層２用に燐等の拡散係
数の高い不純物を、例えば５０Ω／口のシート抵抗にな
る高濃度で５ｐ程度の深さに拡散する。同図（ｂ）の工
程では、第１図の場合と同しくボロン等を不純物として
ｎ形の埋込分離層３を例えばシート抵抗１００Ω／口、
拡散深さ５μの条件で拡散する。同図（Ｃ）の工程での
エピタキシャル層４の成長も第１図の場合と同条件でな
される。

次の第２図（ｄ）の工程では、ｐ形不純物としてのボロ
ンを第１図の場合より高い１５０ｋＶ程度の加速電圧、
５ｘｌＯ”原子／ｃＩＩｌ程度のより高いドーズ量でイ
オン注入した後、１２００’Ｃ，４時間の条件で熱拡散
させることによって、ｎ形の表面分離層５を２０Ω／口
程度の低いシート抵抗で例えば８μの深さに拡散する。

同図（ｅ）の最終工程では、ｎ形の接続層６用の不純物
として燐等を第１図の場合と同じ条件でイオン注入した
後、１２００°Ｃにおける２時間程度のより短い熱拡散
によって、接続層６を２５Ω／口程度のシート抵抗で第
１図の場合より浅く７μ程度の深さに拡散する。

以上のようにして構成されたこの実施例での半導体領域
構造では、例えば埋込分離層３の上方拡散深さが７ｎ、
表面分離層の下方拡散深さが１０ｔＩｍとなってこれら
ｎ形の両層が相互接続され、埋込層２の上方拡散深さが
１０ｐ、接続層６の下方拡散深さが７μ駕となってこれ
らｎ形の両層が相互接続される。これらの各要用の拡散
マスクのパターンの位置および大きさが上の各拡散深さ
に応じて選定され、これによってエピタキシャル層４の
底面での層間間隔Ｌｂとその表面における層間間隔Ｌｓ
とがほぼ等しくされるのは第１図の場合と同じである。

なおこの実施例においても、半導体領域内にｎｐｎ　）
ランジスタが作り込まれている。

第３図は、第１図の実施例の場合について上述の各半導
体層２．３，５．６用の拡散パターンの位置決定法を例
示するため、これらの層だけを取り出して模式的に示す
ものである。図示のように、基板１上に厚みものエピタ
キシャル層４が成長されており、以下において埋込層２
および埋込分離層３の上方への拡散深さを×２および×
３で１表面分離層５および接続層６の下方への拡散深さ
をＸ５およびｘ６でそれぞれ表すものとする。第１図の
実施例では、前述のようにこれらの拡散深さは、Ｘ２＝
　７　ｎ、　Ｘ３＝１０Ｉ＃、　Ｘ５＝　７μ重、　Ｘ
６＝１０μｌである。なお、実際には図で鎖線で示すよ
うに、埋込層２は埋込分離層３から間隔Ｌｂを置いて、
接続層６は表面分離層５から間隔Ｌｓを置いてそれぞれ
拡散されるのであるが、以下において理解を容易にする
ため、これらの層２と６が間隔Ｌｂ−Ｌｓ分だけ左方に
ずれた図で実線で示した位置に拡散されているものと仮
定する。

さらに第３図では、表面分離層５および接続層６の拡散
パターンがエピタキシャル層４の表面上にそのマスクと
しての酸化膜１２に明けた窓の形で便宜上水されている
。エピタキシャル層４の表面においては、表面分離層５
はこの窓パターンの図の右端１５から右方に広がり、接
続層６は窓パターンの図の左端１６から左方に広がる。

表面分離層５および接続層６のかかる横方向の拡散長は
、両層の縦方向の拡散深さＸ５および×６に係数αを乗
したαＸ５およびαＸ６によりそれぞれ表すことができ
、この係数αの値はふつう　０．８程度である。前述の
右端１５と左端１６の間隔ａ、すなわち表面分離層５お
よび接続層６用の拡散パターンの相互間隔は、これら両
層の横方向拡散の先端が互いに接するようにすればよい
から、 ａ　−α（Ｘ５十Ｘ６）　　　　　　　ＣＩ）とすれば
よい。エピタキシャル層４の底面についても同様に考え
ると、埋込層２と埋込分離層３用の拡散パターンの相互
間隔ａは、 ａ　＝　ｏ：　（Ｘ２＋Ｘ３）　　　　　（２）とすれ
ばよいことになる。上述の第１図の実施例に対する数値
例では、Ｘ５　＋　Ｘ６　＝　Ｘ２＋　Ｘ３＝　１７７
１１であるから、エピタキシャル層の表面および底面の
双方について、α−０，８とするときａ＝１３．６μと
すればよいことになる。

以上のようにして各半導体層の拡散パターンの位置を決
定することができるが、第１図の実施例の場合は第３図
で間隔ａおよびエピタキシャル層の厚みｔ、を直角辺と
する図の三角形の斜辺上で埋込分離層３と接続層６の拡
散範囲が重なり合わないようにしなければならない。こ
の斜辺方向の両層３および６の拡散長はそれぞれβＸ３
およびβＸ６で表すことができる。ただし、容易にわか
るようにα〈β〈１であって、例えばβ−０，９とする
ことができる。従って、いま三角形の斜辺長をｄつまり
ｄ　−（ａ　＋　ｔ）””とすると、埋込分離層３と接
続層６とが重なり合わない条件は、ｄ〉β　（Ｘ３　＋
Ｘ６）　　　　　　　（３）となる。また、第２図の実
施例については、同様にして、 ｄ〉β　（Ｘ２＋Ｘ５）　　　　　　　　（４）が条件
となる。さて、第１図の実施例について、前述のよう番
こａ＝１３．６μ墓とし、エピタキシャル層４の厚みを
ｔ＝１５μとするとｄ’　＝　２０７７１となる。また
、前述の数値例ではＸ３　＝　Ｘ６　＝　Ｉｏｎである
から、β−０，９とすると（３）の右辺は１８　ｐｍと
なって、この条件も満たされていることになる。

第１図の実施例を従来と比較するため、エピタキシャル
層４の厚みがｔ、＝１ｓｎの時の従来の代表的な値とし
て、表面分離層５の拡散深さをＸ５＝　１０ｐとし接続
層６の拡散深さをＸ６＝１２ｎとして、（１）式にこれ
らの値を入れると、係数αの値を０．８としてａ　＝１
７．６ｎとなるから、第１図の実施例の場合のａ−＝１
３．６μ■はこれより間隔ａの値を４ｎ短縮できること
になる。さて、バイポーラトランジスタを作り込む場合
の半導体領域の従来の広さはふつう３０ｇｘ５０ｇ程度
で、第、１図の実施例のように接続層６がウオール層で
ある場合、その４辺について４ｐずつ節約できるから半
導体領域の広さは２２μｘ４２μ墓でよいことになり、
従って本発明によってチップ面積を約４０％縮小できる
ことになる。

なお、第２図の実施例のような接続層６の構造の場合に
は、１辺分しか節約できないから本発明の効果は約１０
％となる。

第４図は第１図の実施例をやや変形した実施例を示すも
のである。すなわち、・第１図の実施例では接続層６と
埋込層２との重なり合いがやや少なく、従って嬶続抵抗
があまり、低くない点を改善するため、接続層６の拡散
深さだけが第１図の場−合よりも大きく、例えば次のよ
うにとられる。

Ｘ２＝　７　ｐｍ、　　Ｘ３＝１０ｇ、　　Ｘ５＝　７
　ｐｍ、　　Ｘ６＝１２ｎこれらの値を上述の（１）お
よび（２）式に入れて、拡散パターンの間隔ａを計算す
ると、エピタキシャル層の表面部については（１）から
ａ＝１・５．２μとなり、底面部については（２）から
前と同じ（ａ　＝１３．６ｕとなる。これかられかるよ
うに、この実施例の場合にも拡散パターン間隔ａをエピ
タキシャル層の表面部と底面部とで互いに異ならせるこ
とにより、半導体層間の間隔ＬｂおよびＬｓを等しくす
ることができる。上の数値かられかるように、この実施
例は半導体領域の広さを減少させる効果の点では第１図
の実施例に若干劣るが、接続層６の埋込層２に対する接
続抵抗を低めることができる。

本発明では、例えば第１図の実施例のようにｐ形の表面
分離層５の拡散深さを浅くすることができるので、これ
を利用し゛Ｃ表面分離層５をｎｐｎ　）ランジスタのベ
ース層、ＭＯＳ）ランジスタのｐ形のウェル、回路要素
間に設けるｐ形のフィールド層４等生同時拡散、して、
集積回路装置の製作工程数を減少させることができる。

同様に第２図の実施例のようにｎ形の接続層６の拡散深
さを浅くして、それをｎ形のノイールト層やｎｐｎ　）
ランジスクのエミツタ層と同時拡散することもできる。

以上の実施例かられかるように、本発明は例示された実
施例に限らず用途や目的に応してその要旨内で種々の態
様ないしは変形構造で実施して、その固有の効果を挙げ
ることができる。

［発明の効果］ 以」二の記載かられかるように、本発明では集積回路装
置用に接合分離された半導体領域構造を、一方の導電形
の半傅体基板よ、基板上に成長された他方の導電形のエ
ビタキソヤル層と、エピタキシャル層にその下側から拡
散される一方の導電形の埋込分離層と、エピタキシート
ル層の表面から埋込分メ１■層と接続するように拡散さ
れ埋込分離層とともにエビタキソヤル層を集積回路を構
成する回路部分を作り込むべき半導体領域に接合分離す
る一方の導電形の表面分離層と、エピタキシャル層に各
半導体領域の下側から拡散される他方の導電形の埋込層
と、エピタキシャル層の各半導体領域の周縁部の表面か
ら埋込層と接続づるように拡散される接続層とで構成し
、エピタキシャル層の底面における埋込分離層と埋込層
との間隔をエピタキシャル層の表面における表面分離層
と接続層との間隔にほぼ等しくすることにより、従来構
造において埋込層と埋込分離層との間隔や表面分離層と
接続層との間隔にあったむだなスペースを省いて、集積
回路装置の回路要素や回路部分を作り込む半導体領域の
面積を従来よりも１０〜４０％程度縮小することができ
る。

本発明によって節約できるスペースは片側で数ｐ程度で
はあるが、このスペースが各半導体領域の周縁部にある
ので、僅かなようでも全体とじ−ではチップ面積に対す
る高い削減効果が得られる。

集積回路装置全般について、従来カンら半導体領域の接
合分離用に割かれているチップ面積の割合は非常に大き
く、本発明によりごのいわば非有効面積を実質的に減少
させることによって、集積回路装置を合理化してその経
済性を一層向」−できる。

なお、本発明の実施に当たっては、接合分離用等の各半
導体層の拡散パターンの大きさと位置の精度を従来より
も上げる要があるが、現在の進歩したフォトプロセス技
術を用いれば容易に本発明を実施して上述の効果を挙げ
ることができる。

【図面の簡単な説明】

第１図から第４図までが本発明に関し、第１図および第
２図は本発明による集積回路装置用接合分離半導体領域
構造のそれぞれ異なる実施例をその主な製作工程ごとの
状態で示す半導体領域の断面図、第３図は第１図の実施
例に対応する半導体層の拡散パターンを決める要領を示
す半導体領域の周縁部の模式図、第４図は本発明のさら
に異なる実施例の半導体領域の周縁部の拡大断面図であ
る。第５図は従来技術による半導体領域構造を示す断面
図である。図において、 １−集積回路装置用半導体基板、２；埋込層、３：埋込
分離層、４：エピタキシャル層ないしは半導体領域、５
；表面分Ｈ層、６：接続層ないしはウメール層、７：ベ
ース層、８：エミツタ層、１０〜１３：酸化膜、１５：
表面分離層用拡散パターンの右端、１６：接続層用拡散
パターンの左端、２０：接続膜、ａ：拡散パターンの間
隔、Ｂ：ベース端子、Ｃ：コレクタ端子、ｄ：斜辺長、
Ｅ：エミノタ端子、Ｌｂ：エピタキシャル層底面におｉ
Ｊる埋込層と埋込分離層との間隔、Ｌｓ：エピタキシャ
ル層表面における表面分離層と接続層との間隔、ｔ：エ
ピタキシャル層の厚め、である。

Claims (1)

【特許請求の範囲】
1. 一方の導電形の半導体基板と、基板上に成長された他方
   の導電形のエピタキシャル層と、エピタキシャル層にそ
   の下側から拡散される一方の導電形の埋込分離層と、エ
   ピタキシャル層の表面から埋込分離層と接続するように
   拡散され埋込分離層とともにエピタキシャル層を集積回
   路を構成する回路部分を作り込むべき半導体領域に接合
   分離する一方の導電形の表面分離層と、エピタキシャル
   層に各半導体領域の下側から拡散される他方の導電形の
   埋込層と、エピタキシャル層の各半導体領域の周縁部の
   表面から埋込層と接続するように拡散される接続層とを
   備え、エピタキシャル層の底面における埋込分離層と埋
   込層との間隔がエピタキシャル層の表面における表面分
   離層と接続層との間隔にほぼ等しくされたことを特徴と
   する集積回路装置用接合分離半導体領域構造。