JPS63285951A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63285951A JPS63285951A JP12061087A JP12061087A JPS63285951A JP S63285951 A JPS63285951 A JP S63285951A JP 12061087 A JP12061087 A JP 12061087A JP 12061087 A JP12061087 A JP 12061087A JP S63285951 A JPS63285951 A JP S63285951A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はチップ上に基本セル（ゲート）を格子状に整列
したゲートアレー式の半導体集積回路装置の製造方法に
おいて、 すべてのゲート領域に一義的に電極を形成するのではな
く、電極取出し工程以後を実現しようとする論理回路の
配線パターンに応じて行なうことにより、 未使用のゲート領域上を配線領域として使用できるよう
にしたものである。
したゲートアレー式の半導体集積回路装置の製造方法に
おいて、 すべてのゲート領域に一義的に電極を形成するのではな
く、電極取出し工程以後を実現しようとする論理回路の
配線パターンに応じて行なうことにより、 未使用のゲート領域上を配線領域として使用できるよう
にしたものである。
本発明は半導体集積回路装置の製造方法に係り、特にゲ
ートアレー式半導体集積回路装置の製造方法に関する。
ートアレー式半導体集積回路装置の製造方法に関する。
従来のゲートアレー式半導体集積回路ｉ′？ｌにおいて
は、例えば第２図（Ａ）の構造断面図に示す如く、アル
ミニウム（ＡＩｌ）配線の前工程における半導体装置が
共通工程で製造される。
は、例えば第２図（Ａ）の構造断面図に示す如く、アル
ミニウム（ＡＩｌ）配線の前工程における半導体装置が
共通工程で製造される。
第２図（Ａ）において、ρ形基板１の表面の分離拡散層
２で囲まれたｎ影領域の中に、ＮＰＮトランジスタが構
成されており、ｎ＋領域３はコレクタ領域として、また
ｐ領域４はベース領域として、史にｎ＋領域５は１ミツ
タ領域として用いられる。
２で囲まれたｎ影領域の中に、ＮＰＮトランジスタが構
成されており、ｎ＋領域３はコレクタ領域として、また
ｐ領域４はベース領域として、史にｎ＋領域５は１ミツ
タ領域として用いられる。
基板１の表面には二酸化シリコン（Ｓ！０２）による絶
縁体膜６が形成され、更に各領域３．４及び５上の絶縁
体膜６に電極コンタクト窓７が開孔され、更にその上に
Ａｅｌｉ８が堆積される。
縁体膜６が形成され、更に各領域３．４及び５上の絶縁
体膜６に電極コンタクト窓７が開孔され、更にその上に
Ａｅｌｉ８が堆積される。
第２図（Ａ）に示す断面構造は実現しようとする論理回
路機能に無関係に共通に製造され、この状態では半導体
集積回路装置の表面はゲート領域。
路機能に無関係に共通に製造され、この状態では半導体
集積回路装置の表面はゲート領域。
配線領域に関係なく、すべてへ２層８で覆われている。
次に、実現しようとする論理回路情報に応じて異なる配
線マスクを用いて、公知の手段により上記Ａ２層８の所
定部分を除去してゲート（基本セル）内部の配線とゲー
ト間の配線とが同時に行なわれる。
線マスクを用いて、公知の手段により上記Ａ２層８の所
定部分を除去してゲート（基本セル）内部の配線とゲー
ト間の配線とが同時に行なわれる。
これにより、例えば第２図（Ｂ）の平面図に示す如く、
ゲート領域９．１１．１３、配線領域１０．１２が形成
される。ここで、ゲート領Ｖｉ９ 。
ゲート領域９．１１．１３、配線領域１０．１２が形成
される。ここで、ゲート領Ｖｉ９ 。
１１．１３内の各ゲート１４は第２図（Ａ＞に示す断面
構造のＮＰＮトランジスタが複数個、所定の配線接続さ
れて所定の論理機能を実現する。また、ゲート領域９，
１１．１３内の斜線で示したゲート１５は未使用ゲート
である。
構造のＮＰＮトランジスタが複数個、所定の配線接続さ
れて所定の論理機能を実現する。また、ゲート領域９，
１１．１３内の斜線で示したゲート１５は未使用ゲート
である。
ゲート領域９．１１．１３内の各ゲートは、使用ゲート
１４．未使用ゲート１５に関係なく、入力電極１６と出
力電極１７とが夫々形成されている。このようにして、
所望の論理回路機能を実現するゲートアレー式半導体集
積回路装置が￥Ｊ造される。
１４．未使用ゲート１５に関係なく、入力電極１６と出
力電極１７とが夫々形成されている。このようにして、
所望の論理回路機能を実現するゲートアレー式半導体集
積回路装置が￥Ｊ造される。
しかるに、従来は第２図（Ｂ）に示す如く、未使用ゲー
ト１５に使用ゲート１４と同様に、第２図（Ａ）に示し
たＡ２配線の前工程までに入力電極１６及び出力電極１
７のためのコンタクト電極、窓が開孔されていたため、
未使用ゲート１５上にも入力電極１６及び出力電極１７
が存在し、配線領域として使用できず、配線領域に制約
を与えていた。
ト１５に使用ゲート１４と同様に、第２図（Ａ）に示し
たＡ２配線の前工程までに入力電極１６及び出力電極１
７のためのコンタクト電極、窓が開孔されていたため、
未使用ゲート１５上にも入力電極１６及び出力電極１７
が存在し、配線領域として使用できず、配線領域に制約
を与えていた。
本発明は上記の点に鑑みて創作されたもので、未使用ゲ
ート領域上も配線領域とすることができるゲートアレー
式半導体集積回路装置の製造方法を提供することを目的
とする。
ート領域上も配線領域とすることができるゲートアレー
式半導体集積回路装置の製造方法を提供することを目的
とする。
本発明のゲートアレー式半導体集積回路装置は、入力電
極と出力電極の取出し部の形成を実現しようとする論理
回路において必要なゲートにのみ行なった後、未使用ゲ
ート領域上も配線領域に含めて配線工程による配線を行
なうようにしたものである。
極と出力電極の取出し部の形成を実現しようとする論理
回路において必要なゲートにのみ行なった後、未使用ゲ
ート領域上も配線領域に含めて配線工程による配線を行
なうようにしたものである。
チップ上に基本セルであるゲートを格子状に整列した後
、電極取出し工程により各ゲートの入力電極と出力電極
の取出し部を、実現しようとする論理回路において必要
なゲートにのみ行なう。従って、格子状に整列した複数
個のゲートのうち、実現しようとする論理回路において
使用しないゲートの各領域上には、入力電極と出力電極
の取出し部は設けられていない。
、電極取出し工程により各ゲートの入力電極と出力電極
の取出し部を、実現しようとする論理回路において必要
なゲートにのみ行なう。従って、格子状に整列した複数
個のゲートのうち、実現しようとする論理回路において
使用しないゲートの各領域上には、入力電極と出力電極
の取出し部は設けられていない。
次に、配線工程により、実現しようとする論理回路にお
いて必要な各ゲートの内部配線とゲート間配線とが行な
われるが、その配線領域には、上記の未使用ゲート領域
も含められているので、ゲート間配線を未使用ゲート領
域上を通して行なうことができる。
いて必要な各ゲートの内部配線とゲート間配線とが行な
われるが、その配線領域には、上記の未使用ゲート領域
も含められているので、ゲート間配線を未使用ゲート領
域上を通して行なうことができる。
第１図（Ａ）は本発明方法の一実施例の製造工程途中に
おける半導体集積回路装置の構造断面図を示す。同図（
Ａ）中、第２図（Ａ）と同一構成部分には同一符号を付
し、その説明を省略する。
おける半導体集積回路装置の構造断面図を示す。同図（
Ａ）中、第２図（Ａ）と同一構成部分には同一符号を付
し、その説明を省略する。
本実施例においては、最終的に得ようとする論理回路に
無関係に、第１図（△）に示す断面構造の半導体集積回
路が製造される。すなわち、第１図（Ａ）に示す断面構
造は電極取出し工程直前の絶縁体膜形成工程までの各製
造工程を経て得られた、製造途中の段階の半導体集積回
路装置を示す。
無関係に、第１図（△）に示す断面構造の半導体集積回
路が製造される。すなわち、第１図（Ａ）に示す断面構
造は電極取出し工程直前の絶縁体膜形成工程までの各製
造工程を経て得られた、製造途中の段階の半導体集積回
路装置を示す。
第１図（△）中、２０は球根１上に被覆形成されたＳ！
Ｏｚからなる絶縁体膜である。次に、例えばフォトエツ
チングによりｐ形領ｈｉｌｉ４の一部を露出させ、イオ
ン注入法によりエミッタ領域となるｎ＋形領領域形成す
る。なお、このエミッタ領域は絶縁体膜２０の形成前に
形成しておいてもよい。
Ｏｚからなる絶縁体膜である。次に、例えばフォトエツ
チングによりｐ形領ｈｉｌｉ４の一部を露出させ、イオ
ン注入法によりエミッタ領域となるｎ＋形領領域形成す
る。なお、このエミッタ領域は絶縁体膜２０の形成前に
形成しておいてもよい。
次に、電極取出し工程によりゲートの入力電極と出力電
極の取出し部を形成するが、本発明ではすべてのゲート
について電極取出し部を形成するのではなく、最終的に
実現しようとする論理回路に必要なゲート上の絶縁体膜
についてのみ電極取出し部を形成する。
極の取出し部を形成するが、本発明ではすべてのゲート
について電極取出し部を形成するのではなく、最終的に
実現しようとする論理回路に必要なゲート上の絶縁体膜
についてのみ電極取出し部を形成する。
次に、配線工程により絶縁体膜２０上にへ２層を被覆形
成した後、公知の手段によりＡｇ層の所定部を除去して
、ゲート内部及びゲート間の配線パターニングを行なっ
て、所望の論理回路機能を実現する半導体集積回路装置
を製造する。
成した後、公知の手段によりＡｇ層の所定部を除去して
、ゲート内部及びゲート間の配線パターニングを行なっ
て、所望の論理回路機能を実現する半導体集積回路装置
を製造する。
第１図（Ｂ ）はこの配線パターニングを行なった後の
半導体集積回路の一実論例の平面図を示ず。
半導体集積回路の一実論例の平面図を示ず。
同図（Ｂ）中、２１．２３及び２５はゲート領域、２２
．２４は配線領域で、ゲート領域２１．２３及び２５を
構成する各ゲートは格子状に整列されている。各ゲート
は複数個のバイポーラトランジスタから構成されている
。
．２４は配線領域で、ゲート領域２１．２３及び２５を
構成する各ゲートは格子状に整列されている。各ゲート
は複数個のバイポーラトランジスタから構成されている
。
また第１図＜８）において、２６は入力電極、２７は出
力電極で、これらは前記した電極取出し工程により、使
用するゲート２８にのみ設けられており、未使用ゲート
２９には設けられていない。
力電極で、これらは前記した電極取出し工程により、使
用するゲート２８にのみ設けられており、未使用ゲート
２９には設けられていない。
従って未使用デート２９上は配線領域として使用できる
ことになる。
ことになる。
そこで、前記した配線■稈により、ゲート内部の配線と
ゲート間の配線を行なう際に、未使用ゲート２９上の領
域をも配線領域に含めて配線パターニングを行なう。こ
れにより、ゲート間配線の中には第１図（Ｂ）に３０で
示す如く、配線領域２２から未使用ゲート２９上の領域
を通して配線＠域２４に至るように形成されるものもあ
る。この結果、ゲート間配線長を従来に比し短縮するこ
とができ、また配線の自由度も高くすることができる。
ゲート間の配線を行なう際に、未使用ゲート２９上の領
域をも配線領域に含めて配線パターニングを行なう。こ
れにより、ゲート間配線の中には第１図（Ｂ）に３０で
示す如く、配線領域２２から未使用ゲート２９上の領域
を通して配線＠域２４に至るように形成されるものもあ
る。この結果、ゲート間配線長を従来に比し短縮するこ
とができ、また配線の自由度も高くすることができる。
なお、本発明は上記実施例に限定されるものではなく、
例えばゲートは電界効果トランジスタにより構成するよ
うにしてもよいことは勿論である。
例えばゲートは電界効果トランジスタにより構成するよ
うにしてもよいことは勿論である。
」−述の如く、本発明によれば、ゲート間配線を未使用
グー１−領域上を通して行なうことができるため、ゲー
ト間配線長を従来に比し短縮することができ、またしき
つめ型のゲートアレー式半導体集積回路装置において、
配線の自由度を高くすることができる等の特長を有する
ものである。
グー１−領域上を通して行なうことができるため、ゲー
ト間配線長を従来に比し短縮することができ、またしき
つめ型のゲートアレー式半導体集積回路装置において、
配線の自由度を高くすることができる等の特長を有する
ものである。
第１図は本発明の一実施例の半導体集積回路装置の構造
断面図及び平面図、 第２図は従来の一例の半導体集積回路装置の構造断面図
及び平面図である。 第１図において、 ２１．２３．２５はゲート領域、 ２２．２４は配線領°域、 ２６は入力電極、 ２７は出力電極、 ２８は使用ゲート、 ２９は未使用ゲート、 ３０は配線である。 Ｉ′ 代理人 弁理士 井 桁 自 − （Ａ） ＣＢ） 本発貝ｑ、−’ｃ特別剤１の構也Ｌ１にμ」図（Ａ） イ４目因 （Ｂ） 虐（この−Ｓｆ′）１図ビ吹」用署 ＠２図
断面図及び平面図、 第２図は従来の一例の半導体集積回路装置の構造断面図
及び平面図である。 第１図において、 ２１．２３．２５はゲート領域、 ２２．２４は配線領°域、 ２６は入力電極、 ２７は出力電極、 ２８は使用ゲート、 ２９は未使用ゲート、 ３０は配線である。 Ｉ′ 代理人 弁理士 井 桁 自 − （Ａ） ＣＢ） 本発貝ｑ、−’ｃ特別剤１の構也Ｌ１にμ」図（Ａ） イ４目因 （Ｂ） 虐（この−Ｓｆ′）１図ビ吹」用署 ＠２図
Claims (1)
- 【特許請求の範囲】 チップ上に基本セルであるゲートを格子状に整列した後
、電極取出し工程により各ゲートの入力電極と出力電極
の取り出し部を設け、その後の配線工程により該ゲート
内部の配線と所望ゲート間の配線とを行なってゲートア
レー式半導体集積回路装置を製造する製造方法において
、 前記電極取出し工程による前記入力電極と出力電極の取
出し部の形成を、実現しようとする論理回路において必
要なゲートにのみ行ない、該入力電極と出力電極の取出
し部の形成が行なわれていない未使用ゲート領域上も配
線領域に含めて前記配線工程による配線を行なうことを
特徴とするゲートアレー式半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12061087A JPS63285951A (ja) | 1987-05-18 | 1987-05-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12061087A JPS63285951A (ja) | 1987-05-18 | 1987-05-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63285951A true JPS63285951A (ja) | 1988-11-22 |
Family
ID=14790505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12061087A Pending JPS63285951A (ja) | 1987-05-18 | 1987-05-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285951A (ja) |
-
1987
- 1987-05-18 JP JP12061087A patent/JPS63285951A/ja active Pending
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