JPH0139221B2 - - Google Patents
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- JPH0139221B2 JPH0139221B2 JP54130115A JP13011579A JPH0139221B2 JP H0139221 B2 JPH0139221 B2 JP H0139221B2 JP 54130115 A JP54130115 A JP 54130115A JP 13011579 A JP13011579 A JP 13011579A JP H0139221 B2 JPH0139221 B2 JP H0139221B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にト
ランジスタとシヨツトキーバリア・ダイオードが
併設されてなるバイポーラ型半導体集積回路装置
の製造における電極コンタクト窓の形成方法に関
するものである。
ランジスタとシヨツトキーバリア・ダイオードが
併設されてなるバイポーラ型半導体集積回路装置
の製造における電極コンタクト窓の形成方法に関
するものである。
バイポーラ型半導体集積回路装置等の半導体装
置においては、集積回路装置中に配設されるトラ
ンジスタのスイツチングスピードの低下を防ぐた
めに、トランジスタのベースとコレクタの間にシ
ヨツトキーバリア・ダイオード（SBD）からな
るゲート回路を設けた例えばＳ−TTL等の半導
体集積回路装置が実用化されている。
置においては、集積回路装置中に配設されるトラ
ンジスタのスイツチングスピードの低下を防ぐた
めに、トランジスタのベースとコレクタの間にシ
ヨツトキーバリア・ダイオード（SBD）からな
るゲート回路を設けた例えばＳ−TTL等の半導
体集積回路装置が実用化されている。
然して上記のようにトランジスタとSBDが同
一シリコン基板上に併設されるバイポーラ型半導
体集積回路装置の製造において、トランジスタの
エミツタ層及びトランジスタとSBDの電極コン
タクト窓を形成せしめる際に行つていた従来方法
の工程の概要は次に述べる（）〜（）項の通
りであつた。
一シリコン基板上に併設されるバイポーラ型半導
体集積回路装置の製造において、トランジスタの
エミツタ層及びトランジスタとSBDの電極コン
タクト窓を形成せしめる際に行つていた従来方法
の工程の概要は次に述べる（）〜（）項の通
りであつた。
() N+コレクタ・コンタクト層及びＰ型ベー
ス層の形成が完了せしめられたシリコン（Si）
基板表面の二酸化シリコン（SiO2）膜上に、
第１のフオトマスクを用いてコンタクト窓形成
用のレジストパターンを形成し、エツチングを
行つてSiO2膜にコレクタ・コンタクト窓、エ
ミツタ・コンタクト窓、ベース・コンタクト窓
及びSBDコンタクト窓を中途まで形成させる。
ス層の形成が完了せしめられたシリコン（Si）
基板表面の二酸化シリコン（SiO2）膜上に、
第１のフオトマスクを用いてコンタクト窓形成
用のレジストパターンを形成し、エツチングを
行つてSiO2膜にコレクタ・コンタクト窓、エ
ミツタ・コンタクト窓、ベース・コンタクト窓
及びSBDコンタクト窓を中途まで形成させる。
() 第２のフオトマスクを用い前記レジストマ
スクパターン上に更にSBD・コンタクト窓部
のみを覆うレジストマスクパターンを積み重ね
て後、エツチングを行つてコレクタ・コンタク
ト窓、エミツタコンタクト窓及びベース・コン
タクト窓を基板面まで貫通せしめる。
スクパターン上に更にSBD・コンタクト窓部
のみを覆うレジストマスクパターンを積み重ね
て後、エツチングを行つてコレクタ・コンタク
ト窓、エミツタコンタクト窓及びベース・コン
タクト窓を基板面まで貫通せしめる。
() 上記レジストマスク層を除去し、該基板面
にポリシリコン層及びその上にりん珪酸ガラス
（PSG）層を堆積せしめて後、第３のフオトマ
スクを用いて、上記PSG層上にベース・コン
タクト窓及びその周辺部を露出せしめるレジス
トマスク層を形成し、エツチングを行つてベー
スコンタクト窓及びその周辺部上のPSG層を
除去する。
にポリシリコン層及びその上にりん珪酸ガラス
（PSG）層を堆積せしめて後、第３のフオトマ
スクを用いて、上記PSG層上にベース・コン
タクト窓及びその周辺部を露出せしめるレジス
トマスク層を形成し、エツチングを行つてベー
スコンタクト窓及びその周辺部上のPSG層を
除去する。
() 固相拡散法によりエミツタ・コンタクト窓
からPSGが含有するりんの導入を行い、Si基板
のベース層内に浅いＮ型エミツタ層を形成せし
めて後、基板上のPSG層を溶解除去する。（ウ
オツシユド・エミツタ法） () 第４のフオトマスクを用いてSBD・コンタ
クト窓及びその周辺部のポリシリコン面が露出
するレジストパターンを形成し、エツチングを
行つてSBD・コンタクト窓及びその周辺部の
ポリシリコン層を除去する。
からPSGが含有するりんの導入を行い、Si基板
のベース層内に浅いＮ型エミツタ層を形成せし
めて後、基板上のPSG層を溶解除去する。（ウ
オツシユド・エミツタ法） () 第４のフオトマスクを用いてSBD・コンタ
クト窓及びその周辺部のポリシリコン面が露出
するレジストパターンを形成し、エツチングを
行つてSBD・コンタクト窓及びその周辺部の
ポリシリコン層を除去する。
() 第５のフオトマスクを用いて、上記レジス
トマスク層上に重ねてSBD・コンタクト窓及
びその周辺部を上記第４のフオトマスクより狭
い範囲に露出せしめるレジストマスク層を形成
し、エツチングを行つてSBD・コンタクト窓
を基板面まで貫通せしめる。
トマスク層上に重ねてSBD・コンタクト窓及
びその周辺部を上記第４のフオトマスクより狭
い範囲に露出せしめるレジストマスク層を形成
し、エツチングを行つてSBD・コンタクト窓
を基板面まで貫通せしめる。
以上説明したように従来の方法においてはエミ
ツタ層の形成及び電極コンタクト窓の形成に第１
から第５の合計５〔種類〕のフオトマスクを使用
するので工程が煩雑となり、工程手番や工数が多
くかかるという問題があつた。
ツタ層の形成及び電極コンタクト窓の形成に第１
から第５の合計５〔種類〕のフオトマスクを使用
するので工程が煩雑となり、工程手番や工数が多
くかかるという問題があつた。
本発明は上記問題点に鑑み、使用するフオトマ
スクの種類を更に減少せしめて工程手番の短縮や
工数の削減をはかることができるトランジスタと
SBDが併設されるバイポーラ型半導体集積回路
装置の製造における電極コンタクト窓の形成方法
を提供する。
スクの種類を更に減少せしめて工程手番の短縮や
工数の削減をはかることができるトランジスタと
SBDが併設されるバイポーラ型半導体集積回路
装置の製造における電極コンタクト窓の形成方法
を提供する。
即ち本発明はトランジスタとシヨツトキーバリ
ア・ダイオード（SBD）が併設せしめられる同
一シリコン基板上にコレクタ・コンタクト層とベ
ース・コンタクト層を備えるバイポーラ型半導体
集積回路装置の製造に際して、シリコン基板上の
二酸化シリコン（SiO2）膜に、貫通したコレク
タ・コンタクト窓及びエミツタ・コンタクト窓
と、底部に二酸化シリコン（SiO2）層を残留せ
しめたベース・コンタクト窓及びシヨツトキーバ
リア・ダイオード（SBD）コンタクト窓を形成
せしめて後、該シリコン（Si）基板上にポリシリ
コン層及びシリコン（Si）に対して所望の伝導型
を与える不純物を含む珪酸ガラス層を順次堆積せ
しめ、次いでベース・コンタクト窓部及びシヨツ
トキーバリア・ダイオード（SBD）コンタクト
窓部上の珪酸ガラス層及びポリシリコン層を除去
して後、上記ベース・コンタクト窓及びシヨツト
キーバリア・ダイオード（SBD）コンタクト窓
を貫通せしめ、然る後、前記珪酸ガラス層を拡散
源として固相拡散によりエミツタ層を形成せしめ
ることを特徴とする。
ア・ダイオード（SBD）が併設せしめられる同
一シリコン基板上にコレクタ・コンタクト層とベ
ース・コンタクト層を備えるバイポーラ型半導体
集積回路装置の製造に際して、シリコン基板上の
二酸化シリコン（SiO2）膜に、貫通したコレク
タ・コンタクト窓及びエミツタ・コンタクト窓
と、底部に二酸化シリコン（SiO2）層を残留せ
しめたベース・コンタクト窓及びシヨツトキーバ
リア・ダイオード（SBD）コンタクト窓を形成
せしめて後、該シリコン（Si）基板上にポリシリ
コン層及びシリコン（Si）に対して所望の伝導型
を与える不純物を含む珪酸ガラス層を順次堆積せ
しめ、次いでベース・コンタクト窓部及びシヨツ
トキーバリア・ダイオード（SBD）コンタクト
窓部上の珪酸ガラス層及びポリシリコン層を除去
して後、上記ベース・コンタクト窓及びシヨツト
キーバリア・ダイオード（SBD）コンタクト窓
を貫通せしめ、然る後、前記珪酸ガラス層を拡散
源として固相拡散によりエミツタ層を形成せしめ
ることを特徴とする。
以下本発明を、第１図乃至第７図に示す一実施
例の工程説明用断面図に従つて詳細に説明する。
例の工程説明用断面図に従つて詳細に説明する。
例えばNPNトランジスタとSBDが同一Si基板
に併設せしめられてなるＳ−TTL等のバイポー
ラ型半導体集積回路装置の製造において、トラン
ジスタのエミツタ層及びトランジスタの各電極コ
ンタクト窓、SBDの電極コンタクト窓を形成せ
しめる際の本発明の方法は、先ず第１図に示すよ
うに上層に形成されたＮ型Siからなるコレクタ層
１にN+コレクタ・コンタクト層２及びＰ型ベー
ス層３の形成が完了せしめられたSi基板上の
SiO2膜４上にフオトレジスト層５を被着し、第
１のフオトマスクを用いて第１のフオトレジスト
層５にコレクタ・コンタクト窓６、エミツタ・コ
ンタクト窓７、ベース・コンタクト窓８及び
SBD・コンタクト窓９を食刻するためのマスク
パターンを形成して後、ふつ酸系の処理液等によ
りSiO2膜４のエツチングを行つて、前記各コン
タクト窓をSiO2膜４の厚さのほぼ1/2程度の深さ
まで形成させる。
に併設せしめられてなるＳ−TTL等のバイポー
ラ型半導体集積回路装置の製造において、トラン
ジスタのエミツタ層及びトランジスタの各電極コ
ンタクト窓、SBDの電極コンタクト窓を形成せ
しめる際の本発明の方法は、先ず第１図に示すよ
うに上層に形成されたＮ型Siからなるコレクタ層
１にN+コレクタ・コンタクト層２及びＰ型ベー
ス層３の形成が完了せしめられたSi基板上の
SiO2膜４上にフオトレジスト層５を被着し、第
１のフオトマスクを用いて第１のフオトレジスト
層５にコレクタ・コンタクト窓６、エミツタ・コ
ンタクト窓７、ベース・コンタクト窓８及び
SBD・コンタクト窓９を食刻するためのマスク
パターンを形成して後、ふつ酸系の処理液等によ
りSiO2膜４のエツチングを行つて、前記各コン
タクト窓をSiO2膜４の厚さのほぼ1/2程度の深さ
まで形成させる。
次に第２図に示すように第１のフオトレジスト
層５をそのままにして、該基板上に第２のフオト
レジスト層１０を被着せしめ、第２のフオトマス
クを用いて第２のフオトレジスト層１０によるベ
ース・コンタクト窓８及びSBD・コンタクト窓
９の部分を覆うマスク層を形成して後、再びふつ
酸系の処理液等によりSiO2膜のエツチングを行
つてコレクタ・コンタクト窓６及びエミツタ・コ
ンタクト窓７を基板面まで貫通せしめる。
層５をそのままにして、該基板上に第２のフオト
レジスト層１０を被着せしめ、第２のフオトマス
クを用いて第２のフオトレジスト層１０によるベ
ース・コンタクト窓８及びSBD・コンタクト窓
９の部分を覆うマスク層を形成して後、再びふつ
酸系の処理液等によりSiO2膜のエツチングを行
つてコレクタ・コンタクト窓６及びエミツタ・コ
ンタクト窓７を基板面まで貫通せしめる。
次に第３図に示すように第１のフオトレジスト
層及び第２のフオトレジスト層１０からなるマス
ク層を除去して後、該基板面にCVD法等により
1000〔Å〕前後の厚さのポリシリコン層１１を堆
積させ、更に該ポリシリコン層１１上にCVD法
により更に5000〜10000〔Å〕程度の厚さの燐を不
純物とする珪酸ガラス層（以下PSG層とす）１
２を堆積せしめる。
層及び第２のフオトレジスト層１０からなるマス
ク層を除去して後、該基板面にCVD法等により
1000〔Å〕前後の厚さのポリシリコン層１１を堆
積させ、更に該ポリシリコン層１１上にCVD法
により更に5000〜10000〔Å〕程度の厚さの燐を不
純物とする珪酸ガラス層（以下PSG層とす）１
２を堆積せしめる。
次に該基板面に第３のフオトレジスト層１５を
被着せしめて後、第３のフオトマスクを用いて第
４図に示すようにコレクタ・コンタクト窓６及び
エミツタ・コンタクト窓７上のPSG層１２を覆
うマスク層を形成し、ふつ酸等により露出してい
るPSG層を、更にふつ酸＋硝酸系の処理液によ
りその下層のポリシリコン層をエツチング除去し
て、コレクタ・コンタクト窓６及びエミツタ・コ
ンタクト窓７の部分にポリシリコン層１１及び
PSG層１２を残して、他のコンタクト窓部、即
ちベース・コンタクト窓８及びSBD・コンタク
ト窓９とその周辺部のSiO2膜４を露出せしめる。
被着せしめて後、第３のフオトマスクを用いて第
４図に示すようにコレクタ・コンタクト窓６及び
エミツタ・コンタクト窓７上のPSG層１２を覆
うマスク層を形成し、ふつ酸等により露出してい
るPSG層を、更にふつ酸＋硝酸系の処理液によ
りその下層のポリシリコン層をエツチング除去し
て、コレクタ・コンタクト窓６及びエミツタ・コ
ンタクト窓７の部分にポリシリコン層１１及び
PSG層１２を残して、他のコンタクト窓部、即
ちベース・コンタクト窓８及びSBD・コンタク
ト窓９とその周辺部のSiO2膜４を露出せしめる。
次に第３のフオトレジスト層１５によるマスク
層をそのままにして該基板面に第４のフオトレジ
スト層１６を被着させ、第４のフオトマスクを用
いて第５図に示すように前記ポリシリコン層の除
去領域より狭い範囲のベース・コンタクト窓８及
びSBD・コンタクト窓９の周辺部を露出せしめ
る第４のフオトレジスト層１６によるマスク層を
形成し、ふつ酸系の処理液によりエツチングし
て、ベース・コンタクト窓８及びSBD・コンタ
クト窓９を貫通させる。なお、該エツチングによ
りベース・コンタクト窓８及びSBD・コンタク
ト窓９の壁面は図に示すように階段状に形成され
配線層の断線を防止せしめる構造となる。
層をそのままにして該基板面に第４のフオトレジ
スト層１６を被着させ、第４のフオトマスクを用
いて第５図に示すように前記ポリシリコン層の除
去領域より狭い範囲のベース・コンタクト窓８及
びSBD・コンタクト窓９の周辺部を露出せしめ
る第４のフオトレジスト層１６によるマスク層を
形成し、ふつ酸系の処理液によりエツチングし
て、ベース・コンタクト窓８及びSBD・コンタ
クト窓９を貫通させる。なお、該エツチングによ
りベース・コンタクト窓８及びSBD・コンタク
ト窓９の壁面は図に示すように階段状に形成され
配線層の断線を防止せしめる構造となる。
次に該基板上の第４のフオトレジスト層１６及
び第３のフオトレジスト層１５を除去して後、該
基板を1100〜1150〔℃〕程度に加熱して、第６図
に示すようにエミツタ・コンタクト窓７からポリ
シリコン層１１を通して固相拡散によつてPSG
層１２中に含まれるりん（Ｐ）をＰ型ベース層３
に導入し、例えば2000〜4000〔Å〕程度の浅いエ
ミツタ層１３を形成させる。なお、此の際N+コ
レクタ・コンタクト層２にもコレクタ・コンタク
ト窓６からりん（Ｐ）が導入されるが（りん導入
層１４）N+コレクタ・コンタクト層は上記導入
層と同種の伝導型不純物により形成されたN+層
であるので問題はない。
び第３のフオトレジスト層１５を除去して後、該
基板を1100〜1150〔℃〕程度に加熱して、第６図
に示すようにエミツタ・コンタクト窓７からポリ
シリコン層１１を通して固相拡散によつてPSG
層１２中に含まれるりん（Ｐ）をＰ型ベース層３
に導入し、例えば2000〜4000〔Å〕程度の浅いエ
ミツタ層１３を形成させる。なお、此の際N+コ
レクタ・コンタクト層２にもコレクタ・コンタク
ト窓６からりん（Ｐ）が導入されるが（りん導入
層１４）N+コレクタ・コンタクト層は上記導入
層と同種の伝導型不純物により形成されたN+層
であるので問題はない。
そして最後に該基板上のPSG層１２をふつ酸
等により除去して第７図に示すように、基板上の
SiO2膜４に対するコレクタ・コンタクト窓６、
エミツタ・コンタクト窓７、ベース・コンタクト
窓８及びSBD・コンタクト窓９の形成及び基板
のベース層３へのエミツタ層１３の形成を完了せ
しめる。
等により除去して第７図に示すように、基板上の
SiO2膜４に対するコレクタ・コンタクト窓６、
エミツタ・コンタクト窓７、ベース・コンタクト
窓８及びSBD・コンタクト窓９の形成及び基板
のベース層３へのエミツタ層１３の形成を完了せ
しめる。
上記実施例においては、本発明をNPNトラン
ジスタとSBDが併設せしめられてなるバイポー
ラ型半導体集積回路装置の製造工程について説明
したが、本発明の方法は伝導型の異るトランジス
タとSBDが併設せしめられるバイポーラ型半導
体集積回路の製造にも適用することができる。
ジスタとSBDが併設せしめられてなるバイポー
ラ型半導体集積回路装置の製造工程について説明
したが、本発明の方法は伝導型の異るトランジス
タとSBDが併設せしめられるバイポーラ型半導
体集積回路の製造にも適用することができる。
以上説明したように本発明の方法によれば、ト
ランジスタとSBDが併設せしめられてなるバイ
ポーラ型半導体集積回路装置の製造におけるエミ
ツタの固相拡散とトランジスタ及びSBDの電極
コンタクト窓形成の工程において、従来第１から
第５の合計５〔種類〕のフオトマスクを使用し、
５〔回〕のフオトエツチング作業が行われていた
のに対して第１から第４の合計４〔種類〕のフオ
トマスクを使用し、４〔回〕のフオトエツチング
作業を行えばよいので、フオトマスクの使用枚数
の削減がはかれると同時に半導体集積回路装置の
製造手番の短縮及び製造工数の削減がはかれる。
ランジスタとSBDが併設せしめられてなるバイ
ポーラ型半導体集積回路装置の製造におけるエミ
ツタの固相拡散とトランジスタ及びSBDの電極
コンタクト窓形成の工程において、従来第１から
第５の合計５〔種類〕のフオトマスクを使用し、
５〔回〕のフオトエツチング作業が行われていた
のに対して第１から第４の合計４〔種類〕のフオ
トマスクを使用し、４〔回〕のフオトエツチング
作業を行えばよいので、フオトマスクの使用枚数
の削減がはかれると同時に半導体集積回路装置の
製造手番の短縮及び製造工数の削減がはかれる。
第１図乃至第７図は本発明の一実施例の工数説
明用断面図である。 図において、１はコレクタ層、２はN+コレク
タ・コンタクト層、３はＰ型ベース層、４は二酸
化シリコン膜、５は第１のフオトレジスト層、６
はコレクタ・コンタクト窓、７はエミツタ・コン
タクト窓、８はベース・コンタクト窓、９はシヨ
ツトキーバリア・ダイオード・コンタクト窓、１
０は第２のフオトレジスト層、１１はポリシリコ
ン層、１２はりん珪酸ガラス層、１３はエミツタ
層、１４はりん導入層。
明用断面図である。 図において、１はコレクタ層、２はN+コレク
タ・コンタクト層、３はＰ型ベース層、４は二酸
化シリコン膜、５は第１のフオトレジスト層、６
はコレクタ・コンタクト窓、７はエミツタ・コン
タクト窓、８はベース・コンタクト窓、９はシヨ
ツトキーバリア・ダイオード・コンタクト窓、１
０は第２のフオトレジスト層、１１はポリシリコ
ン層、１２はりん珪酸ガラス層、１３はエミツタ
層、１４はりん導入層。
Claims (1)
- １ トランジスタとシヨツトキーバリア・ダイオ
ードが併設せしめられる同一シリコン基板上にコ
レクタ・コンタクト層とベース・コンタクト層を
備えるバイポーラ型半導体集積回路装置の製造に
際して、シリコン基板上の二酸化シリコン膜に、
貫通したコレクタ・コンタクト窓及びエミツタ・
コンタクト窓と、底部に二酸化シリコン層を残留
せしめたベース・コンタクト窓及びシヨツトキー
バリア・ダイオード・コンタクト窓を形成せしめ
た後、該シリコン基板上にポリシリコン層及びシ
リコンに対して所望の伝導型を与える不純物を含
む珪酸ガラス層を順次堆積せしめ、次いでベー
ス・コンタクト窓部及びシヨツトキーバリア・ダ
イオード・コンタクト窓部上の珪酸ガラス層及び
ポリシリコン層を除去して後、上記ベース・コン
タクト窓及びシヨツトキーバリア・ダイオード・
コンタクト窓を貫通せしめ、然る後、前記珪酸ガ
ラス層を拡散源として固相拡散によりエミツタ層
を形成せしめることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13011579A JPS5654062A (en) | 1979-10-09 | 1979-10-09 | Production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13011579A JPS5654062A (en) | 1979-10-09 | 1979-10-09 | Production of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5654062A JPS5654062A (en) | 1981-05-13 |
| JPH0139221B2 true JPH0139221B2 (ja) | 1989-08-18 |
Family
ID=15026301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13011579A Granted JPS5654062A (en) | 1979-10-09 | 1979-10-09 | Production of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5654062A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975659A (ja) * | 1982-10-22 | 1984-04-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59209854A (ja) * | 1983-05-13 | 1984-11-28 | 鐘淵化学工業株式会社 | 多層化薄膜およびその製造法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940062A (ja) * | 1972-07-13 | 1974-04-15 | Intersil Inc | |
| JPS5121792A (en) * | 1974-08-16 | 1976-02-21 | Hitachi Ltd | Handotaisochino seizohoho |
-
1979
- 1979-10-09 JP JP13011579A patent/JPS5654062A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940062A (ja) * | 1972-07-13 | 1974-04-15 | Intersil Inc | |
| JPS5121792A (en) * | 1974-08-16 | 1976-02-21 | Hitachi Ltd | Handotaisochino seizohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5654062A (en) | 1981-05-13 |
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