JPH0521445A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0521445A JPH0521445A JP17357491A JP17357491A JPH0521445A JP H0521445 A JPH0521445 A JP H0521445A JP 17357491 A JP17357491 A JP 17357491A JP 17357491 A JP17357491 A JP 17357491A JP H0521445 A JPH0521445 A JP H0521445A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- diffusion layer
- sidewall
- bipolar transistor
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 基板に占める面積の小さい、かつ、高集積の
バイポーラトランジスタを搭載した半導体装置を提供す
ることを目的とする。 【構成】 第1導電型基板に1つあるいは2つのトレン
チ部が形成され、上記1つのトレンチ部の側壁あるいは
上記2つのうち一方側のトレンチ部の側壁に面して第2
導電型拡散層が形成されているとともに、その第2導電
型拡散層の上記基板の表面にはべース領域が形成され、
上記第2導電型拡散層内のトレンチ部の側壁に面してエ
ミッタ領域が形成され、コレクタ領域は、トレンチ部が
1つの場合には上記第2導電型拡散層近傍で、かつ、上
記トレンチ部の側壁に面して形成され、また、トレンチ
部が2つの場合にはこの2つのうちの他方側のトレンチ
部の上記べース領域側の側壁に面して形成されてなるバ
イポーラトランジスタを搭載する。
バイポーラトランジスタを搭載した半導体装置を提供す
ることを目的とする。 【構成】 第1導電型基板に1つあるいは2つのトレン
チ部が形成され、上記1つのトレンチ部の側壁あるいは
上記2つのうち一方側のトレンチ部の側壁に面して第2
導電型拡散層が形成されているとともに、その第2導電
型拡散層の上記基板の表面にはべース領域が形成され、
上記第2導電型拡散層内のトレンチ部の側壁に面してエ
ミッタ領域が形成され、コレクタ領域は、トレンチ部が
1つの場合には上記第2導電型拡散層近傍で、かつ、上
記トレンチ部の側壁に面して形成され、また、トレンチ
部が2つの場合にはこの2つのうちの他方側のトレンチ
部の上記べース領域側の側壁に面して形成されてなるバ
イポーラトランジスタを搭載する。
Description
【0001】
【産業上の利用分野】 本発明は半導体装置に関し、更
に詳しくはバイポーラトランジスタを搭載する半導体装
置に関する。
に詳しくはバイポーラトランジスタを搭載する半導体装
置に関する。
【0002】
【従来の技術】 図4は従来のバイポーラトランジスタ
の形成方法を経時的に示す模式断面図であり、以下に図
面を参照しつつ、従来のバイポーラトランジスタを、そ
の形成方法とともに説明する。まず、P型基板20にN
+ 埋め込み層21、エピタキシャル層22およびN- ウ
ェル23が形成し、さらにエピタキシャル層22表面に
ロコス酸化膜24を形成する。〔図5(a)〕。
の形成方法を経時的に示す模式断面図であり、以下に図
面を参照しつつ、従来のバイポーラトランジスタを、そ
の形成方法とともに説明する。まず、P型基板20にN
+ 埋め込み層21、エピタキシャル層22およびN- ウ
ェル23が形成し、さらにエピタキシャル層22表面に
ロコス酸化膜24を形成する。〔図5(a)〕。
【0003】次に、そのロコス酸化膜24表面にレジス
ト25を塗布し、フォトリソグラフィ工程により、バイ
ポーラトランジスタの活性ベース領域となる部分を開口
し、その開口部分に11B+ イオンを注入する〔図5
(b)〕。次いで、バイポーラトランジスタの外部ベー
スとなる部分をフォトリソグラフィ工程により開口し、
49BF2 イオンを注入し、外部ベースを形成する〔図5
(c)〕。
ト25を塗布し、フォトリソグラフィ工程により、バイ
ポーラトランジスタの活性ベース領域となる部分を開口
し、その開口部分に11B+ イオンを注入する〔図5
(b)〕。次いで、バイポーラトランジスタの外部ベー
スとなる部分をフォトリソグラフィ工程により開口し、
49BF2 イオンを注入し、外部ベースを形成する〔図5
(c)〕。
【0004】最後に、バイポーラトランジスタのエミッ
タ領域およびコレクタ領域となる部分をフォトリソグラ
フィ工程により開口し、75As+ イオンを注入すること
によりエミッタ領域およびコレクタ領域を形成し、バイ
ポーラトランジスタが完成する〔図5(d)〕。
タ領域およびコレクタ領域となる部分をフォトリソグラ
フィ工程により開口し、75As+ イオンを注入すること
によりエミッタ領域およびコレクタ領域を形成し、バイ
ポーラトランジスタが完成する〔図5(d)〕。
【0005】
【発明が解決しようとする課題】 ところが、従来技術
はバイポーラトランジスタをウェハ上に形成するため
に、面積を多く必要とする。特に、大電流を流すバイポ
ーラトランジスタを得るためには、大面積を必要とす
る。このような場合、ICチップサイズが極端に大きく
なり、コストアップとなるばかりでなく、高集積化に対
応することができないという問題があった。
はバイポーラトランジスタをウェハ上に形成するため
に、面積を多く必要とする。特に、大電流を流すバイポ
ーラトランジスタを得るためには、大面積を必要とす
る。このような場合、ICチップサイズが極端に大きく
なり、コストアップとなるばかりでなく、高集積化に対
応することができないという問題があった。
【0006】本発明は以上の問題点を鑑み、なされたも
ので、基板に占める面積の小さい、かつ、高集積のバイ
ポーラトランジスタを搭載した半導体装置を提供するこ
とを目的とする。
ので、基板に占める面積の小さい、かつ、高集積のバイ
ポーラトランジスタを搭載した半導体装置を提供するこ
とを目的とする。
【0007】
【課題を解決するための手段】 本発明の半導体装置
は、第1導電型基板に1つあるいは2つのトレンチ部が
形成され、上記1つのトレンチ部の側壁あるいは上記2
つのうち一方側のトレンチ部の側壁に面して第2導電型
拡散層が形成されているとともに、その第2導電型拡散
層の上記基板の表面にはべース領域が形成され、上記第
2導電型拡散層内のトレンチ部の側壁に面してエミッタ
領域が形成され、コレクタ領域は、トレンチ部が1つの
場合には上記第2導電型拡散層近傍で、かつ、上記トレ
ンチ部の側壁に面して形成され、また、トレンチ部が2
つの場合にはこの2つのうちの他方側のトレンチ部の上
記べース領域側の側壁に面して形成されてなるバイポー
ラトランジスタを搭載してなることにより特徴づけられ
る。
は、第1導電型基板に1つあるいは2つのトレンチ部が
形成され、上記1つのトレンチ部の側壁あるいは上記2
つのうち一方側のトレンチ部の側壁に面して第2導電型
拡散層が形成されているとともに、その第2導電型拡散
層の上記基板の表面にはべース領域が形成され、上記第
2導電型拡散層内のトレンチ部の側壁に面してエミッタ
領域が形成され、コレクタ領域は、トレンチ部が1つの
場合には上記第2導電型拡散層近傍で、かつ、上記トレ
ンチ部の側壁に面して形成され、また、トレンチ部が2
つの場合にはこの2つのうちの他方側のトレンチ部の上
記べース領域側の側壁に面して形成されてなるバイポー
ラトランジスタを搭載してなることにより特徴づけられ
る。
【0008】
【作用】 半導体基板上に形成されたトレンチ側壁に面
してエミッタ領域およびコレクタ領域を設けたから、小
面積のバイポーラトランジスタとなる。
してエミッタ領域およびコレクタ領域を設けたから、小
面積のバイポーラトランジスタとなる。
【0009】
【実施例】 図1は本発明実施例を示す模式的断面図で
ある。以下に図面に基づいて説明する。N型基板1にト
レンチ部10が形成され、その側壁にともにN+ 拡散層
なるコレクタ領域およびエミッタ領域が形成されてい
る。また、そのトレンチ部10を挟むN型基板1にはP
+ 拡散層を有するべース領域が形成されている。また、
それぞれのトレンチ部10内にはSiO2 3aを介し
て、N+ ポリシリコン4aが堆積されている。すなわ
ち、このN+ ポリシリコン4aは、それぞれのN+拡散
層から、それぞれコレクタ電極Cおよびエミッタ電極E
が取り出されている。また、P+ 拡散層直上のSiO2
3bが開口され、その開口部にP+ ポリシリコン4bが
堆積され、ベース電極Bを形成している。本発明実施例
は、以上の構成をなすバイポーラトランジスタが搭載さ
れた半導体装置である。
ある。以下に図面に基づいて説明する。N型基板1にト
レンチ部10が形成され、その側壁にともにN+ 拡散層
なるコレクタ領域およびエミッタ領域が形成されてい
る。また、そのトレンチ部10を挟むN型基板1にはP
+ 拡散層を有するべース領域が形成されている。また、
それぞれのトレンチ部10内にはSiO2 3aを介し
て、N+ ポリシリコン4aが堆積されている。すなわ
ち、このN+ ポリシリコン4aは、それぞれのN+拡散
層から、それぞれコレクタ電極Cおよびエミッタ電極E
が取り出されている。また、P+ 拡散層直上のSiO2
3bが開口され、その開口部にP+ ポリシリコン4bが
堆積され、ベース電極Bを形成している。本発明実施例
は、以上の構成をなすバイポーラトランジスタが搭載さ
れた半導体装置である。
【0010】以上の構成よりなる本発明実施例を製造す
る方法を、その経時的模式断面図である図2乃至図3に
基づいて、以下に説明する。まず、N型基板1に高エネ
ルギイオンの注入及び拡散によりボロンを約10μmの
深さまで埋め込み、べース領域となるP型拡散層2を形
成する〔図2(a)〕。
る方法を、その経時的模式断面図である図2乃至図3に
基づいて、以下に説明する。まず、N型基板1に高エネ
ルギイオンの注入及び拡散によりボロンを約10μmの
深さまで埋め込み、べース領域となるP型拡散層2を形
成する〔図2(a)〕。
【0011】次に、N型基板1上にレジストR1を塗布
し、そのレジストR1をマスクとして、ベース拡散のジ
ャンクション部分が残るようにベースを横切る部分とベ
ース拡散の外側の部分のN型基板1を約11μmエッチ
ングすることにより、トレンチ部10を形成する〔図2
(b)〕。その後、このトレンチ部10にCVDにより
ノンドープのSiO2 3aを堆積し、埋めることによ
り、N型基板1表面上を平坦化する〔図2(c)〕。
し、そのレジストR1をマスクとして、ベース拡散のジ
ャンクション部分が残るようにベースを横切る部分とベ
ース拡散の外側の部分のN型基板1を約11μmエッチ
ングすることにより、トレンチ部10を形成する〔図2
(b)〕。その後、このトレンチ部10にCVDにより
ノンドープのSiO2 3aを堆積し、埋めることによ
り、N型基板1表面上を平坦化する〔図2(c)〕。
【0012】次に、その平坦化したN型基板1上にレジ
ストR2を塗布し、エミッタ領域およびコレクタ領域と
なる部分までの約8μmの深さにSiO2 3aを異方性
ドライエッチングする〔図2(d)〕。その後、レジス
トR2を除去した後、このエッチングにより開口した凹
部およびN型基板1上にポリシリコン4aを堆積し、平
坦化する。次に、そのポリシリコン4a上に、75As+
をイオン注入し、拡散する〔図3(a)〕。
ストR2を塗布し、エミッタ領域およびコレクタ領域と
なる部分までの約8μmの深さにSiO2 3aを異方性
ドライエッチングする〔図2(d)〕。その後、レジス
トR2を除去した後、このエッチングにより開口した凹
部およびN型基板1上にポリシリコン4aを堆積し、平
坦化する。次に、そのポリシリコン4a上に、75As+
をイオン注入し、拡散する〔図3(a)〕。
【0013】次に、N型基板1上にレジストR3を塗布
し、べース領域上のポリシリコン4aを除去することに
より、エミッタ電極ポリシリコン、コレクタ電極ポリシ
リコンに分離する〔図3(b)〕。次に、このN型基板
1上にCVDによりSiO2 3bを堆積した後、レジス
トR4を塗布し、フォトエッチングにより、外部ベース
領域直上のSiO2 3bを穴開けをする〔図3
(c)〕。
し、べース領域上のポリシリコン4aを除去することに
より、エミッタ電極ポリシリコン、コレクタ電極ポリシ
リコンに分離する〔図3(b)〕。次に、このN型基板
1上にCVDによりSiO2 3bを堆積した後、レジス
トR4を塗布し、フォトエッチングにより、外部ベース
領域直上のSiO2 3bを穴開けをする〔図3
(c)〕。
【0014】最後に、その穴開けした部分にポリシリコ
ンを堆積した後、そのポリシリコンに11B+ を注入し、
拡散し、その後フォトエッチングよりべース電極部4b
を作成する〔図1〕。以上は、トレンチ部を2つ設けた
実施例について述べたが、トレンチ部は1つ設けるだけ
でも実施できる。図4はその場合を説明する図であり、
以下に図面を参照しつつ説明する。
ンを堆積した後、そのポリシリコンに11B+ を注入し、
拡散し、その後フォトエッチングよりべース電極部4b
を作成する〔図1〕。以上は、トレンチ部を2つ設けた
実施例について述べたが、トレンチ部は1つ設けるだけ
でも実施できる。図4はその場合を説明する図であり、
以下に図面を参照しつつ説明する。
【0015】図4(a)はトレンチ部を1つ設けた場合
の模式断面図であり、図4(b)は(a)図においてX
−Y断面の要部の模式図である。ここでは、1つのトレ
ンチ部10の側壁面に沿って形成されたP拡散層11内
にN+ 拡散層よりなるエミッタ領域13と、同じくP拡
散層11内にP+ 拡散層よりなるべース領域12が形成
されている。さらに、トレンチ部10の側壁面に沿って
P拡散層11近傍にN+ 拡散層よりなるコレクタ領域1
4が形成されている。
の模式断面図であり、図4(b)は(a)図においてX
−Y断面の要部の模式図である。ここでは、1つのトレ
ンチ部10の側壁面に沿って形成されたP拡散層11内
にN+ 拡散層よりなるエミッタ領域13と、同じくP拡
散層11内にP+ 拡散層よりなるべース領域12が形成
されている。さらに、トレンチ部10の側壁面に沿って
P拡散層11近傍にN+ 拡散層よりなるコレクタ領域1
4が形成されている。
【0016】なお、以上説明した本発明実施例はNPN
トランジスタを例として説明したが、この他PNPトラ
ンジスタについても同様に実施できる。さらに、べース
の電極取り出しは、ポリシリコンのみならず、P+ 拡散
を行い、メタルで取り出してもよいことはいうまでもな
い。
トランジスタを例として説明したが、この他PNPトラ
ンジスタについても同様に実施できる。さらに、べース
の電極取り出しは、ポリシリコンのみならず、P+ 拡散
を行い、メタルで取り出してもよいことはいうまでもな
い。
【0017】
【発明の効果】 以上説明したように、本発明によれ
ば、トレンチ側壁にバイポーラトランジスタを形成する
構成としたから、従来に比べ小面積でバイポーラトラン
ジスタを形成できる。したがって、大面積を必要とする
大電流を流すバイポーラトランジスタについても、その
面積を縮小することができる。その結果、3次元の高集
積化を実現でき、しかもチップ面積を小さくできること
から、歩留りは向上し、コストは低減する。
ば、トレンチ側壁にバイポーラトランジスタを形成する
構成としたから、従来に比べ小面積でバイポーラトラン
ジスタを形成できる。したがって、大面積を必要とする
大電流を流すバイポーラトランジスタについても、その
面積を縮小することができる。その結果、3次元の高集
積化を実現でき、しかもチップ面積を小さくできること
から、歩留りは向上し、コストは低減する。
【図1】 本発明実施例の模式断面図
【図2】 本発明実施例の製造方法を説明する図
【図3】 本発明実施例の製造方法を説明する図
【図4】 本発明の他の実施例を説明する図
【図5】 従来例を説明する図
1・・・・N型基板 2・・・・P型拡散層 3a,3b・・・・SiO2 4a,4b・・・・N+ ポリシリコン 5・・・・エミッタ領域 6・・・・コレクタ領域 7・・・・べース領域 10・・・・トレンチ部
Claims (1)
- 【特許請求の範囲】 【請求項1】 第1導電型基板に1つあるいは2つのト
レンチ部が形成され、上記1つのトレンチ部の側壁ある
いは上記2つのうち一方側のトレンチ部の側壁に面して
第2導電型拡散層が形成されているとともに、その第2
導電型拡散層の上記基板の表面にはべース領域が形成さ
れ、上記第2導電型拡散層内のトレンチ部の側壁に面し
てエミッタ領域が形成され、コレクタ領域は、トレンチ
部が1つの場合には上記第2導電型拡散層近傍で、か
つ、上記トレンチ部の側壁に面して形成され、また、ト
レンチ部が2つの場合にはこの2つのうちの他方側のト
レンチ部の上記べース領域側の側壁に面して形成されて
なるバイポーラトランジスタを搭載してなる半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17357491A JPH0521445A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17357491A JPH0521445A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0521445A true JPH0521445A (ja) | 1993-01-29 |
Family
ID=15963090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17357491A Pending JPH0521445A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0521445A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI452692B (zh) * | 2006-05-29 | 2014-09-11 | Seiko Instr Inc | 半導體裝置及其製造方法 |
-
1991
- 1991-07-15 JP JP17357491A patent/JPH0521445A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI452692B (zh) * | 2006-05-29 | 2014-09-11 | Seiko Instr Inc | 半導體裝置及其製造方法 |
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