JPH0521445A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0521445A JPH0521445A JP17357491A JP17357491A JPH0521445A JP H0521445 A JPH0521445 A JP H0521445A JP 17357491 A JP17357491 A JP 17357491A JP 17357491 A JP17357491 A JP 17357491A JP H0521445 A JPH0521445 A JP H0521445A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- diffusion layer
- sidewall
- bipolar transistor
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 基板に占める面積の小さい、かつ、高集積の
バイポーラトランジスタを搭載した半導体装置を提供す
ることを目的とする。 【構成】 第１導電型基板に１つあるいは２つのトレン
チ部が形成され、上記１つのトレンチ部の側壁あるいは
上記２つのうち一方側のトレンチ部の側壁に面して第２
導電型拡散層が形成されているとともに、その第２導電
型拡散層の上記基板の表面にはべース領域が形成され、
上記第２導電型拡散層内のトレンチ部の側壁に面してエ
ミッタ領域が形成され、コレクタ領域は、トレンチ部が
１つの場合には上記第２導電型拡散層近傍で、かつ、上
記トレンチ部の側壁に面して形成され、また、トレンチ
部が２つの場合にはこの２つのうちの他方側のトレンチ
部の上記べース領域側の側壁に面して形成されてなるバ
イポーラトランジスタを搭載する。
バイポーラトランジスタを搭載した半導体装置を提供す
ることを目的とする。 【構成】 第１導電型基板に１つあるいは２つのトレン
チ部が形成され、上記１つのトレンチ部の側壁あるいは
上記２つのうち一方側のトレンチ部の側壁に面して第２
導電型拡散層が形成されているとともに、その第２導電
型拡散層の上記基板の表面にはべース領域が形成され、
上記第２導電型拡散層内のトレンチ部の側壁に面してエ
ミッタ領域が形成され、コレクタ領域は、トレンチ部が
１つの場合には上記第２導電型拡散層近傍で、かつ、上
記トレンチ部の側壁に面して形成され、また、トレンチ
部が２つの場合にはこの２つのうちの他方側のトレンチ
部の上記べース領域側の側壁に面して形成されてなるバ
イポーラトランジスタを搭載する。
Description
【０００１】
【産業上の利用分野】 本発明は半導体装置に関し、更
に詳しくはバイポーラトランジスタを搭載する半導体装
置に関する。
に詳しくはバイポーラトランジスタを搭載する半導体装
置に関する。
【０００２】
【従来の技術】 図４は従来のバイポーラトランジスタ
の形成方法を経時的に示す模式断面図であり、以下に図
面を参照しつつ、従来のバイポーラトランジスタを、そ
の形成方法とともに説明する。まず、Ｐ型基板２０にＮ
+ 埋め込み層２１、エピタキシャル層２２およびＮ- ウ
ェル２３が形成し、さらにエピタキシャル層２２表面に
ロコス酸化膜２４を形成する。〔図５（ａ）〕。
の形成方法を経時的に示す模式断面図であり、以下に図
面を参照しつつ、従来のバイポーラトランジスタを、そ
の形成方法とともに説明する。まず、Ｐ型基板２０にＮ
+ 埋め込み層２１、エピタキシャル層２２およびＮ- ウ
ェル２３が形成し、さらにエピタキシャル層２２表面に
ロコス酸化膜２４を形成する。〔図５（ａ）〕。
【０００３】次に、そのロコス酸化膜２４表面にレジス
ト２５を塗布し、フォトリソグラフィ工程により、バイ
ポーラトランジスタの活性ベース領域となる部分を開口
し、その開口部分に11Ｂ+ イオンを注入する〔図５
（ｂ）〕。次いで、バイポーラトランジスタの外部ベー
スとなる部分をフォトリソグラフィ工程により開口し、
49ＢＦ2 イオンを注入し、外部ベースを形成する〔図５
（ｃ）〕。
ト２５を塗布し、フォトリソグラフィ工程により、バイ
ポーラトランジスタの活性ベース領域となる部分を開口
し、その開口部分に11Ｂ+ イオンを注入する〔図５
（ｂ）〕。次いで、バイポーラトランジスタの外部ベー
スとなる部分をフォトリソグラフィ工程により開口し、
49ＢＦ2 イオンを注入し、外部ベースを形成する〔図５
（ｃ）〕。
【０００４】最後に、バイポーラトランジスタのエミッ
タ領域およびコレクタ領域となる部分をフォトリソグラ
フィ工程により開口し、75Ａｓ+ イオンを注入すること
によりエミッタ領域およびコレクタ領域を形成し、バイ
ポーラトランジスタが完成する〔図５（ｄ）〕。
タ領域およびコレクタ領域となる部分をフォトリソグラ
フィ工程により開口し、75Ａｓ+ イオンを注入すること
によりエミッタ領域およびコレクタ領域を形成し、バイ
ポーラトランジスタが完成する〔図５（ｄ）〕。
【０００５】
【発明が解決しようとする課題】 ところが、従来技術
はバイポーラトランジスタをウェハ上に形成するため
に、面積を多く必要とする。特に、大電流を流すバイポ
ーラトランジスタを得るためには、大面積を必要とす
る。このような場合、ＩＣチップサイズが極端に大きく
なり、コストアップとなるばかりでなく、高集積化に対
応することができないという問題があった。
はバイポーラトランジスタをウェハ上に形成するため
に、面積を多く必要とする。特に、大電流を流すバイポ
ーラトランジスタを得るためには、大面積を必要とす
る。このような場合、ＩＣチップサイズが極端に大きく
なり、コストアップとなるばかりでなく、高集積化に対
応することができないという問題があった。
【０００６】本発明は以上の問題点を鑑み、なされたも
ので、基板に占める面積の小さい、かつ、高集積のバイ
ポーラトランジスタを搭載した半導体装置を提供するこ
とを目的とする。
ので、基板に占める面積の小さい、かつ、高集積のバイ
ポーラトランジスタを搭載した半導体装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】 本発明の半導体装置
は、第１導電型基板に１つあるいは２つのトレンチ部が
形成され、上記１つのトレンチ部の側壁あるいは上記２
つのうち一方側のトレンチ部の側壁に面して第２導電型
拡散層が形成されているとともに、その第２導電型拡散
層の上記基板の表面にはべース領域が形成され、上記第
２導電型拡散層内のトレンチ部の側壁に面してエミッタ
領域が形成され、コレクタ領域は、トレンチ部が１つの
場合には上記第２導電型拡散層近傍で、かつ、上記トレ
ンチ部の側壁に面して形成され、また、トレンチ部が２
つの場合にはこの２つのうちの他方側のトレンチ部の上
記べース領域側の側壁に面して形成されてなるバイポー
ラトランジスタを搭載してなることにより特徴づけられ
る。
は、第１導電型基板に１つあるいは２つのトレンチ部が
形成され、上記１つのトレンチ部の側壁あるいは上記２
つのうち一方側のトレンチ部の側壁に面して第２導電型
拡散層が形成されているとともに、その第２導電型拡散
層の上記基板の表面にはべース領域が形成され、上記第
２導電型拡散層内のトレンチ部の側壁に面してエミッタ
領域が形成され、コレクタ領域は、トレンチ部が１つの
場合には上記第２導電型拡散層近傍で、かつ、上記トレ
ンチ部の側壁に面して形成され、また、トレンチ部が２
つの場合にはこの２つのうちの他方側のトレンチ部の上
記べース領域側の側壁に面して形成されてなるバイポー
ラトランジスタを搭載してなることにより特徴づけられ
る。
【０００８】
【作用】 半導体基板上に形成されたトレンチ側壁に面
してエミッタ領域およびコレクタ領域を設けたから、小
面積のバイポーラトランジスタとなる。
してエミッタ領域およびコレクタ領域を設けたから、小
面積のバイポーラトランジスタとなる。
【０００９】
【実施例】 図１は本発明実施例を示す模式的断面図で
ある。以下に図面に基づいて説明する。Ｎ型基板１にト
レンチ部１０が形成され、その側壁にともにＮ+ 拡散層
なるコレクタ領域およびエミッタ領域が形成されてい
る。また、そのトレンチ部１０を挟むＮ型基板１にはＰ
+ 拡散層を有するべース領域が形成されている。また、
それぞれのトレンチ部１０内にはＳｉＯ2 ３ａを介し
て、Ｎ+ ポリシリコン４ａが堆積されている。すなわ
ち、このＮ+ ポリシリコン４ａは、それぞれのＮ+拡散
層から、それぞれコレクタ電極Ｃおよびエミッタ電極Ｅ
が取り出されている。また、Ｐ+ 拡散層直上のＳｉＯ2
３ｂが開口され、その開口部にＰ+ ポリシリコン４ｂが
堆積され、ベース電極Ｂを形成している。本発明実施例
は、以上の構成をなすバイポーラトランジスタが搭載さ
れた半導体装置である。
ある。以下に図面に基づいて説明する。Ｎ型基板１にト
レンチ部１０が形成され、その側壁にともにＮ+ 拡散層
なるコレクタ領域およびエミッタ領域が形成されてい
る。また、そのトレンチ部１０を挟むＮ型基板１にはＰ
+ 拡散層を有するべース領域が形成されている。また、
それぞれのトレンチ部１０内にはＳｉＯ2 ３ａを介し
て、Ｎ+ ポリシリコン４ａが堆積されている。すなわ
ち、このＮ+ ポリシリコン４ａは、それぞれのＮ+拡散
層から、それぞれコレクタ電極Ｃおよびエミッタ電極Ｅ
が取り出されている。また、Ｐ+ 拡散層直上のＳｉＯ2
３ｂが開口され、その開口部にＰ+ ポリシリコン４ｂが
堆積され、ベース電極Ｂを形成している。本発明実施例
は、以上の構成をなすバイポーラトランジスタが搭載さ
れた半導体装置である。
【００１０】以上の構成よりなる本発明実施例を製造す
る方法を、その経時的模式断面図である図２乃至図３に
基づいて、以下に説明する。まず、Ｎ型基板１に高エネ
ルギイオンの注入及び拡散によりボロンを約１０μｍの
深さまで埋め込み、べース領域となるＰ型拡散層２を形
成する〔図２（ａ）〕。
る方法を、その経時的模式断面図である図２乃至図３に
基づいて、以下に説明する。まず、Ｎ型基板１に高エネ
ルギイオンの注入及び拡散によりボロンを約１０μｍの
深さまで埋め込み、べース領域となるＰ型拡散層２を形
成する〔図２（ａ）〕。
【００１１】次に、Ｎ型基板１上にレジストＲ１を塗布
し、そのレジストＲ１をマスクとして、ベース拡散のジ
ャンクション部分が残るようにベースを横切る部分とベ
ース拡散の外側の部分のＮ型基板１を約１１μｍエッチ
ングすることにより、トレンチ部１０を形成する〔図２
（ｂ）〕。その後、このトレンチ部１０にＣＶＤにより
ノンドープのＳｉＯ2 ３ａを堆積し、埋めることによ
り、Ｎ型基板１表面上を平坦化する〔図２（ｃ）〕。
し、そのレジストＲ１をマスクとして、ベース拡散のジ
ャンクション部分が残るようにベースを横切る部分とベ
ース拡散の外側の部分のＮ型基板１を約１１μｍエッチ
ングすることにより、トレンチ部１０を形成する〔図２
（ｂ）〕。その後、このトレンチ部１０にＣＶＤにより
ノンドープのＳｉＯ2 ３ａを堆積し、埋めることによ
り、Ｎ型基板１表面上を平坦化する〔図２（ｃ）〕。
【００１２】次に、その平坦化したＮ型基板１上にレジ
ストＲ２を塗布し、エミッタ領域およびコレクタ領域と
なる部分までの約８μｍの深さにＳｉＯ2 ３ａを異方性
ドライエッチングする〔図２（ｄ）〕。その後、レジス
トＲ２を除去した後、このエッチングにより開口した凹
部およびＮ型基板１上にポリシリコン４ａを堆積し、平
坦化する。次に、そのポリシリコン４ａ上に、75Ａｓ+
をイオン注入し、拡散する〔図３（ａ）〕。
ストＲ２を塗布し、エミッタ領域およびコレクタ領域と
なる部分までの約８μｍの深さにＳｉＯ2 ３ａを異方性
ドライエッチングする〔図２（ｄ）〕。その後、レジス
トＲ２を除去した後、このエッチングにより開口した凹
部およびＮ型基板１上にポリシリコン４ａを堆積し、平
坦化する。次に、そのポリシリコン４ａ上に、75Ａｓ+
をイオン注入し、拡散する〔図３（ａ）〕。
【００１３】次に、Ｎ型基板１上にレジストＲ３を塗布
し、べース領域上のポリシリコン４ａを除去することに
より、エミッタ電極ポリシリコン、コレクタ電極ポリシ
リコンに分離する〔図３（ｂ）〕。次に、このＮ型基板
１上にＣＶＤによりＳｉＯ2 ３ｂを堆積した後、レジス
トＲ４を塗布し、フォトエッチングにより、外部ベース
領域直上のＳｉＯ2 ３ｂを穴開けをする〔図３
（ｃ）〕。
し、べース領域上のポリシリコン４ａを除去することに
より、エミッタ電極ポリシリコン、コレクタ電極ポリシ
リコンに分離する〔図３（ｂ）〕。次に、このＮ型基板
１上にＣＶＤによりＳｉＯ2 ３ｂを堆積した後、レジス
トＲ４を塗布し、フォトエッチングにより、外部ベース
領域直上のＳｉＯ2 ３ｂを穴開けをする〔図３
（ｃ）〕。
【００１４】最後に、その穴開けした部分にポリシリコ
ンを堆積した後、そのポリシリコンに11Ｂ+ を注入し、
拡散し、その後フォトエッチングよりべース電極部４ｂ
を作成する〔図１〕。以上は、トレンチ部を２つ設けた
実施例について述べたが、トレンチ部は１つ設けるだけ
でも実施できる。図４はその場合を説明する図であり、
以下に図面を参照しつつ説明する。
ンを堆積した後、そのポリシリコンに11Ｂ+ を注入し、
拡散し、その後フォトエッチングよりべース電極部４ｂ
を作成する〔図１〕。以上は、トレンチ部を２つ設けた
実施例について述べたが、トレンチ部は１つ設けるだけ
でも実施できる。図４はその場合を説明する図であり、
以下に図面を参照しつつ説明する。
【００１５】図４（ａ）はトレンチ部を１つ設けた場合
の模式断面図であり、図４（ｂ）は（ａ）図においてＸ
−Ｙ断面の要部の模式図である。ここでは、１つのトレ
ンチ部１０の側壁面に沿って形成されたＰ拡散層１１内
にＮ+ 拡散層よりなるエミッタ領域１３と、同じくＰ拡
散層１１内にＰ+ 拡散層よりなるべース領域１２が形成
されている。さらに、トレンチ部１０の側壁面に沿って
Ｐ拡散層１１近傍にＮ+ 拡散層よりなるコレクタ領域１
４が形成されている。
の模式断面図であり、図４（ｂ）は（ａ）図においてＸ
−Ｙ断面の要部の模式図である。ここでは、１つのトレ
ンチ部１０の側壁面に沿って形成されたＰ拡散層１１内
にＮ+ 拡散層よりなるエミッタ領域１３と、同じくＰ拡
散層１１内にＰ+ 拡散層よりなるべース領域１２が形成
されている。さらに、トレンチ部１０の側壁面に沿って
Ｐ拡散層１１近傍にＮ+ 拡散層よりなるコレクタ領域１
４が形成されている。
【００１６】なお、以上説明した本発明実施例はＮＰＮ
トランジスタを例として説明したが、この他ＰＮＰトラ
ンジスタについても同様に実施できる。さらに、べース
の電極取り出しは、ポリシリコンのみならず、Ｐ+ 拡散
を行い、メタルで取り出してもよいことはいうまでもな
い。
トランジスタを例として説明したが、この他ＰＮＰトラ
ンジスタについても同様に実施できる。さらに、べース
の電極取り出しは、ポリシリコンのみならず、Ｐ+ 拡散
を行い、メタルで取り出してもよいことはいうまでもな
い。
【００１７】
【発明の効果】 以上説明したように、本発明によれ
ば、トレンチ側壁にバイポーラトランジスタを形成する
構成としたから、従来に比べ小面積でバイポーラトラン
ジスタを形成できる。したがって、大面積を必要とする
大電流を流すバイポーラトランジスタについても、その
面積を縮小することができる。その結果、３次元の高集
積化を実現でき、しかもチップ面積を小さくできること
から、歩留りは向上し、コストは低減する。
ば、トレンチ側壁にバイポーラトランジスタを形成する
構成としたから、従来に比べ小面積でバイポーラトラン
ジスタを形成できる。したがって、大面積を必要とする
大電流を流すバイポーラトランジスタについても、その
面積を縮小することができる。その結果、３次元の高集
積化を実現でき、しかもチップ面積を小さくできること
から、歩留りは向上し、コストは低減する。
【図１】 本発明実施例の模式断面図
【図２】 本発明実施例の製造方法を説明する図
【図３】 本発明実施例の製造方法を説明する図
【図４】 本発明の他の実施例を説明する図
【図５】 従来例を説明する図
１・・・・Ｎ型基板 ２・・・・Ｐ型拡散層 ３ａ，３ｂ・・・・ＳｉＯ2 ４ａ，４ｂ・・・・Ｎ+ ポリシリコン ５・・・・エミッタ領域 ６・・・・コレクタ領域 ７・・・・べース領域 １０・・・・トレンチ部
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１導電型基板に１つあるいは２つのト
レンチ部が形成され、上記１つのトレンチ部の側壁ある
いは上記２つのうち一方側のトレンチ部の側壁に面して
第２導電型拡散層が形成されているとともに、その第２
導電型拡散層の上記基板の表面にはべース領域が形成さ
れ、上記第２導電型拡散層内のトレンチ部の側壁に面し
てエミッタ領域が形成され、コレクタ領域は、トレンチ
部が１つの場合には上記第２導電型拡散層近傍で、か
つ、上記トレンチ部の側壁に面して形成され、また、ト
レンチ部が２つの場合にはこの２つのうちの他方側のト
レンチ部の上記べース領域側の側壁に面して形成されて
なるバイポーラトランジスタを搭載してなる半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357491A JPH0521445A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357491A JPH0521445A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521445A true JPH0521445A (ja) | 1993-01-29 |
Family
ID=15963090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17357491A Pending JPH0521445A (ja) | 1991-07-15 | 1991-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI452692B (zh) * | 2006-05-29 | 2014-09-11 | Seiko Instr Inc | 半導體裝置及其製造方法 |
-
1991
- 1991-07-15 JP JP17357491A patent/JPH0521445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI452692B (zh) * | 2006-05-29 | 2014-09-11 | Seiko Instr Inc | 半導體裝置及其製造方法 |
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