JPS62183553A - 集積電子素子の製作方法 - Google Patents
集積電子素子の製作方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は集積電子素子の、特に高電圧PチャネルMo
Sトランジスタの製造方法に関するものであって、特定
的には上で特定した型のMOSトランジスタとたとえば
NPNおよびPNPバイポーラトランジスタ、Pチャネ
ルおよびNチャネルMO8およびD−MO8t−ランジ
スタまたはN+領領域設けられる集積された抵抗器のよ
うなエピタキシャル層でのN+領領域有する別の素子の
製造方法に関するものである。
Sトランジスタの製造方法に関するものであって、特定
的には上で特定した型のMOSトランジスタとたとえば
NPNおよびPNPバイポーラトランジスタ、Pチャネ
ルおよびNチャネルMO8およびD−MO8t−ランジ
スタまたはN+領領域設けられる集積された抵抗器のよ
うなエピタキシャル層でのN+領領域有する別の素子の
製造方法に関するものである。
現在、少なくとも1つの高電圧PチャネルMOSトラン
ジスタと特定された型の別の素子を含む集積回路を製造
するために、少なくともPチャネルMO8のドレイン延
長領域と、同じMOSおよび関連した素子のN+領領域
得るために一連の段階が設けられている。実際問題とし
て先行技術の素子では、表面はマスクされ、ドレイン延
長が設けられるであろう素子の主要表面でのみのホウ素
注入を可能にし、次に再びマスクされ、N4″領域を提
供するためにリン注入を行なう。次に続く熱処理は素子
表面の酸化と同様、関連領域でそれぞれホウ素およびリ
ンの拡散を引ぎ起こす。
ジスタと特定された型の別の素子を含む集積回路を製造
するために、少なくともPチャネルMO8のドレイン延
長領域と、同じMOSおよび関連した素子のN+領領域
得るために一連の段階が設けられている。実際問題とし
て先行技術の素子では、表面はマスクされ、ドレイン延
長が設けられるであろう素子の主要表面でのみのホウ素
注入を可能にし、次に再びマスクされ、N4″領域を提
供するためにリン注入を行なう。次に続く熱処理は素子
表面の酸化と同様、関連領域でそれぞれホウ素およびリ
ンの拡散を引ぎ起こす。
そのような方法は現在広範に使用されているが、それぞ
れドレイン延長部領域と付加的なN+領領域得るために
2つの異なるマスクを作る必要があるので高価である。
れドレイン延長部領域と付加的なN+領領域得るために
2つの異なるマスクを作る必要があるので高価である。
それゆえこの発明の狙いは、集積された電子素子、特に
わずかな数の処理段階を有する高電圧PチャネルMO8
t−ランジスタの製造方法を提供することである。
わずかな数の処理段階を有する高電圧PチャネルMO8
t−ランジスタの製造方法を提供することである。
この狙いの範囲内で、この発明の特定の目的は、エピタ
キシャル層のP−およびN+領領域形成するために1つ
のマスクのみを必要とし、こうして同じ素子を安く仕上
げるために、完成した電子素子の製造コストおよび時間
が減じられる方法を提供することである。
キシャル層のP−およびN+領領域形成するために1つ
のマスクのみを必要とし、こうして同じ素子を安く仕上
げるために、完成した電子素子の製造コストおよび時間
が減じられる方法を提供することである。
この発明の少なからぬ目的は、本来電子産業で公知であ
る1つの段階を用いて、それゆえ現在使用されている機
械によってたやすく行なわれることができ、さらに全く
信頼性があり、かつ公知の方法に従って製造された素子
と等しい素子の製造を可能にする方法を提供することで
ある。
る1つの段階を用いて、それゆえ現在使用されている機
械によってたやすく行なわれることができ、さらに全く
信頼性があり、かつ公知の方法に従って製造された素子
と等しい素子の製造を可能にする方法を提供することで
ある。
この狙いおよび述べられた目的そしてこれから後に明ら
かとなるであろうその他は、集積された電子素子、特に
高電圧PチャネルMOSトランジスタに製造方法で達成
され、その方法は素子の主要表面を規定するエピタキシ
ャル層を提供するだめの複数個の段階を含み、少なくと
も第1の領域は前記エピタキシャル層でP−導電性でか
つ少なくとも第2の領域は前記エピタキシャル層でN+
mIIf牲であり、前記第1の領域をP−導電性にする
ためにホウ素注入が素子の前記主要表面上にマスクなし
で行なわれ、そして前記第2の領域にN+導電性を設け
るためにヒ素の注入が適切なマスクによって、プリセッ
トされる前記主要表面の部分で行なわれ、続いて熱処理
段階が注入されたホウ素およびヒ素を拡散するために実
行され、そうして前記ホウ素および前記ヒ素は前記プリ
セット部分で相互作用しかつヒ素は前記プリセット領域
でホウ素の拡散を禁止することを特徴とする。
かとなるであろうその他は、集積された電子素子、特に
高電圧PチャネルMOSトランジスタに製造方法で達成
され、その方法は素子の主要表面を規定するエピタキシ
ャル層を提供するだめの複数個の段階を含み、少なくと
も第1の領域は前記エピタキシャル層でP−導電性でか
つ少なくとも第2の領域は前記エピタキシャル層でN+
mIIf牲であり、前記第1の領域をP−導電性にする
ためにホウ素注入が素子の前記主要表面上にマスクなし
で行なわれ、そして前記第2の領域にN+導電性を設け
るためにヒ素の注入が適切なマスクによって、プリセッ
トされる前記主要表面の部分で行なわれ、続いて熱処理
段階が注入されたホウ素およびヒ素を拡散するために実
行され、そうして前記ホウ素および前記ヒ素は前記プリ
セット部分で相互作用しかつヒ素は前記プリセット領域
でホウ素の拡散を禁止することを特徴とする。
この発明のさらに他の特性および利点は添付の図面を参
照して説明される、この発明に従った方法の好ましいが
余すところないわけではない実施例の以下の説明から明
らかとなるであろう。
照して説明される、この発明に従った方法の好ましいが
余すところないわけではない実施例の以下の説明から明
らかとなるであろう。
第2図は高電圧PチャネルMOSトランジスタとNPN
バイポーラトランジスタとを含む集積回路または素子の
製造における3つの連続した段階を例示するが、これら
は一方の側でのMOSトランジスタのドレイン延長部と
N+ソース領域の、そして他方でのバイポーラトランジ
スタのエミッタ領域およびコレクタを強化したmmのl
造の段階に限られている。
バイポーラトランジスタとを含む集積回路または素子の
製造における3つの連続した段階を例示するが、これら
は一方の側でのMOSトランジスタのドレイン延長部と
N+ソース領域の、そして他方でのバイポーラトランジ
スタのエミッタ領域およびコレクタを強化したmmのl
造の段階に限られている。
最初の構造は1で示されるPサブストレートとNエピタ
キシャル層2とを含み、かつN+埋設層領域3および集
積回路の主要表面どサブストレート1との間に延在する
P型絶縁領域4とを含む。
キシャル層2とを含み、かつN+埋設層領域3および集
積回路の主要表面どサブストレート1との間に延在する
P型絶縁領域4とを含む。
この段階では、バイポーラトランジスタのP型ベース領
域5とMOSトランジスタのP型ソースの6とドレイン
の7の領域とが既に形成されている。回路の主要表面上
では差をつけられた厚みを有する酸化物層8が設けられ
、その上でフォトレシストのマスク1Ii10が既に生
成されており、その層はドレイン延長部領域の上にある
領域を除いて主要表面すべてを覆っている。第2図では
、矢印11がホウ素注入を示し、−力点線12はマスク
10によって覆われていない領域でのエピタキシシル層
2で注入されたホウ素原子を示している。
域5とMOSトランジスタのP型ソースの6とドレイン
の7の領域とが既に形成されている。回路の主要表面上
では差をつけられた厚みを有する酸化物層8が設けられ
、その上でフォトレシストのマスク1Ii10が既に生
成されており、その層はドレイン延長部領域の上にある
領域を除いて主要表面すべてを覆っている。第2図では
、矢印11がホウ素注入を示し、−力点線12はマスク
10によって覆われていない領域でのエピタキシシル層
2で注入されたホウ素原子を示している。
先行技術の方法に従えば、ホウ素の注入後マスクは取除
かれ、そして第2のマスク(第2b図では15で示され
ている)が矢印16によって概略的に示されているリン
の注入を行なうために生成される。第2b図でわかるよ
うに、この段階の間取前にホウ素注入された領域は完全
に覆われ、そしてマスクはN+型領領域形成されるであ
ろう区域でウィンドウ部分を有する。その結果、この図
では点線17′はバイポーラトランジスタのエミッタ領
域を形成するためのリンの原子を示し、点線17″はコ
レクタのための強化領域を形成するであろう原子を示し
、そして点線17”’はMOSトランジスタの本体コン
タクトのために強化領域を構成するであろうリンの原子
を示す。この図では、7′はドレイン延長部を構成する
であろうホウ素原子の蓄積がある薄い領域を示している
。
かれ、そして第2のマスク(第2b図では15で示され
ている)が矢印16によって概略的に示されているリン
の注入を行なうために生成される。第2b図でわかるよ
うに、この段階の間取前にホウ素注入された領域は完全
に覆われ、そしてマスクはN+型領領域形成されるであ
ろう区域でウィンドウ部分を有する。その結果、この図
では点線17′はバイポーラトランジスタのエミッタ領
域を形成するためのリンの原子を示し、点線17″はコ
レクタのための強化領域を形成するであろう原子を示し
、そして点線17”’はMOSトランジスタの本体コン
タクトのために強化領域を構成するであろうリンの原子
を示す。この図では、7′はドレイン延長部を構成する
であろうホウ素原子の蓄積がある薄い領域を示している
。
先行技術に従えば、次に第2のマスクが完全に取除かれ
、熱処理が実行され注入されたホウ素およびリンの原子
を拡散する。第2C図で指摘されているようにこの段階
は、バイポーラトランジスタのエミッタ領域20と、バ
イポーラトランジスタのコレクタ領域21と、MOSト
ランジスタの本体コンタクトのためのN++化領域22
と、MOSトランジスタのP−ドレイン延長部領域7″
の形成を引き起こす。
、熱処理が実行され注入されたホウ素およびリンの原子
を拡散する。第2C図で指摘されているようにこの段階
は、バイポーラトランジスタのエミッタ領域20と、バ
イポーラトランジスタのコレクタ領域21と、MOSト
ランジスタの本体コンタクトのためのN++化領域22
と、MOSトランジスタのP−ドレイン延長部領域7″
の形成を引き起こす。
それゆえわかるように、先行技術に従った方法はホウ素
とリンの注入のために2つの別々のマスクを得るために
2つのリソグラフィツク処理を必要とする。
とリンの注入のために2つの別々のマスクを得るために
2つのリソグラフィツク処理を必要とする。
それに反してこの発明に従えば、N+型型置電性領域と
P−型の導電性の領域は1つのマスクによって形成され
、ヒ素と相互作用するときホウ素の異なる挙動を利用し
、これはリンの代わりにN“領域を得るために用いられ
得る。そのような挙動はそれぞれ注入後および熱処理に
よる拡散後、半導体層の内部のヒ素およびホウ素原子の
分布を示す第3図の2つの図の中で例示されている。特
に、その後の熱処理の後に第3a図で例示されるように
ヒ素およびホウ素の分布を引き起こす注入の場合、ヒ素
は第3b図の単一曲線で例示され得るような分布を有し
、ホウ素は同じ領域にヒ素が注入されたかされていない
かに依存している分布を有する。特に、破線の曲線B+
はヒ素が注入されていない半導体層でのホウ素の分布を
例示し、一方連続の曲11B++ は、もしヒ素が同じ
領域に注入されているなら、拡散後のホウ素の分布を示
す。わかるように、実際のところヒ素はホウ素の拡散に
対する抑制材を構成し、そのため実際問題としてずべて
の注入された領域でその挙動はヒ素原子注入によって支
配される。この挙動はこの発明に従った方法に採用され
、そのためホウ素注入を行なうための先行技術のマスキ
ングおよび関連のリソグラフィツクの処理をなくす。実
際問題として、この発明に従えばホウ素注入はすべでの
素子の主要表面上で行なわれ、そしてN1導電性を有し
て形成されるべき領域のみがヒ素を注入され、こうして
ここでの注入されたホウ素の拡散を禁止し最終的にN+
型型置電性領域を与える。 この発明に従った方法であ
るが、第2図の1つと似ている集積回路を製作するため
の方法の一興体例は第1図を参照して説明され、これは
この発明に従った方法の4つの連続段階を例示している
。この場合でもまた、エピタキシャル層内部でのN+お
よびp−st導電性領域の生成に関連した段階のみが説
明され、先行の段階を省き、第2a図で例示されるのと
同じ最初の構造を得るために先行技術に従って実行され
ている。その結果、同じ部分は同じ参照番号で参照され
ている。
P−型の導電性の領域は1つのマスクによって形成され
、ヒ素と相互作用するときホウ素の異なる挙動を利用し
、これはリンの代わりにN“領域を得るために用いられ
得る。そのような挙動はそれぞれ注入後および熱処理に
よる拡散後、半導体層の内部のヒ素およびホウ素原子の
分布を示す第3図の2つの図の中で例示されている。特
に、その後の熱処理の後に第3a図で例示されるように
ヒ素およびホウ素の分布を引き起こす注入の場合、ヒ素
は第3b図の単一曲線で例示され得るような分布を有し
、ホウ素は同じ領域にヒ素が注入されたかされていない
かに依存している分布を有する。特に、破線の曲線B+
はヒ素が注入されていない半導体層でのホウ素の分布を
例示し、一方連続の曲11B++ は、もしヒ素が同じ
領域に注入されているなら、拡散後のホウ素の分布を示
す。わかるように、実際のところヒ素はホウ素の拡散に
対する抑制材を構成し、そのため実際問題としてずべて
の注入された領域でその挙動はヒ素原子注入によって支
配される。この挙動はこの発明に従った方法に採用され
、そのためホウ素注入を行なうための先行技術のマスキ
ングおよび関連のリソグラフィツクの処理をなくす。実
際問題として、この発明に従えばホウ素注入はすべでの
素子の主要表面上で行なわれ、そしてN1導電性を有し
て形成されるべき領域のみがヒ素を注入され、こうして
ここでの注入されたホウ素の拡散を禁止し最終的にN+
型型置電性領域を与える。 この発明に従った方法であ
るが、第2図の1つと似ている集積回路を製作するため
の方法の一興体例は第1図を参照して説明され、これは
この発明に従った方法の4つの連続段階を例示している
。この場合でもまた、エピタキシャル層内部でのN+お
よびp−st導電性領域の生成に関連した段階のみが説
明され、先行の段階を省き、第2a図で例示されるのと
同じ最初の構造を得るために先行技術に従って実行され
ている。その結果、同じ部分は同じ参照番号で参照され
ている。
こうして、第1図はサブストレート1と、エピタキシャ
ル層2と、埋設層3および絶縁層4を含む構造を示す。
ル層2と、埋設層3および絶縁層4を含む構造を示す。
この構造はさらにバイポーラトランジスタのベース領域
5とMOS t−ランジスタのP型ソース領域6および
ドレイン領域7を含む。
5とMOS t−ランジスタのP型ソース領域6および
ドレイン領域7を含む。
素子の主要の上部表面では、差をつけられた厚み−10
= を有する酸化物層8が与えられ、N−MOSトランジス
タのゲート領域9が既に形成されている。
= を有する酸化物層8が与えられ、N−MOSトランジス
タのゲート領域9が既に形成されている。
この段階でホウ素注入(第1図では矢印25によって示
されている)が行なわれ、これは酸化物層8の厚みを減
じられた領域で集積回路または素子の主要表面上にホウ
素原子の蓄積につながり、これは概略的にベース領域5
での点線26と、強化されたN+型領領域形成されるで
あろうコレクタ領域での点線26′と、強化された本体
領域が形成されそしてMOSトランジスタのソース層6
の内部にある点線26″と、最後にドレイン延長部領域
を設けるためにドレイン領域7に隣接した点線26 ’
によって概略的に例示されている。
されている)が行なわれ、これは酸化物層8の厚みを減
じられた領域で集積回路または素子の主要表面上にホウ
素原子の蓄積につながり、これは概略的にベース領域5
での点線26と、強化されたN+型領領域形成されるで
あろうコレクタ領域での点線26′と、強化された本体
領域が形成されそしてMOSトランジスタのソース層6
の内部にある点線26″と、最後にドレイン延長部領域
を設けるためにドレイン領域7に隣接した点線26 ’
によって概略的に例示されている。
ホウ素注入が終わると、ヒ素がまだ注入されていない集
積回路の主要表面のプリセット部分」二に7オトレジス
ト層27の生成を含む1つのマスキングが行なわれる。
積回路の主要表面のプリセット部分」二に7オトレジス
ト層27の生成を含む1つのマスキングが行なわれる。
特に、ドレイン延長部が設けられるであろう領域が覆わ
れる。次に、矢印28によって第1図で示されるように
、ヒ素が注入され、保護されていない領域にヒ素原子の
蓄積を引き起こし、これは図において点線31(バイポ
ーラトランジスタのエミッタが形成されるであろう)と
点線32(強化されたコレクタ領域が形成されるであろ
う)と点線33(MOSトランジスタの強化された本体
コンタクト領域を形成するため)によって例示されてい
る。この図では、以前の注入によるホウ素原子が集中し
ている領域29.30、および7′もまた概略的に示さ
れている。
れる。次に、矢印28によって第1図で示されるように
、ヒ素が注入され、保護されていない領域にヒ素原子の
蓄積を引き起こし、これは図において点線31(バイポ
ーラトランジスタのエミッタが形成されるであろう)と
点線32(強化されたコレクタ領域が形成されるであろ
う)と点線33(MOSトランジスタの強化された本体
コンタクト領域を形成するため)によって例示されてい
る。この図では、以前の注入によるホウ素原子が集中し
ている領域29.30、および7′もまた概略的に示さ
れている。
処理の引き続きの段階は周知の態様で起こり、第1C図
および第1d図で例示されるように従来の構造の製造へ
とつながる。実際、ヒ素注入が終わると、現在の技術に
従ってマスクが取除かれ熱処理が行なわれ注入された原
子を拡散するのみならず素子の主要表面を酸化する。そ
の結果、ヒ素ホウ素原子の相互作用によって、特にホウ
素上でのヒ素によってもたらされる抑制によって、ホウ
素注入にかかわらずバイポーラトランジスタのエミッタ
を構成するN+型の領域35と、同じトランジスタの強
化されたコレクタゾーンを形成するN+型の領域36と
、MOSトランジスタのN+本本体コンタク梨型領域3
7と、MOSトランジスタのP−ドレイン延長部領域の
領域7″が形成される。さらに、酸化物層38が素子の
全体の主要上部表面上に形成される。次に通常の段階が
実行され、図において例示されるようなそれぞれの電極
とのコンタクトを提供するために、化学エツチングを通
して1ii38からの酸化物部分40と、気相化学成長
を介した第2の酸化物層部分41と、バイポーラトラン
ジスタのベース42、エミッタ43およびコレクタ44
のメタライゼーションとMOSトランジスタのソース4
5およびドレイン46のメタライゼーションとを得る。
および第1d図で例示されるように従来の構造の製造へ
とつながる。実際、ヒ素注入が終わると、現在の技術に
従ってマスクが取除かれ熱処理が行なわれ注入された原
子を拡散するのみならず素子の主要表面を酸化する。そ
の結果、ヒ素ホウ素原子の相互作用によって、特にホウ
素上でのヒ素によってもたらされる抑制によって、ホウ
素注入にかかわらずバイポーラトランジスタのエミッタ
を構成するN+型の領域35と、同じトランジスタの強
化されたコレクタゾーンを形成するN+型の領域36と
、MOSトランジスタのN+本本体コンタク梨型領域3
7と、MOSトランジスタのP−ドレイン延長部領域の
領域7″が形成される。さらに、酸化物層38が素子の
全体の主要上部表面上に形成される。次に通常の段階が
実行され、図において例示されるようなそれぞれの電極
とのコンタクトを提供するために、化学エツチングを通
して1ii38からの酸化物部分40と、気相化学成長
を介した第2の酸化物層部分41と、バイポーラトラン
ジスタのベース42、エミッタ43およびコレクタ44
のメタライゼーションとMOSトランジスタのソース4
5およびドレイン46のメタライゼーションとを得る。
上の説明かられかるように、この発明は完全に意図され
た狙いを達成する。実際、先行技術の方法よりも少ない
段階でN+およびP−導電性の領域の製造をし、特にリ
ソグラフィツク処理をなくすることを通してその結果完
成された製品の製造時間およびコストが減じられる方法
が開示されている。
た狙いを達成する。実際、先行技術の方法よりも少ない
段階でN+およびP−導電性の領域の製造をし、特にリ
ソグラフィツク処理をなくすることを通してその結果完
成された製品の製造時間およびコストが減じられる方法
が開示されている。
上で説明された方法はそれゆえそれ自身雷子素子の製造
で産業分野では周知である段階を含みそれゆえ現在使用
できる機械で達成され得るが、周知のものより簡単であ
る。
で産業分野では周知である段階を含みそれゆえ現在使用
できる機械で達成され得るが、周知のものより簡単であ
る。
こうして考えられている発明は多数の修正および変形が
可能で、それらのすべてはこの発明の概念の範囲内にあ
る。特に、この発明に従った方法はチャネルおよびソー
ス延長部領域を形成するために高電圧PチャネルMOS
トランジスタのみをa造したり、または単一の集積回路
で高電圧PチせネルMO8トランジスタおよびたとえば
PNPバイポーラトランジスタ、NチャネルおよびPチ
ャネルMO8およびD−MOSトランジスタのような他
の素子を製作するのみならず、N+層によって形成され
る集積された抵抗器を製造するために用いられ得る。さ
らに、まず初めにホウ素注入段階を行なって次にヒ素注
入段階を行なうことが好ましいが、2つの段階は互いに
交換することができ同じ結果を達成する。
可能で、それらのすべてはこの発明の概念の範囲内にあ
る。特に、この発明に従った方法はチャネルおよびソー
ス延長部領域を形成するために高電圧PチャネルMOS
トランジスタのみをa造したり、または単一の集積回路
で高電圧PチせネルMO8トランジスタおよびたとえば
PNPバイポーラトランジスタ、NチャネルおよびPチ
ャネルMO8およびD−MOSトランジスタのような他
の素子を製作するのみならず、N+層によって形成され
る集積された抵抗器を製造するために用いられ得る。さ
らに、まず初めにホウ素注入段階を行なって次にヒ素注
入段階を行なうことが好ましいが、2つの段階は互いに
交換することができ同じ結果を達成する。
さらに、すべて詳細は他の技術的に同等物と置換されC
もよい。
もよい。
第1図はこの発明に従った方法で第2図と同じ素子の製
造をするための4つの連続段階を例示する。 第2図は先行技術に従って高電圧PチャネルMoSトラ
ンジスタとNPNバイポーラトランジスタを製作するた
めの3つの連続段階を例示する。 第3図はそれぞれ注入後および拡散後に半導体内にヒ素
およびホウ素の分布に関した2つの図を示す。 図において、1はPサブストレート、2はNエピタキシ
ャル層、3は埋設層領域、4はP型組縁領域、5はP型
ベース領域、6はP型ソース領域、7はP型ドレイン領
域、8は酸化物層、10はマスク層、20はエミッタ領
域、21はコレクタ領域、22はN+強化領域、27は
フォトレジスト層、38は酸化物層、41は第2の酸化
物層、42はベースメタライゼーシミン、43はエミツ
タメタライゼーシ1ン、44はコレクタメタライゼーシ
ョン、45はソースメタライゼーション、46はドレイ
ンメタライゼーションである。 特許出願人 エッセ・ジ・エッセ・ミクロエレ手続補正
書(方式) 昭和62年2月27日
造をするための4つの連続段階を例示する。 第2図は先行技術に従って高電圧PチャネルMoSトラ
ンジスタとNPNバイポーラトランジスタを製作するた
めの3つの連続段階を例示する。 第3図はそれぞれ注入後および拡散後に半導体内にヒ素
およびホウ素の分布に関した2つの図を示す。 図において、1はPサブストレート、2はNエピタキシ
ャル層、3は埋設層領域、4はP型組縁領域、5はP型
ベース領域、6はP型ソース領域、7はP型ドレイン領
域、8は酸化物層、10はマスク層、20はエミッタ領
域、21はコレクタ領域、22はN+強化領域、27は
フォトレジスト層、38は酸化物層、41は第2の酸化
物層、42はベースメタライゼーシミン、43はエミツ
タメタライゼーシ1ン、44はコレクタメタライゼーシ
ョン、45はソースメタライゼーション、46はドレイ
ンメタライゼーションである。 特許出願人 エッセ・ジ・エッセ・ミクロエレ手続補正
書(方式) 昭和62年2月27日
Claims (4)
- (1)集積された電子素子、特に高電圧PチャネルMO
Sトランジスタを製造するための方法であつて、素子の
主要表面を規定するエピタキシャル層を形成し、前記エ
ピタキシャル層では少なくとも第1のP型領域と少なく
とも第2のN型領域とを形成し、前記第1のP型領域を
形成するためにホウ素注入が前記主要表面上でマスクな
しに行なわれ、そして前記第2のN型領域を形成するた
めにヒ素注入がマスクを介して前記素子の主要表面の選
択的な部分上で行なわれ、そして次に熱処理段階が実行
されて注入されたホウ素およびヒ素を拡散し、それによ
って前記選択的部分で前記ホウ素と前記ヒ素の間の相互
作用およびヒ素によるホウ素拡散の抑制が発生すること
を特徴とする、方法。 - (2)それが電子素子を製造する目的で、前記ホウ素注
入、次にヒ素注入、さらに公知の段階を行う前に、前記
素子の主要表面に差をつけた厚みを有する酸化物層を形
成することを含むことを特徴とする、特許請求の範囲第
1項に記載の方法。 - (3)少なくとも前記第1のP型領域を有する少なくと
も1つの第1の電子素子と、少なくとも前記第2のN型
領域を有する少なくとも1つの第2の電子素子とを同時
に製造することを特徴とする、特許請求の範囲第1項ま
たは第2項に記載の方法。 - (4)前記少なくとも1つの第1の電子素子が高電圧P
チャネルMOSトランジスタであることを特徴とし、前
記第1のP型領域の導電性はドレイン延長部領域であっ
てかつ前記少なくとも1つの第2の素子はNPNおよび
PNPトランジスタ、NチャネルおよびPチャネルのM
OSおよびD−MOSトランジスタおよびN導電性領域
で形成される集積抵抗器の中で選択されることを特徴と
する、特許請求の範囲第3項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT19173/86A IT1188309B (it) | 1986-01-24 | 1986-01-24 | Procedimento per la fabbricazione di dispositivi elettronici integrati,in particolare transistori mos a canale p ad alta tensione |
IT19173A/86 | 1986-01-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62183553A true JPS62183553A (ja) | 1987-08-11 |
JP2721877B2 JP2721877B2 (ja) | 1998-03-04 |
Family
ID=11155505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62015042A Expired - Fee Related JP2721877B2 (ja) | 1986-01-24 | 1987-01-23 | 集積電子素子の製作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4721686A (ja) |
EP (1) | EP0231811B1 (ja) |
JP (1) | JP2721877B2 (ja) |
DE (1) | DE3788438T2 (ja) |
IT (1) | IT1188309B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06342914A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 半導体装置の製造方法 |
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KR930008899B1 (ko) * | 1987-12-31 | 1993-09-16 | 금성일렉트론 주식회사 | 트랜칭(trenching)에 의한 바이-씨모스(Bi-CMOS)제조방법 |
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-
1986
- 1986-01-24 IT IT19173/86A patent/IT1188309B/it active
-
1987
- 1987-01-21 DE DE87100765T patent/DE3788438T2/de not_active Expired - Fee Related
- 1987-01-21 EP EP87100765A patent/EP0231811B1/en not_active Expired - Lifetime
- 1987-01-22 US US07/006,037 patent/US4721686A/en not_active Expired - Lifetime
- 1987-01-23 JP JP62015042A patent/JP2721877B2/ja not_active Expired - Fee Related
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Also Published As
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---|---|
DE3788438T2 (de) | 1994-04-07 |
JP2721877B2 (ja) | 1998-03-04 |
IT1188309B (it) | 1988-01-07 |
EP0231811B1 (en) | 1993-12-15 |
EP0231811A3 (en) | 1988-03-02 |
US4721686A (en) | 1988-01-26 |
IT8619173A0 (it) | 1986-01-24 |
EP0231811A2 (en) | 1987-08-12 |
DE3788438D1 (de) | 1994-01-27 |
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Legal Events
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---|---|---|---|
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