KR0172829B1 - 반도체 메모리 셀어레이 - Google Patents

Abstract

본 발명은 반도체 메모리 셀어레이에 관한 것으로, DRAM 셀어레이의 게이트관련 불량을 방지하고 활성영역패턴을 변화시켜서 공정제어를 용이하게 할 수 있도록 한 것이다.

이와 같은 본 발명 메모리 셀어레이는 대각선 방향으로 계단형태로 서로 평행하게 형성되는 복수개의 활성영역패턴, 상기 활성영역패턴 상부에 일정간격으로 직선라인으로 형성된 복수개의 게이트패턴, 계단형태로 형성된 이웃하는 상기 활성영역패턴에 서로 엇갈리도록 형성된 커패시터 콘택을 포함하여 구성됨을 특징으로 한다.

Description

반도체 메모리 셀어레이

제1도는 종래의 DRAM 셀어레이 구조도.

제2도는 본 발명에 의한 DRAM 셀어레이 제조공정순서도.

* 도면의 주요부분에 대한 부호의 설명

1 : 소자분리영역 2 : 활성영역

3 : 게이트라인 4 : 커패시터 콘택

5 : 금속배선 콘택

본 발명은 반도체 메모리 셀어레이에 관한 것으로 특히 DRAM(Dynamic Random Access Memory)에 게이트관련 불량을 방지하고 공정제어를 용이하게 할 수 있도록 한 게이트라인 및 활성영역패턴에 관한 것이다.

종래의 DRAM 셀어레이의 평면구조 및 부분적인 단면구조를 제1도에 도시하였다. 제1도 (a)는 평면구조를 나타낸 것이고, 제1도 (b)는 제1도 (a)의 A-A'선에 따른 단면구조를 나타낸 것이다.

종래의 DRAM셀 어레이는 잘 알려진 LOCOS(Local Oxidation Of Silcon)공정에 의해 형성된 필드산화막으로 된 소자분리영역(1)에 의해 정의되는 활성영역(2)이 제1도의 평면도와 같이 엇갈려 위치하고, 게이트라인(3)이 활성영역(2)에 형성된 커패시터 콘택(4)과 금속배선 콘택(5) 양측을 구불구불한 형태로 지나간다. 커패시터 콘택(4)과 금속배선 콘택(5)은 제1도 우측의 구조단면도에 도시된 바와 같이 각각 커패시터가 접속되는 부분의 콘택과 금속배선이 접속되는 부분을 나타낸다.

상기와 같이 구성되는 DRAM 셀어레이에 있어서, 게이트에 게이트접압이 가해지면 활성영역위의 게이트 아래에 채널이 형성되어 데이터가 금속배선과 커패시터사이를 이동하게 된다.

상기한 종래기술은 활성영역위를 지나는 게이트패턴이 구불구불한 형태로 되어 있어 단일면적내에서 게이트가 차지하는 면적이 크고, 그만큼 게이트 패턴 사이가 좁아지는 부분이 발생하여 공정마진이 부족하게 된다.

또한 종래의 LOCOS구조상 활성영역위에 형성되는 커패시터끼리 단락이 발생할 확률이 높다는 문제가 있다.

본 발명은 이와 같은 문제를 해결하기 위한 것으로, 활성영역패턴 구조와 게이트패턴구조를 변경함으로써 종래의 셀커패시턴스를 유지하면서도 공정제어를 용이하게 하고 게이트관련불량을 방지할 수 있는 DRAM셀어레이구조를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 셀어레이는 대각선 방향으로 계단형태로 서로 평행하게 형성되는 복수개의 활성영역패턴, 상기 활성영역패턴 상부에 일정간격으로 직선라인으로 형성된 복수개의 게이트패턴, 계단형태로 형성된 이웃하는 상기 활성영역패턴에 서로 엇갈리도록 형성된 커패시터 콘택을 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명 반도체 메모리 셀어레이를 상세히 설명한다.

제2도에 본 발명에 의한 DRAM 셀어레이 제조공정을 도시한 바, 평면구조와 평면구오의 부분적인 단면구조에 따른 제조공정을 나타내었다.

먼저, 제2도(a)에 도시된 바와 같이 반도체기판(100)상에 소자분리영역(1)과 활성영역(2)을 정의한다. 이때 활성영역(2)은 대각선방향으로 계단형태로 평행하게 형성되도록 정의하고 소자분리영역(1)에 LOCOS공정으로 필드산화막을 형성한다.

이어서 제2도(b)에 도시된 바와 같이 게이트라인(3)을 일정간격을 두고 배열되는 직선라인의 형태로 형성한다.

다음에 제2도(c)에 도시된 바와 같이 기판 전면에 절연층(도시하지 않음)을 형성한 후, 이를 선택적으로 식각하여 커패시터콘택(4)을 활성영역(2)상의 게이트라인(3)과 게이트라인(3) 사이에 형성한다. 이어서 통상의 공정에 의해 상기 커패시터콘택(4)을 통해 활성영역(2)에 접속되는 커패시터(10)을 형성한다.

이어서 제2도(d)에 도시된 바와 같이 상기 커패시터(10)가 형성된 반도체 기판(100) 전면에 절연층(도시하지 않음)을 형성한 후, 이를 선택적으로 식각하여 게이트라인(3)과 게이트라인(3)사이의 활성영역(2) 상부, 즉 커패시터(10)와 커패시터(10) 사이의 활성영역(2) 상부에 금속배선콘택(5)을 형성한 다음, 금속을 증착하고 소정패턴으로 패터닝하여 금속배선(11)을 형성한다.

이상과 같이 본 발명은 활성영역을 대각선방향으로 계단형태로 평행하게 형성하고, 게이트라인을 일정간격을 갖는 직선라인으로 형성함으로써 종래의 셀커패시턴스를 유지하면서도 종래 구불구불한 게이트패턴에 기인하 불량(게이트간의 단락, 헐레이션(halation)등)을 근본적으로 방지할 수 있으며, 공정마진이 커지므로 공정조절이 용이하고, 그만큼 게이트패턴을 축소시킬 수 있어 소자의 고집적화에 유리하게 된다.

또한, 활성영역이 계단형으로 형성되었고, 커패시터콘택 및 금속배선콘택이 계단형태의 이웃하는 활성영역에 엇갈리도록 형성되었으므로 커패시터간의 쇼트발생도 억제할 수 있다.

Claims (1)

1. 대각선 방향으로 계단형태로 서로 평행하게 형성되는 복수개의 활성영역패턴, 상기 활성영역패턴 상부에 일정간격으로 직선라인으로 형성된 복수개의 게이트패턴, 계단형태로 형성된 이웃하는 활성영역패턴에 서로 엇갈리도록 형성된 커패시터 콘택을 포함하여 구성됨을 특징으로 하는 반도체 메모리 셀어레이.