JPS61120474A - Ｅｐｒｏｍメモリマトリクス及びそれへの書込み方法 - Google Patents

Ｅｐｒｏｍメモリマトリクス及びそれへの書込み方法

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JPS61120474A
JPS61120474A JP60248153A JP24815385A JPS61120474A JP S61120474 A JPS61120474 A JP S61120474A JP 60248153 A JP60248153 A JP 60248153A JP 24815385 A JP24815385 A JP 24815385A JP S61120474 A JPS61120474 A JP S61120474A
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    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、対称性の基本的ＭＯＳセルを用いたＥＰＲＯ
Ｍメモリマトリクス及びそれへの書込み方法に関するも
のである。
〔従、末技術〕
対称的な基本的ＭＯ５（金属酸化物半導体）で作られた
従来のＥＰＲＯＭ　（電気的にプログラム可能な読み取
り専用メモリ）は、ゲートライン及びソースラインに対
し直角のメタライゼーションラインに電気的に接続され
、ドレイン接続部が、１つのゲートライン及びそれぞれ
対を成す次のゲートラインとの間に挿入され、アースに
接続された平行のソースラインによって間隔を置かれた
浮動ゲート領域で重ね合わされ、且つセルファラインさ
れた対のコントロールゲートラインの構成用としてよく
知られている。
フィールド酸化物領域は、マトリクスの基本セルを互い
に隔離するためにゲートラインとその下のシリコン基板
の間に形成される。
この技術で作られたメモリは、寸法に限界がある。即ち
、主として、ゲートラインとソースラインとの間の公差
、ゲートラインとドレインコンタクトとの間の距離及び
個々のセルの横の寸法を一定の最小寸法より小さくする
可能性はない。
〔発明の目的〕
本発明の目的は、シリコン基板の上に、ドレインライン
と平行且つ交互に配置された第１及び第２のソースライ
ン、前記ソースライン及びドレインラインに跨って浮動
ゲート領域及び前記ソースライン及びドレインラインに
直角に展開され、前記浮動ゲート領域上に重ね合され、
且つセルファラインドされた平行のコントロールゲート
ラインから成る対称性の基本的ＭＯＳセルを有するＥＰ
ＲＯＭメモリマトリクスを評価することである。
〔発明の構成〕
以上の目的を達成するための本発明のＥＰＲＯＭメモリ
マトリクスは、シリコン基板上に、ドレインラインと交
互に平行して配置された第１及び第２の複数体のソース
ライン、前記ソースライン及びドレインラインに跨る浮
遊ゲート領域、及び前記ソースライン及びドレインライ
ンに直角に展開し、且つその上に重ねられており、前記
浮遊ゲート領域とセルファラインする平行なコントロー
ルゲートラインから成り、対称性の基本ＭＯＳセルを用
いたことを特徴とするものである。
更に、前記ＥＰＲＯＭメモリマトリクスに書き込むため
の本発明の方法は、前記メモリマトリクスの前記セルか
ら選ばれた各セルに対して、該セルに対応するゲートラ
イン及びドレインラインの正の電圧源に接続し、前記の
選ばれたセルに対応するソースライン及び前記以外の複
数体の他のソースラインの総てのアース端子に接続し、
他の複数体のソースラインの総てが前記正の電圧及びア
ースの間の中間の電位にすることを特徴とするものであ
る。
前記のメモリ構造は、非常に興味のある小型化、セル密
度及びコンパクト化の限界に達している従来のメモリの
寸法上の問題を解決する。
例示して見れば、１．５μ技術よにより、本発明による
各メモリセルに割り当てられる面積は９μ２であるのに
対し、従来のメモリは３６μ２である。
以上に定義した構成による本発明のメモリは、臨界的配
列が要求されず、ドレインコンタクトが介入しておらず
、異なるセルの間に絶縁のためのフィールド酸化物が要
求されず、且つメモリが二重且つ複数のソースラインを
提供するのでメモリと共同したデコーディング回路の配
列を促進するようなドレインスペースを持つものである
と考えられるべきである。
本発明によるメモリの選ばれたセルを製造し又は設計す
るためにの書込み方法は、選ばれた前記セルに対応する
ゲートライン及びドレインラインを正の電圧源に接続し
、前記選ばれたセルに対応するソースライン及び同じ複
数体の他のソースラインをアースし、他の複数体のソー
スラインは前記の正の電圧源及びアースの間の中間の電
位にしておくという発明によって案出されたものである
。
本発明方法においては、正の電圧源に接続されたものと
別のゲートラインの総てのセルは、書込みから締め出さ
れるばかりでなく、又、これらは、同じゲートラインに
連合され、且つ選ばれたセルに対応する複数体の正の電
圧源に接続されたドレインと隣りのソースラインとの間
に挾まれている。３つの数の前記セルは、これらに書込
むためには余りに弱い電流がトラバースされる。その結
果、前記上の電圧源及びドレインラインの間に直列に接
続されている。それ故に選ばれたセルのみに正しく書込
むことが保証される。
本発明によるメモリの残りの問題は、基本的には総てシ
リコン基板中にＮ　拡散されるソースライン及びドレイ
ンラインの高い固有抵抗にある。本発明によれば、この
問題は、前以って隣接したゲートラインの間に作られた
スペース中にゲートラインと平行して配列された一対の
メタライゼーションラインによって各複数体のソースラ
インと一緒に電気的に接続することと前記スペースの一
つと、その隣のスペースとの間のドレインライン上に形
成される他のメタライゼーションラインとドレインライ
ンとのショートサーキットを作ることで解決される。ホ
ン発明方法で、ソースライン及びドレインラインは、メ
タライゼーションラインと接続から一番遠い点で最小の
電位差を確実にする通常の電位に前以って定めた間隔で
接続される。
しかしながら、前記問題の解決は、メタライゼーション
コンタクトを作るという別の問題が生ずる。寸法及び機
能上の観点から好ましい解決は、ソースライン及びドレ
インラインとメタライゼーションコンタクトの自己配列
することである。この方法において、接続の為に失われ
る面積は、より小さく、又、それにつれてマトリクスの
与えられた有効な領域のためのゲートラインの数は、大
きくなる。
本発明の特徴は、添付の図に示された実施例による以下
の詳細な説明によって明らかにされる。
第１図は、本発明によるメモリマトリクス部分中のソー
スライン、ドレインライン及びゲートラインの配置の概
要を示す平面図である。
第２図は、第１図のＨ−Ｈ１ｆｒ面による前記メモリ部
分を示している。
第３図は、第１図の■−■断面断面上る前記メモリ部分
を示す。
第４図は、第１図に示されるもののようなソースライン
、ドレインライン及びゲートライン並びに相隣る部分の
間のスペースに対応するメモリマトリクスのもう一つの
部分中の接続及びメタライゼーションラインの配置の概
要を示す平面図である。
第５図は、第４図のｖ−■断面によるメモリ部分を示す
。
第６図は、第４図に示された配置に対するどちらかの一
つを選ぶべき解答を示す。
第１図、第２図及び第３図について説明すると、対称性
の基本的ＭＯＳセル（各セルは文字Ｃによって示されて
しる）によって形成されたメモリマトリクスＭの一部の
構造が示されている。
単一結晶体のシリコン基板ＳＳ上に平行なドレインライ
ンＤと交互に配置した平行な２つの複合体のソースライ
ンＳ１及びＳ２のＮ＋　ドープの拡散による複数のドー
プによって作られたものから成っている。前記Ｎ？ライ
ンは、基板ＳＳのＰ′″ドーピング領域を挾むことによ
って電気的に分割されている。
ここまでに定義された単位体は、隣接したソースライン
及びドレインラインに跨って作られた浮遊ゲートＦの領
域を配置したサーマル酸化物０１の層によって覆われて
いる。更にサーマル酸化物０１が、又、前記領域Ｆ−ｔ
−覆っており、又、前記層の上に領域Ｆと共に多結晶シ
リコンで作られたコントロールゲートＧの平行するライ
ンを配設し、且つ自己配列する。デボジフトされた酸化
物層０２は、定義された一連の構造、基本的にはソース
Ｓ１又はＳ２の一つのラインで仕立てたソース、ドレイ
ンＤの一つのラインで仕立たドレイン、一つの浮遊ゲー
トＦ且つゲー）Ｇの一つのラインで仕立たゲートによっ
てそれぞれが構成されたメモリセ・ルＣのマトリクス部
分を覆っている。
メモリマトリクスは、第１図〜第３図に示したように、
予め、確立されたスペース■と共に、又メタライゼーシ
ョンラインと接続して用いられ、順次に１つの側に他を
置く複数の部分から成っている。前記メタライゼーショ
ンラインと接続する目的は、Ｎ１拡散の高い固有抵抗の
ためにソースライン及びドレインラインに沿って電位の
変化を制限するためである。
前記スペースの一つば、第４図及び第５図に示さており
、ソースラインのために、ゲートラインＧに平行して配
列された一対のメタライゼーションラインＭＳ及びＭＳ
２を提供し、コンタクト領域Ｃ３工及びＣ３２によって
、それぞれソースラインＳ１及びＳ２に電気的に接続さ
れる。ドレインラインのために前記ドレインライン上に
重ねられたメタライゼーションラインＭＤが投けられ（
第３図）、前記スペース中に含まれる接続域ＣＤでショ
ートサーキット機能で、電気的に接続され、多結晶性シ
リコン又は珪化物の線条ＳＤを接続することによって両
者が接続されている。
前記スペースの一つは、第４図及び第５図に示す解決例
には、ソースラインＳ１及びＳ２並びにメタライゼーシ
ョンラインＭＳＩ及びＭＳ２との間に自己配列接続Ｃ３
Ｉ及びＣ５２の形成を提供される第６図中に示されたも
のが好ましい。このシステムで、接続部の大きさが低減
され、そしてメタライゼーションライン及びこれら自身
の接続のために設計されたスペースのため、その接続部
が存在する。加えて、各ソースラインは、第４図のよう
に総ての二つのスペースの代りに各スペースＩでメタラ
イゼーションコンタクトを持つ。このスペースの不足は
、メタライゼーションコンタクトなしで、第１図に示し
たようにマトリクス部分Ｍの複数体のソースラインか又
は隣接するメモリ部分Ｍの他の複数体のソースラインか
の何れかを除外する。
その結果一つのスペースと次のスペースとの間のゲート
ライン、したがって幾つかのメモリセルの数が、より大
きくなる。
本発明の書込み方法は、図中に示されたメモリマトリク
スの使用は、次の書込み方法が要求される。書込みのた
めに選ばれたセルは、第１図中にＣ゛によって示された
ものであるとすると、対応するドレインラインＤ及び対
応するゲートラインＧは、正の電圧源に接続され、そし
て他の総てのドレインが浮遊したままとし、又、総ての
他のゲートラインはアースされる。対応するソースライ
ンＳ２は、同じ複数体の別のソースラインＳ２の総てと
共にこれらに接続されているメタライゼーションＭＳ２
を通じてアースするために順次接続され、メタライゼー
ションラインＭＳＩによって内部接続された他の複数体
のソースラインＳ１の総ては浮動のまま残される。この
方法では、選ばれたセルＣ゛　は、正の電位のドレイン
及びコントロールゲート、アースされたソースを持ち、
それで書込みが達成される。異なるゲートラインのセル
は、これらの元の状態のまま残る。同様に、セルＣ°に
対応するドレインラインと、セルＣ′に対応する一つと
して同じ複数体Ｓ２の最も近いソースラインとの間の同
じゲートライン上に配置される。このとき、３つのセル
が、一連の電気的に接続されており、それだからトラバ
ースされたセルに書き込みするのにあまり弱い電流によ
ってトラバースされるからである。
〔発明の効果〕
本発明のメモリマトリクスは、以上のように構成するこ
とにより、従来の対称的な基本的ＭＯ３で作られたＥＰ
ＲＯＭより小型化、セル密度及びコンパクト化の問題を
解決し、従来より遥かに必要面積を小さくすることがで
き、その書く込み方法を以上に説明した構成とすること
によって正確に行うことができるので、実用上有利に使
用することができる。
【図面の簡単な説明】
第１図は一実施例によるメモリマトリクス部分の平面図
、第２図は第１図の■−■断面図、第３図は第１図のｍ
−ａｔ断面図、第４図はコンタクト及びメタライゼーシ
ョンラインの配置の概要を示す平面図、第５図は第４図
のＶ−Ｖ断面図、第６図は第４図の別の実施例による平
面図である。 ０１・・・サーマル酸化物、０２・・・デポジットされ
た酸化物、Ｃ・・・ＭＯＳセル、Ｃ”・・・選ばれたセ
ル、ＣＤ・・・コンタクト領域、ＣＳ１．Ｃ５２・・・
コンタクト領域、Ｄ・・・ドレインライン、Ｆ・・・浮
遊ゲート、Ｇ・・・コントロールゲート、Ｍ・・・メモ
リマトリクス、ＭＯ，ＭＳｌ、ＭＳ２・・・メタライゼ
ーションライン、Ｓｌ。 Ｓ２・・・ソースライン、ＳＤ・・・ストリップ、ＳＳ
・・・基板。

Claims (4)

    【特許請求の範囲】
  1. （１）シリコン基板上に、ドレインラインと交互に平行
    して配置された第１及び第２の複数体のソースライン、
    前記ソースライン及びドレインラインに跨る浮遊ゲート
    領域、及び前記ソースライン及びドレインラインに直角
    に展開し、且つその上に重ねられており、前記浮遊ゲー
    ト領域とセルフアラインする平行なコントロールゲート
    ラインから成ることを特徴とする対称性の基本ＭＯＳセ
    ルを用いたＥＰＲＯＭメモリマトリクス。
  2. （２）それぞれの複合体のソースラインが、予めゲート
    ラインと相隣るグループの間に確立され、スペース中の
    ゲートラインと平行して配置された一対のメタライゼー
    ションラインに結合され、又ドレインラインが前記の一
    つのスペースと次のスペースとの間の前記ドレインライ
    ン上に展開するメタライゼーションライン及び前記ソー
    スラインとドレインラインとの間のメタライゼーション
    コンタクトによってショートサーキットを作り、且つ前
    記メタライゼーションラインが前記スペース中に在るこ
    とを特徴とする特許請求の範囲第１項記載の対称性の基
    本ＭＯＳセルを用いたＥＰＲＯＭメモリマトリクス。
  3. （３）メタライゼーションコンタクトがソースライン、
    ドレインライン及びメタライゼーションラインによって
    セルフアラインされるこを特徴とする特許請求の範囲第
    ２項記載の対称性の基本ＭＯＳセルを用いたＥＰＲＯＭ
    メモリマトリクス。
  4. （４）シリコン基体上に、平行するドレインラインに交
    互に配置された第１及び第２の複数体のソースライン、
    前記ソースライン及びドレインラインに跨ってフローテ
    ィングゲート領域及び前記ソース及びドレインラインに
    直角に展開され、その上に配置され、且つ前記フローテ
    ィングゲート領域と自己配列する平行な制御ゲートライ
    ンから成るメモリマトリクスの前記セルから選ばれた各
    セルに対して、該セルに対応するゲートライン及びドレ
    インラインの正の電圧源に接続し、前記の選ばれたセル
    に対応するソースライン及び前記以外の複数体の他のソ
    ースラインの総てのアース端子に接続し、他の複数体の
    ソースラインの総てが前記正の電圧及びアースの間の中
    間の電位にすることを特徴とする対称性の基本ＭＯＳセ
    ルを用いたＥＰＲＯＭメモリマトリクスの書込み方法。
JP24815385A 1984-11-07 1985-11-07 Ｅｐｒｏｍメモリマトリクス及びそれへの書込み方法 Expired - Fee Related JP2523275B2 (ja)

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