JPH036125A - クロックド同相回路 - Google Patents
クロックド同相回路Info
- Publication number
- JPH036125A JPH036125A JP1140403A JP14040389A JPH036125A JP H036125 A JPH036125 A JP H036125A JP 1140403 A JP1140403 A JP 1140403A JP 14040389 A JP14040389 A JP 14040389A JP H036125 A JPH036125 A JP H036125A
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- JP
- Japan
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- transistor
- channel transistor
- noise
- turned
- gate
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- Granted
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- 239000003990 capacitor Substances 0.000 abstract description 13
- 230000007257 malfunction Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に用いられるクロックド同相
回路に関する。
回路に関する。
第２図は従来のクロックド同相回路の一例の回路図であ
る。クロック信号φ、■によりトランジスタＱ２．Ｑ！
がオフすることで負荷容量Ｃ１の電荷を保持し得る回路
である。トランジスタＱ２１Ｑ、がオフ状態で負荷容量
Ｃ１に蓄られた電荷が放電された状態の時、Ｐチャネル
型トランジスタのソース電極である電源にノイズが発生
するとＰチャネル型トランジスタＱ５．Ｑ２のゲート・
ソース間電圧の変化により、トランジスタＱｓ、Ｑａが
オンとなり、負荷容量Ｃ１に電荷が充電されて誤動作を
起こす可能性がある。また、トランジスタＱ２．Ｑ３が
オフ状態で負荷容量Ｃ１に電荷が充電された状態の時、
Ｎチャネル型トランジスタＱ６のソース電極である接地
にノイズが発生すると、Ｎチャネル型トランジスタＱｓ
、Ｑａのゲート・ソース間の電圧変化によりトランジス
タＱ、、Ｑ、がオンとなり、負荷容量Ｃ１に蓄られた電
荷が放電されて誤動作を起こす可能性がある。
る。クロック信号φ、■によりトランジスタＱ２．Ｑ！
がオフすることで負荷容量Ｃ１の電荷を保持し得る回路
である。トランジスタＱ２１Ｑ、がオフ状態で負荷容量
Ｃ１に蓄られた電荷が放電された状態の時、Ｐチャネル
型トランジスタのソース電極である電源にノイズが発生
するとＰチャネル型トランジスタＱ５．Ｑ２のゲート・
ソース間電圧の変化により、トランジスタＱｓ、Ｑａが
オンとなり、負荷容量Ｃ１に電荷が充電されて誤動作を
起こす可能性がある。また、トランジスタＱ２．Ｑ３が
オフ状態で負荷容量Ｃ１に電荷が充電された状態の時、
Ｎチャネル型トランジスタＱ６のソース電極である接地
にノイズが発生すると、Ｎチャネル型トランジスタＱｓ
、Ｑａのゲート・ソース間の電圧変化によりトランジス
タＱ、、Ｑ、がオンとなり、負荷容量Ｃ１に蓄られた電
荷が放電されて誤動作を起こす可能性がある。
上述した従来のクロックド同相回路はＰチャネル型トラ
ンジスタＱ、のソース電極である電源にノイズが発生し
た時、トランジスタＱ ａ 、 Ｑ ２がオンとなり誤
動作を起こす可能性があり、またＮチャネル型トランジ
スタＱ６のソース電極であるグランドにノイズが発生し
た時トランジスタＱ３１Ｑ６がオンとなり誤動作を起こ
す可能性があるという欠点があった。
ンジスタＱ、のソース電極である電源にノイズが発生し
た時、トランジスタＱ ａ 、 Ｑ ２がオンとなり誤
動作を起こす可能性があり、またＮチャネル型トランジ
スタＱ６のソース電極であるグランドにノイズが発生し
た時トランジスタＱ３１Ｑ６がオンとなり誤動作を起こ
す可能性があるという欠点があった。
本発明の目的は、これらの欠点を除き、誤動作の可能性
を少くしたクロックド同相回路を提供することにある。
を少くしたクロックド同相回路を提供することにある。
本発明のクロックド同相回路の構成は、データ入力信号
をゲート入力としてソース電極を電源に接続した第１の
Ｎチャネル型トランジスタとクロック逆相信号をゲート
入力とする第１０Ｐチヤネル型トランジスタとを直列接
続し、前記データ信号をゲート入力としてソース電極を
接地接続した第２０Ｐチヤネル型トランジスタとクロッ
ク信号をゲート入力とする第２ＯＮチヤネル型トランジ
スタとを直列接続し、前記第１のＰチャネル型トランジ
スタのソース電極及び前記第２のＮチャネル型トランジ
スタのドレイン電極を共通接続して出力端としたことを
特徴とする。
をゲート入力としてソース電極を電源に接続した第１の
Ｎチャネル型トランジスタとクロック逆相信号をゲート
入力とする第１０Ｐチヤネル型トランジスタとを直列接
続し、前記データ信号をゲート入力としてソース電極を
接地接続した第２０Ｐチヤネル型トランジスタとクロッ
ク信号をゲート入力とする第２ＯＮチヤネル型トランジ
スタとを直列接続し、前記第１のＰチャネル型トランジ
スタのソース電極及び前記第２のＮチャネル型トランジ
スタのドレイン電極を共通接続して出力端としたことを
特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明のクロックド同相回路の一実施例の回
路図である。電源ＶＤＤをソース電極とするＮチャネル
型トランジスタＱ１、このトランジスタＱ１に直列接続
されているＰチャネル型トランジスタＱ２、グランドを
ソース電極とするＰチャネル型トランジスタＱ４％ こ
のトランジスタＱ４に直列接続されているＮチャネル型
トランジスタＱ、で構成される。
路図である。電源ＶＤＤをソース電極とするＮチャネル
型トランジスタＱ１、このトランジスタＱ１に直列接続
されているＰチャネル型トランジスタＱ２、グランドを
ソース電極とするＰチャネル型トランジスタＱ４％ こ
のトランジスタＱ４に直列接続されているＮチャネル型
トランジスタＱ、で構成される。
データ信号Ａがハイの時、トランジスタＱｔはオンとな
り、トランジスタＱ４はオフとなる。クロック信号φが
ハイとなると、トランジスタＱ２゜Ｑ、はオンとなり負
荷容量Ｃ１に電荷が充電される。そしてクロック信号φ
がロウになると、トランジスタＱ２．Ｑ３はオフとなり
、負荷容量Ｃ１の電荷は保持される。Ｐチャネル型トラ
ンジスタＱ、がオンしていても、そのドレイン電圧はゲ
ート電圧より低くならないから、データ信号Ａがロウと
なり、トランジスタＱ４がオンとなっていてもグランド
に発生したノイズによって、トランジスタＱ、のドレイ
ン電圧がゲート電圧より低くなることはなく、トランジ
スタＱ、のソース電圧がゲート電圧より低くなることは
ない。従って、グランドノイズによりトランジスタＱ、
のソース・ゲート間の電圧がしきい値を越えることはな
いので、トランジスタＱ３はオフ状態のままで、負荷容
量Ｃ１の電荷が放電されるという誤動作は起こさない。
り、トランジスタＱ４はオフとなる。クロック信号φが
ハイとなると、トランジスタＱ２゜Ｑ、はオンとなり負
荷容量Ｃ１に電荷が充電される。そしてクロック信号φ
がロウになると、トランジスタＱ２．Ｑ３はオフとなり
、負荷容量Ｃ１の電荷は保持される。Ｐチャネル型トラ
ンジスタＱ、がオンしていても、そのドレイン電圧はゲ
ート電圧より低くならないから、データ信号Ａがロウと
なり、トランジスタＱ４がオンとなっていてもグランド
に発生したノイズによって、トランジスタＱ、のドレイ
ン電圧がゲート電圧より低くなることはなく、トランジ
スタＱ、のソース電圧がゲート電圧より低くなることは
ない。従って、グランドノイズによりトランジスタＱ、
のソース・ゲート間の電圧がしきい値を越えることはな
いので、トランジスタＱ３はオフ状態のままで、負荷容
量Ｃ１の電荷が放電されるという誤動作は起こさない。
また、データ信号Ａがロウの時、トランジスタＱｌはオ
フとなり、トランジスタＱ４はオンとなる。クロック信
号φがハイとなると、トランジスタＱ２．Ｑ３はオンと
なり、負荷容量Ｃ１に蓄えられた電荷が放電される。そ
してクロック信号φがロウになると、トランジスタＱ２
．Ｑ３はオフとなり、負荷容量Ｃ１の電荷は保持される
。Ｎチャネル型トランジスタＱ１がオンとなってもその
ドレイン電圧はゲート電圧より高くならないから、デー
タ信号ＡがハイとなりトランジスタＱ１がオンとなって
いても電源に発生したノイズによってトランジスタＱ＋
のドレイン電圧がゲート電圧より高くなることはないの
で、トランジスタＱ２のソース電圧がゲート電圧より高
くなることはない。
フとなり、トランジスタＱ４はオンとなる。クロック信
号φがハイとなると、トランジスタＱ２．Ｑ３はオンと
なり、負荷容量Ｃ１に蓄えられた電荷が放電される。そ
してクロック信号φがロウになると、トランジスタＱ２
．Ｑ３はオフとなり、負荷容量Ｃ１の電荷は保持される
。Ｎチャネル型トランジスタＱ１がオンとなってもその
ドレイン電圧はゲート電圧より高くならないから、デー
タ信号ＡがハイとなりトランジスタＱ１がオンとなって
いても電源に発生したノイズによってトランジスタＱ＋
のドレイン電圧がゲート電圧より高くなることはないの
で、トランジスタＱ２のソース電圧がゲート電圧より高
くなることはない。
従って電源ノイズによりトランジスタＱ２のソース・ゲ
ート間の電圧がしきい値を越えることはなく、トランジ
スタＱ２はオフ状態のままで負荷容量Ｃ１に電荷が充電
されるという誤動作は起こさない。
ート間の電圧がしきい値を越えることはなく、トランジ
スタＱ２はオフ状態のままで負荷容量Ｃ１に電荷が充電
されるという誤動作は起こさない。
このように、本発明によって電源あるいはグランドに発
生したノイズによって誤動作しないクロックド同相回路
が得られる。
生したノイズによって誤動作しないクロックド同相回路
が得られる。
〔発明の効果〕
以上の説明で明かなように本発明のクロックド同相回路
は、電源あるいはグランドに発生したノイズによって誤
動作することを防ぐことができると共に、従来の回路に
比べてトランジスタ数を少なくできるという効果がある
。
は、電源あるいはグランドに発生したノイズによって誤
動作することを防ぐことができると共に、従来の回路に
比べてトランジスタ数を少なくできるという効果がある
。
第１図は本発明のクロックド同相回路の一実施例の回路
図、第２図は従来のクロックド同相回路の一例の回路図
である。 Ａ・・・・・・データ信号、φ・・・・・・クロック信
号、■・・・・・・クロック逆相信号、ｎ・・・・・・
トランジスタ出力、Ｖ ｏｎ−・・−電源、Ｃ１・・・
・・・負荷容量、Ｑｌ、 Ｑ３１Ｑ ａ 、 Ｑ ＊・
・・・・・Ｎチャネル型トランジスタ、Ｃ２゜Ｃ４，Ｑ
ｓ、 Ｑｖ・・・・・・Ｐチャネル型トランジスタ。
図、第２図は従来のクロックド同相回路の一例の回路図
である。 Ａ・・・・・・データ信号、φ・・・・・・クロック信
号、■・・・・・・クロック逆相信号、ｎ・・・・・・
トランジスタ出力、Ｖ ｏｎ−・・−電源、Ｃ１・・・
・・・負荷容量、Ｑｌ、 Ｑ３１Ｑ ａ 、 Ｑ ＊・
・・・・・Ｎチャネル型トランジスタ、Ｃ２゜Ｃ４，Ｑ
ｓ、 Ｑｖ・・・・・・Ｐチャネル型トランジスタ。
Claims (1)
- データ入力信号をゲート入力としてソース電極を電源に
接続した第１のＮチャネル型トランジスタとクロック逆
相信号をゲート入力とする第１のＰチャネル型トランジ
スタとを直列接続し、前記データ信号をゲート入力とし
てソース電極を接地接続した第２のＰチャネル型トラン
ジスタとクロック信号をゲート入力とする第２のＮチャ
ネル型トランジスタとを直列接続し、前記第１のＰチャ
ネル型トランジスタのソース電極及び前記第２のＮチャ
ネル型トランジスタのドレイン電極を共通接続して出力
端としたことを特徴とするクロックド同相回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140403A JP2546894B2 (ja) | 1989-06-01 | 1989-06-01 | クロックド同相回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140403A JP2546894B2 (ja) | 1989-06-01 | 1989-06-01 | クロックド同相回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036125A true JPH036125A (ja) | 1991-01-11 |
| JP2546894B2 JP2546894B2 (ja) | 1996-10-23 |
Family
ID=15267958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140403A Expired - Lifetime JP2546894B2 (ja) | 1989-06-01 | 1989-06-01 | クロックド同相回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546894B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500330B1 (ko) * | 1997-02-27 | 2005-10-06 | 산요덴키가부시키가이샤 | 체모처리기구 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4980941A (ja) * | 1972-12-11 | 1974-08-05 | ||
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
| JPS59207735A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 入力回路 |
-
1989
- 1989-06-01 JP JP1140403A patent/JP2546894B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4980941A (ja) * | 1972-12-11 | 1974-08-05 | ||
| JPS5034434A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5634233A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Complementary level converting circuit |
| JPS59207735A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 入力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500330B1 (ko) * | 1997-02-27 | 2005-10-06 | 산요덴키가부시키가이샤 | 체모처리기구 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546894B2 (ja) | 1996-10-23 |
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