JPH03175733A - クロックドnand回路 - Google Patents
クロックドnand回路Info
- Publication number
- JPH03175733A JPH03175733A JP1316051A JP31605189A JPH03175733A JP H03175733 A JPH03175733 A JP H03175733A JP 1316051 A JP1316051 A JP 1316051A JP 31605189 A JP31605189 A JP 31605189A JP H03175733 A JPH03175733 A JP H03175733A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- clock signal
- turned
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 5
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にクロックドNAN
D回路に関する。
D回路に関する。
従来の技術としては、第2図に示すクロックドNAND
回路がある。
回路がある。
入力信号Aが論理「1」で、入力信号Bが論理「1」以
外の組合せの時、トランジスタ1,2の双方あるいはい
ずれか一方が導通(以下オンという)し、トランジスタ
5.6はいずれか一方がオンする。この時クロック信号
φが論理rlJでトランジスタ4がオンし、クロック逆
相信号φが論理rQJでトランジスタ3がオンし出力P
はトランジスタ1,2のソース電極であるV。。レベル
になり、負荷容量9に電荷が蓄えられる。
外の組合せの時、トランジスタ1,2の双方あるいはい
ずれか一方が導通(以下オンという)し、トランジスタ
5.6はいずれか一方がオンする。この時クロック信号
φが論理rlJでトランジスタ4がオンし、クロック逆
相信号φが論理rQJでトランジスタ3がオンし出力P
はトランジスタ1,2のソース電極であるV。。レベル
になり、負荷容量9に電荷が蓄えられる。
次にクロック信号φが論理「0」で、クロック逆相信号
Tが論理「1−」になると、トランジスタ3.4は非導
通(以下オフという)となり、出力Pは保持状態となる
。
Tが論理「1−」になると、トランジスタ3.4は非導
通(以下オフという)となり、出力Pは保持状態となる
。
上述した従来のクロックドNAND回路は、第2図のト
ランジスタ6のソース電極である接地電位にノイズが発
生し、接地電位がマイナス電位となりゲート・ソース間
の電位差がしきい値を越ると、オフ状態にあるN型トラ
ンジスタ6がオンする。同様にトランジスタ4,5もオ
ンし出力Pの負荷容量9が放電し、誤動作を起すという
欠点があった。
ランジスタ6のソース電極である接地電位にノイズが発
生し、接地電位がマイナス電位となりゲート・ソース間
の電位差がしきい値を越ると、オフ状態にあるN型トラ
ンジスタ6がオンする。同様にトランジスタ4,5もオ
ンし出力Pの負荷容量9が放電し、誤動作を起すという
欠点があった。
本発明の目的は、接地電位に発生したノイズによる誤動
作を防止することができるクロックドNAND回路を提
供することにある。
作を防止することができるクロックドNAND回路を提
供することにある。
本発明のクロックドNAND回路は、ゲートに入力信号
を、ソースに電源を接続した複数個のP型トランジスタ
のドレインを並列接続し、該ドレインとクロック逆相信
号をゲート入力とするP型トランジスタのソースを直列
接続し、該P型トランジスタのドレインを出力とし、該
出力をドレインとしクロック信号をゲート入力とするN
型トランジスタのソースと電源をソースに接続しクロッ
ク信号をゲート入力とするP型トランジスタのドレイン
を接続し、N型トランジスタのソースと接地電位間に複
数のN型トランジスタが直列接続され、該N型トランジ
スタのうち1個はクロック信号をゲート入力とし、他は
ゲートにクロック信号あるいはクロック逆相信号を接続
して構成されている。
を、ソースに電源を接続した複数個のP型トランジスタ
のドレインを並列接続し、該ドレインとクロック逆相信
号をゲート入力とするP型トランジスタのソースを直列
接続し、該P型トランジスタのドレインを出力とし、該
出力をドレインとしクロック信号をゲート入力とするN
型トランジスタのソースと電源をソースに接続しクロッ
ク信号をゲート入力とするP型トランジスタのドレイン
を接続し、N型トランジスタのソースと接地電位間に複
数のN型トランジスタが直列接続され、該N型トランジ
スタのうち1個はクロック信号をゲート入力とし、他は
ゲートにクロック信号あるいはクロック逆相信号を接続
して構成されている。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。
第1図は2人カクロックドNAND回路のブロック図で
ある。
ある。
入力信号Aが「]」で、入力信号Bが論理rl」以外の
時、トランジスタ1,2はいずれか一方あるいは双方が
オンし、トランジスタ5,6はいずれか一方がオンする
。この時、クロック信号φが論理「1」でトランジスタ
4,8がオン、トランジスタ7がオフし、クロック逆相
信号φが論理「0」でトランジスタ3がオンすると出力
Pは、トランジスタ1.2のソース電極であるVCCレ
ベルになり、負荷容量りに電荷が蓄えられる。
時、トランジスタ1,2はいずれか一方あるいは双方が
オンし、トランジスタ5,6はいずれか一方がオンする
。この時、クロック信号φが論理「1」でトランジスタ
4,8がオン、トランジスタ7がオフし、クロック逆相
信号φが論理「0」でトランジスタ3がオンすると出力
Pは、トランジスタ1.2のソース電極であるVCCレ
ベルになり、負荷容量りに電荷が蓄えられる。
次にクロック信号φが論理rQJで、クロック逆相信号
φが論理「1」になると、トランジスタ3.4.8はオ
フし、出力PはVCCレベルを保持する。またトランジ
スタ7がオンするためトランジスタ4と5の接続点Cは
、トランジスタ7のソース電極であるVccレベルにな
る。そのため、トランジスタ6のソース電極である接地
電位にノイズが発生しても、トランジスタ4のソース電
8iC点はVCCレベルになっているため、ソース・ゲ
ート間電圧がしきい値を越ることかなく、トランジスタ
4は作動しない。従って出力Pは接地電位のノイズの影
響を受けることがない。
φが論理「1」になると、トランジスタ3.4.8はオ
フし、出力PはVCCレベルを保持する。またトランジ
スタ7がオンするためトランジスタ4と5の接続点Cは
、トランジスタ7のソース電極であるVccレベルにな
る。そのため、トランジスタ6のソース電極である接地
電位にノイズが発生しても、トランジスタ4のソース電
8iC点はVCCレベルになっているため、ソース・ゲ
ート間電圧がしきい値を越ることかなく、トランジスタ
4は作動しない。従って出力Pは接地電位のノイズの影
響を受けることがない。
また入力信号A、B双方が論理「1」で、トランジスタ
1.2がオフ、トランジスタ5.6がオンし、更にクロ
ック信号φが論理「0」で、クロ=5− ツク逆相信号φが論理「1」になる時、トランジスタ8
がオフしているため、VCCからトランジスタフルC点
〜トランジスタ5〜トランジスタ6を介して接地電位に
流れる貫通電流を防ぐことができる。
1.2がオフ、トランジスタ5.6がオンし、更にクロ
ック信号φが論理「0」で、クロ=5− ツク逆相信号φが論理「1」になる時、トランジスタ8
がオフしているため、VCCからトランジスタフルC点
〜トランジスタ5〜トランジスタ6を介して接地電位に
流れる貫通電流を防ぐことができる。
以上説明したように本発明は、クロック信号をゲート入
力とするN型トランジスタ4と、入力信号をゲート入力
とするN型トランジスタ5の直列接続点Cを、クロック
信号をゲート入力とするP型トランジスタ7を介して電
源電圧■ccにクランプして、接地電位に発生したノイ
ズによる誤動作を防止すると共に、入力信号をゲート入
力とするN型トランジスタ5.6間にクロック信号をゲ
ート入力とするN型トランジスタ8を直列接続し、電源
電圧VCCから接地電位に流れる貫通電流を遮断すこと
により誤動作を防止できる効果がある。
力とするN型トランジスタ4と、入力信号をゲート入力
とするN型トランジスタ5の直列接続点Cを、クロック
信号をゲート入力とするP型トランジスタ7を介して電
源電圧■ccにクランプして、接地電位に発生したノイ
ズによる誤動作を防止すると共に、入力信号をゲート入
力とするN型トランジスタ5.6間にクロック信号をゲ
ート入力とするN型トランジスタ8を直列接続し、電源
電圧VCCから接地電位に流れる貫通電流を遮断すこと
により誤動作を防止できる効果がある。
6一
第1図は本発明の一実施例を示すブロック図。
第2図は従来のクロックドNAND回路のブロック図で
ある。 1.2.3.7・・・P型トランジスタ、4,5゜6.
8・・・N型トランジスタ、9・・・負荷容量、A。 B・・・入力信号、C・・・接続点、P・・・出力信号
、φ・・・クロック信号、φ・・・クロック信号、VC
C・・・電源電圧。GND・・・接地電位。
ある。 1.2.3.7・・・P型トランジスタ、4,5゜6.
8・・・N型トランジスタ、9・・・負荷容量、A。 B・・・入力信号、C・・・接続点、P・・・出力信号
、φ・・・クロック信号、φ・・・クロック信号、VC
C・・・電源電圧。GND・・・接地電位。
Claims (1)
- ゲートに入力信号を、ソースに電源を接続した複数個の
P型トランジスタのドレインを並列接続し、該ドレイン
とクロック逆相信号をゲート入力とするP型トランジス
タのソースを直列接続し、該P型トランジスタのドレイ
ンを出力とし、該出力をドレインとしクロック信号をゲ
ート入力とするN型トランジスタのソースと電源をソー
スに接続しクロック信号をゲート入力とするP型トラン
ジスタのドレインを接続し、N型トランジスタのソース
と接地電位間に複数のN型トランジスタが直列接続され
、該N型トランジスタのうち1個はクロック信号をゲー
ト入力とし、他はゲートにクロック信号あるいはクロッ
ク逆相信号を接続して構成されることを特徴とするクロ
ックドNAND回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1316051A JPH03175733A (ja) | 1989-12-04 | 1989-12-04 | クロックドnand回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1316051A JPH03175733A (ja) | 1989-12-04 | 1989-12-04 | クロックドnand回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03175733A true JPH03175733A (ja) | 1991-07-30 |
Family
ID=18072718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1316051A Pending JPH03175733A (ja) | 1989-12-04 | 1989-12-04 | クロックドnand回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03175733A (ja) |
-
1989
- 1989-12-04 JP JP1316051A patent/JPH03175733A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2772522B2 (ja) | パワーオン信号発生回路 | |
EP0887935A1 (en) | Noise isolation circuit | |
JPH01200819A (ja) | メモリ集積回路 | |
KR0159324B1 (ko) | 데이터 출력회로 | |
US5258663A (en) | Reference voltage generating circuit having reduced power consumption | |
JPH03175733A (ja) | クロックドnand回路 | |
JPH03206709A (ja) | パワーオン・リセット回路 | |
JPS592438A (ja) | ダイナミツク型論理回路 | |
JP3935266B2 (ja) | 電圧検知回路 | |
JPH03179814A (ja) | レベルシフト回路 | |
JPH10242810A (ja) | ラッチ回路 | |
JP2546894B2 (ja) | クロックド同相回路 | |
JPH0245380B2 (ja) | ||
JPH03204219A (ja) | Cmosラッチ回路 | |
JPH036124A (ja) | クロックドインバータ回路 | |
JP2919187B2 (ja) | 基板電位供給回路 | |
JPH04237214A (ja) | クロックドインバータ | |
JP2001292054A (ja) | パワーオンリセット回路 | |
JPH03100996A (ja) | 増幅回路 | |
JPH02290568A (ja) | 電圧検出回路 | |
JPS61247123A (ja) | 3値出力回路 | |
JPH01160209A (ja) | Rsフリップフロップ回路 | |
JPH04148230A (ja) | ダイナミック型全加算回路 | |
JPS6013572B2 (ja) | 過渡状態検出装置 | |
JPH0358623A (ja) | クロックドインバータ回路 |