JPH0316648B2 - - Google Patents
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- Publication number
- JPH0316648B2 JPH0316648B2 JP59045031A JP4503184A JPH0316648B2 JP H0316648 B2 JPH0316648 B2 JP H0316648B2 JP 59045031 A JP59045031 A JP 59045031A JP 4503184 A JP4503184 A JP 4503184A JP H0316648 B2 JPH0316648 B2 JP H0316648B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- mos transistor
- type
- inverter
- output
- Prior art date
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- Expired - Lifetime
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- 239000013256 coordination polymer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、種々の電子機器に使用される電源
オンリセツト回路に関する。
オンリセツト回路に関する。
従来よりよく使用される電源オンリセツト回路
には、第1図ないし第3図に示すものがある。
には、第1図ないし第3図に示すものがある。
第1図の回路は、電源がオンされると、MOS
トランジスタ1がオンしてコンデンサCを通して
充電電流が流れる。コンデンサCの充電が進み、
A点の電位がインバータ2のスレツシヨルドレベ
ルを越えるまでは、インバータ2の出力は“H”
(ハイ)で、リセツト信号が出力され、A点がス
レツシヨルドレベルを越えると、インバータ2の
出力が“L”(ロー)となり、リセツト信号がオ
フされる。第2図の回路は、第1図の回路の
MOSトランジスタ1の代わりに抵抗Rを接続し
たものであり、動作は略第1図の回路と同様であ
る。
トランジスタ1がオンしてコンデンサCを通して
充電電流が流れる。コンデンサCの充電が進み、
A点の電位がインバータ2のスレツシヨルドレベ
ルを越えるまでは、インバータ2の出力は“H”
(ハイ)で、リセツト信号が出力され、A点がス
レツシヨルドレベルを越えると、インバータ2の
出力が“L”(ロー)となり、リセツト信号がオ
フされる。第2図の回路は、第1図の回路の
MOSトランジスタ1の代わりに抵抗Rを接続し
たものであり、動作は略第1図の回路と同様であ
る。
第3図の回路は、電源がオンして+Vが上昇し
ていき、MOSトランジスタ3のスレツシヨルド
レベルを越えるとMOSトランジスタがオンし、
さらに抵抗R1とR2で分圧されるB点の電位が
MOSトランジスタ4のスレツシヨルドレベルを
越えると、MOSトランジスタ4がオンし、イン
バータ5の入力が“L”となる。そのため、リセ
ツト信号として出力されていたインバータ6の出
力も“H”から“L”に落ちる。
ていき、MOSトランジスタ3のスレツシヨルド
レベルを越えるとMOSトランジスタがオンし、
さらに抵抗R1とR2で分圧されるB点の電位が
MOSトランジスタ4のスレツシヨルドレベルを
越えると、MOSトランジスタ4がオンし、イン
バータ5の入力が“L”となる。そのため、リセ
ツト信号として出力されていたインバータ6の出
力も“H”から“L”に落ちる。
上記した従来の電源オンリセツト回路の欠点
は、第1図、第2図に示した回路では立ち上がり
の遅い電源では動作しないし、第3図の回路では
立ち上がりの遅い電源に対しても動作するが、静
止時にも電流が流れ電力を消費することである。
は、第1図、第2図に示した回路では立ち上がり
の遅い電源では動作しないし、第3図の回路では
立ち上がりの遅い電源に対しても動作するが、静
止時にも電流が流れ電力を消費することである。
この発明の目的は、上記従来回路の欠点を解消
し、立ち上がりの遅い電源に対しても動作し、し
かも静止時における消費電力の小さな電源オンリ
セツト回路を提供することである。
し、立ち上がりの遅い電源に対しても動作し、し
かも静止時における消費電力の小さな電源オンリ
セツト回路を提供することである。
上記目的を達成するために、この発明の電源オ
ンリセツト回路は、1対のC−MOSインバータ
11,12から構成され、一方のC−MOSイン
バータ11が電源と接地間に直列に接続されるP
型の第1のMOSトランジスタ13、N型の第2
のMOSトランジスタ14、N型の第3のMOSト
ランジスタ15とからなり、第1、第2、第3の
MOSトランジスタ13,14,15のゲートが
共通接続され、第1と第2のMOSトランジスタ
13,14の接続点を出力部とするものであり、
他方のC−MOSインバータ12が電源と接地間
に直列に接続されるP型の第4のMOSトランジ
スタ16、P型の第5のMOSトランジスタ17、
N型の第6のMOSトランジスタ18からなり、
第4、第5、第6のMOSトランジスタ16,1
7,18のゲートが共通接続され、第5と第6の
MOSトランジスタ17,18の接続点を出力部
とするものであり、かつ両C−MOSインバータ
11,12のゲート接続部と出力部がクロス接続
されてなるアンバランスフリツプフロツプ10
と、このアンバランスフリツプフロツプ10の出
力を受けてリセツト信号を導出するリセツト信号
出力回路19,20と、前記アンバランスフリツ
プフロツプ10の出力部と接地間に接続され、外
部信号を受けるとオンされ、前記リセツト信号を
解除するMOSトランジスタ21とから構成され
ている。
ンリセツト回路は、1対のC−MOSインバータ
11,12から構成され、一方のC−MOSイン
バータ11が電源と接地間に直列に接続されるP
型の第1のMOSトランジスタ13、N型の第2
のMOSトランジスタ14、N型の第3のMOSト
ランジスタ15とからなり、第1、第2、第3の
MOSトランジスタ13,14,15のゲートが
共通接続され、第1と第2のMOSトランジスタ
13,14の接続点を出力部とするものであり、
他方のC−MOSインバータ12が電源と接地間
に直列に接続されるP型の第4のMOSトランジ
スタ16、P型の第5のMOSトランジスタ17、
N型の第6のMOSトランジスタ18からなり、
第4、第5、第6のMOSトランジスタ16,1
7,18のゲートが共通接続され、第5と第6の
MOSトランジスタ17,18の接続点を出力部
とするものであり、かつ両C−MOSインバータ
11,12のゲート接続部と出力部がクロス接続
されてなるアンバランスフリツプフロツプ10
と、このアンバランスフリツプフロツプ10の出
力を受けてリセツト信号を導出するリセツト信号
出力回路19,20と、前記アンバランスフリツ
プフロツプ10の出力部と接地間に接続され、外
部信号を受けるとオンされ、前記リセツト信号を
解除するMOSトランジスタ21とから構成され
ている。
以下、実施例により、この発明をさらに詳細に
説明する。
説明する。
第4図は、この発明の1実施例を示す電源オン
リセツト回路の接続図である。同図において10
はアンバランスフリツプフロツプであつて、1対
のインバータ11,12から構成されている。
リセツト回路の接続図である。同図において10
はアンバランスフリツプフロツプであつて、1対
のインバータ11,12から構成されている。
インバータ11はP形MOSトランジスタ13
とN形MOSトランジスタ14,15が+V電源
と接地GND間に直列に接続されてなり、各MOS
トランジスタ13,14,15のゲートが共通接
続されている。また、インバータ12はP形
MOSトランジスタ16,17とN形MOSトラン
ジスタ18が+V電源と接地GND間に直列に接
続されてなり、各MOSトランジスタ16,17,
18のゲートが共通接続されている。両者はいず
れもC−MOS構成である。
とN形MOSトランジスタ14,15が+V電源
と接地GND間に直列に接続されてなり、各MOS
トランジスタ13,14,15のゲートが共通接
続されている。また、インバータ12はP形
MOSトランジスタ16,17とN形MOSトラン
ジスタ18が+V電源と接地GND間に直列に接
続されてなり、各MOSトランジスタ16,17,
18のゲートが共通接続されている。両者はいず
れもC−MOS構成である。
ただ、インバータ11は出力端P1と接地
GND間にトランジスタ14,15の直列回路が、
出力端P1と+V電源間にトランジスタ13が、
接続されるのに対し、インバータ12は出力端P
2と接地GND間にトランシスタ18が、出力端
P2と+V電源間にトランジスタ16,17の直
列回路が接続されており、両インバータ11,1
2のオン抵抗が相違し、アンバランスに構成され
ている。
GND間にトランジスタ14,15の直列回路が、
出力端P1と+V電源間にトランジスタ13が、
接続されるのに対し、インバータ12は出力端P
2と接地GND間にトランシスタ18が、出力端
P2と+V電源間にトランジスタ16,17の直
列回路が接続されており、両インバータ11,1
2のオン抵抗が相違し、アンバランスに構成され
ている。
インバータ11の出力端P1には、インバータ
19,20が接続され、インバータ20の出力端
よりリセツト信号RSを出力するようになつてい
る。
19,20が接続され、インバータ20の出力端
よりリセツト信号RSを出力するようになつてい
る。
また、インバータ11の出力端P1とGND間
にはN形MOSトランジスタ21が接続されてお
り、このトランジスタ21は外部より入力される
クロツク信号CPによつてオンされる。
にはN形MOSトランジスタ21が接続されてお
り、このトランジスタ21は外部より入力される
クロツク信号CPによつてオンされる。
インバータ12の出力端P2には、インバータ
19と同形のダミーインバータ22、トランジス
タ21と同形のダミー用のN形MOSトランジス
タ23が接続され、インバータ11,12の出力
側が対称となるように構成されている。
19と同形のダミーインバータ22、トランジス
タ21と同形のダミー用のN形MOSトランジス
タ23が接続され、インバータ11,12の出力
側が対称となるように構成されている。
次に、以上のように接続構成される実施例回路
の動作について説明する。
の動作について説明する。
電源がオンされ、第5図aに示すように電源電
圧が上昇すると、アンバランスフリツプフロツプ
10は、そのアンバランス性のためオン抵抗の大
きいインバータ11側の出力端P1が“H”とな
り、この“H”信号がインバータ19,20を経
て、リセツト信号RS〔第5図b参照〕が導出さ
れ、図示外の機能回路部をリセツトする。
圧が上昇すると、アンバランスフリツプフロツプ
10は、そのアンバランス性のためオン抵抗の大
きいインバータ11側の出力端P1が“H”とな
り、この“H”信号がインバータ19,20を経
て、リセツト信号RS〔第5図b参照〕が導出さ
れ、図示外の機能回路部をリセツトする。
クロツク信号CP〔第5図c参照〕が外部より入
力されると、このクロツク信号CPによりトラン
ジスタ21がオンされ、インバータ11の出力端
P1が“L”に強制され、これによりインバータ
20の出力端のレベルも“L”に落ち、リセツト
が解除される。
力されると、このクロツク信号CPによりトラン
ジスタ21がオンされ、インバータ11の出力端
P1が“L”に強制され、これによりインバータ
20の出力端のレベルも“L”に落ち、リセツト
が解除される。
インバータ11の出力端P1が“L”に落ちる
と、これに対応してインバータ12の出力端P2
が“H”となる。そして、この状態はクロツク信
号CPが入力されなくなり、トランジスタ21が
オフしても保持される。
と、これに対応してインバータ12の出力端P2
が“H”となる。そして、この状態はクロツク信
号CPが入力されなくなり、トランジスタ21が
オフしても保持される。
なお、この実施例回路では、電源がオンされて
リセツト信号RSが“H”となつた後、クロツク
信号CPが入力されないと、リセツト信号RSはそ
のまま“H”で保持される。
リセツト信号RSが“H”となつた後、クロツク
信号CPが入力されないと、リセツト信号RSはそ
のまま“H”で保持される。
この発明によれば、1対のC−MOSインバー
タを用いて、しかも一方のインバータP型の第1
のMOSトランジスタ、N型の第2、第3のMOS
トランジスタを、他方のインバータはP型の第
4、第5のMOSトランジスタ、N型の第6の
MOSトランジスタで構成し、アンバランスフリ
ツプフロツプを構成するので、立ち上がりの遅い
電源に対しても動作する上、静止時にはほとんど
電流が流れず、消費電力が小さい。したがつて、
この発明の電源オンリセツト回路は、電池動作の
電子機器用のICに適用するのに好適である。
タを用いて、しかも一方のインバータP型の第1
のMOSトランジスタ、N型の第2、第3のMOS
トランジスタを、他方のインバータはP型の第
4、第5のMOSトランジスタ、N型の第6の
MOSトランジスタで構成し、アンバランスフリ
ツプフロツプを構成するので、立ち上がりの遅い
電源に対しても動作する上、静止時にはほとんど
電流が流れず、消費電力が小さい。したがつて、
この発明の電源オンリセツト回路は、電池動作の
電子機器用のICに適用するのに好適である。
第1図、第2図、第3図は従来の電源オンリセ
ツト回路を示す回路図、第4図はこの発明の1実
施例を示す電源オンリセツト回路の接続図、第5
図は同電源オンリセツト回路の動作を説明するた
めの波形図である。 10:アンバランスフリツプフロツプ、11,
12,19,20,22:インバータ、21,2
3:MOSトランジスタ。
ツト回路を示す回路図、第4図はこの発明の1実
施例を示す電源オンリセツト回路の接続図、第5
図は同電源オンリセツト回路の動作を説明するた
めの波形図である。 10:アンバランスフリツプフロツプ、11,
12,19,20,22:インバータ、21,2
3:MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 1 1対のC−MOSインバータ11,12から
構成され、一方のC−MOSインバータ11が電
源と接地間に直列に接続されるP型の第1の
MOSトランジスタ13、N型の第2のMOSトラ
ンジスタ14、N型の第3のMOSトランジスタ
15とからなり、第1、第2、第3のMOSトラ
ンジスタ13,14,15のゲートが共通接続さ
れ、第1と第2のMOSトランジスタ13,14
の接続点を出力部とするものであり、他方のC−
MOSインバータ12が電源と接地間に直列に接
続されるP型の第4のMOSトランジスタ16、
P型の第5のMOSトランジスタ17、N型の第
6のMOSトランジスタ18からなり、第4、第
5、第6のMOSトランジスタ16,17,18
のゲートが共通接続され、第5と第6のMOSト
ランジスタ17,18の接続点を出力部とするも
のであり、かつ両C−MOSインバータ11,1
2のゲート接続部と出力部がクロス接続されてな
るアンバランスフリツプフロツプ10と、 このアンバランスフリツプフロツプ10の出力
を受けてリセツト信号を導出するリセツト信号出
力回路19,20と、 前記アンバランスフリツプフロツプ10の出力
部と接地間に接続され、外部信号を受けるとオン
され、前記リセツト信号を解除するMOSトラン
ジスタ21とからなる電源オンリセツト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59045031A JPS60189029A (ja) | 1984-03-08 | 1984-03-08 | 電源オンリセツト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59045031A JPS60189029A (ja) | 1984-03-08 | 1984-03-08 | 電源オンリセツト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60189029A JPS60189029A (ja) | 1985-09-26 |
JPH0316648B2 true JPH0316648B2 (ja) | 1991-03-06 |
Family
ID=12707966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59045031A Granted JPS60189029A (ja) | 1984-03-08 | 1984-03-08 | 電源オンリセツト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60189029A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0642187B2 (ja) * | 1988-05-20 | 1994-06-01 | 日本モトローラ株式会社 | パワーオン・プリセット回路 |
JP3277410B2 (ja) * | 1993-06-25 | 2002-04-22 | ソニー株式会社 | パワーオンリセット回路 |
JP4345770B2 (ja) | 2006-04-11 | 2009-10-14 | エルピーダメモリ株式会社 | ラッチ回路、及びこれを備えた半導体装置 |
WO2011058852A1 (en) | 2009-11-13 | 2011-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JPWO2023276734A1 (ja) * | 2021-06-28 | 2023-01-05 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5612888A (en) * | 1979-07-13 | 1981-02-07 | Hitachi Ltd | Control device for motor |
-
1984
- 1984-03-08 JP JP59045031A patent/JPS60189029A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5612888A (en) * | 1979-07-13 | 1981-02-07 | Hitachi Ltd | Control device for motor |
Also Published As
Publication number | Publication date |
---|---|
JPS60189029A (ja) | 1985-09-26 |
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