JP3105650B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3105650B2 JP3105650B2 JP04181330A JP18133092A JP3105650B2 JP 3105650 B2 JP3105650 B2 JP 3105650B2 JP 04181330 A JP04181330 A JP 04181330A JP 18133092 A JP18133092 A JP 18133092A JP 3105650 B2 JP3105650 B2 JP 3105650B2
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- JP
- Japan
- Prior art keywords
- mosfet
- semiconductor integrated
- integrated circuit
- circuit
- power supply
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に機能選択回路に関する。
関し、特に機能選択回路に関する。
【0002】
【従来の技術】従来の機能選択回路は図3に示すよう
に、N型MOSFETQ31,Q33と、P型MOSFET
Q32と波形整形回路用MOSFETI31,I32とから構
成されている。ところで、機能選択回路で内部動作を切
換える場合には、図3に示す機能選択回路のパッドPに
電源電位を印加するか、又は、接地電位を印加すること
により行う。
に、N型MOSFETQ31,Q33と、P型MOSFET
Q32と波形整形回路用MOSFETI31,I32とから構
成されている。ところで、機能選択回路で内部動作を切
換える場合には、図3に示す機能選択回路のパッドPに
電源電位を印加するか、又は、接地電位を印加すること
により行う。
【0003】未使用時は、パッドPをフローティングに
しておく。ただし、従来の機能選択回路は図3に示すよ
うに内部信号を固定するため、機能選択回路の初段ゲー
トとしてのMOSFETQ32,Q33を一定電位に固定す
るためのMOSFETQ31を有している。
しておく。ただし、従来の機能選択回路は図3に示すよ
うに内部信号を固定するため、機能選択回路の初段ゲー
トとしてのMOSFETQ32,Q33を一定電位に固定す
るためのMOSFETQ31を有している。
【0004】
【発明が解決しようとする課題】この従来の機能選択回
路は、パッドPのフローティング時、MOSFET
Q32,Q33のゲートのフローティング防止用として、M
OSFETQ31を使用している。このため、機能切替の
ため、パッドPに電源レベルを印加すると、機能選択回
路のMOSFETQ31を介して、電源端子と接地端子の
間に貫通電流Iが流れるという欠点があった。
路は、パッドPのフローティング時、MOSFET
Q32,Q33のゲートのフローティング防止用として、M
OSFETQ31を使用している。このため、機能切替の
ため、パッドPに電源レベルを印加すると、機能選択回
路のMOSFETQ31を介して、電源端子と接地端子の
間に貫通電流Iが流れるという欠点があった。
【0005】尚、近年、製品の多機能化及び低消費電力
化が行われており、低消費型の回路を使用する必要があ
る。
化が行われており、低消費型の回路を使用する必要があ
る。
【0006】本発明の目的は、機能選択回路のパッドに
電源レベルを印加しても、電源端子と接地端子の間に貫
通電流が流れない低消費型機能選択回路をもつ半導体集
積回路装置を提供することにある。
電源レベルを印加しても、電源端子と接地端子の間に貫
通電流が流れない低消費型機能選択回路をもつ半導体集
積回路装置を提供することにある。
【0007】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路装置は、機能選択回路
を有する半導体集積回路装置であって、前記機能回路の
外部入力端子に接続される初段ゲートは、前記初段ゲー
トの入力端と接地端子との間に、前記初段ゲートの出力
によりスイッチング制御されるMOSFETを有し、前
記初段ゲートの入力端に、電源電位を印加したときに、
前記MOSFETがOFFするものである。また前記初
段ゲートは、P型MOSFETとN型MOSFETより
構成された反転回路であり、前記反転回路の入力端と前
記接地端子との間に容量素子を有するものである。
め、本発明に係る半導体集積回路装置は、機能選択回路
を有する半導体集積回路装置であって、前記機能回路の
外部入力端子に接続される初段ゲートは、前記初段ゲー
トの入力端と接地端子との間に、前記初段ゲートの出力
によりスイッチング制御されるMOSFETを有し、前
記初段ゲートの入力端に、電源電位を印加したときに、
前記MOSFETがOFFするものである。また前記初
段ゲートは、P型MOSFETとN型MOSFETより
構成された反転回路であり、前記反転回路の入力端と前
記接地端子との間に容量素子を有するものである。
【0008】
【作用】パッドに電源電位を印加した場合に、電源端子
と接地端子間の貫通電流の流れを容量素子により阻止す
る。
と接地端子間の貫通電流の流れを容量素子により阻止す
る。
【0009】
【実施例】以下、本発明の一実施例を図により説明す
る。図1は、本発明の一実施例を示す回路図である。
る。図1は、本発明の一実施例を示す回路図である。
【0010】図1において、機能選択回路の初段ゲート
としてのP型MOSFETQ4とN型MOSFETQ5と
は、相補回路を構成している。MOSFETQ4とMO
SFETQ5との後段には、波形整形回路用MOSFE
TI1,I2とを接続している。また、MOSFETQ4
とQ5とのゲートと接地電位との間には、N型MOSF
ETQ3を接続している。また、N型MOSFETQ3の
ベースは、MOSFETQ4,Q5との接続点に接続して
いる。
としてのP型MOSFETQ4とN型MOSFETQ5と
は、相補回路を構成している。MOSFETQ4とMO
SFETQ5との後段には、波形整形回路用MOSFE
TI1,I2とを接続している。また、MOSFETQ4
とQ5とのゲートと接地電位との間には、N型MOSF
ETQ3を接続している。また、N型MOSFETQ3の
ベースは、MOSFETQ4,Q5との接続点に接続して
いる。
【0011】さらに、MOSFETQ4,Q5のゲートと
接地電位との間には、容量素子C1を接続している。
接地電位との間には、容量素子C1を接続している。
【0012】実施例において、パッドPがフローティン
グの状態で、電源を投入した場合、図2に示すようにパ
ッドPは容量素子C1があるため、電源投入と同時に
は、電源レベルにならない。それにより、MOSFET
Q4の電源とパッドPの電位差が、トランジスタQ4のV
T以上になった時点で、MOSFETQ4がONし、a点
が電源電位となり、MOSFETQ 3 がONし、パッド
Pが接地電位となり安定する。
グの状態で、電源を投入した場合、図2に示すようにパ
ッドPは容量素子C1があるため、電源投入と同時に
は、電源レベルにならない。それにより、MOSFET
Q4の電源とパッドPの電位差が、トランジスタQ4のV
T以上になった時点で、MOSFETQ4がONし、a点
が電源電位となり、MOSFETQ 3 がONし、パッド
Pが接地電位となり安定する。
【0013】また、パッドPに電源レベルを印加して
も、電源端子と接地端子の間に貫通電流が流れる経路は
存在しない。
も、電源端子と接地端子の間に貫通電流が流れる経路は
存在しない。
【0014】
【発明の効果】以上説明したように本発明は、パッドの
フローティング防止用MOSFETを容量素子に変える
ことにより、パッドに電源電位を印加しても、電源端子
と接地端子の間に貫通電流は流れない。従って、低消費
電力の半導体集積回路を提供することができる。
フローティング防止用MOSFETを容量素子に変える
ことにより、パッドに電源電位を印加しても、電源端子
と接地端子の間に貫通電流は流れない。従って、低消費
電力の半導体集積回路を提供することができる。
【図1】本発明の一実施例を示す回路図である。
【図2】図1に示した回路の電源投入時の各接点の電位
変化を示した図である。
変化を示した図である。
【図3】従来の機能選択回路を示す回路図である。
C1 容量素子 Q3,Q5,Q31,Q33 N型MOSFET Q4,Q32 P型MOSFET I1,I2,I31,I32 波形整形回路用MOSFET
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03K 3/353 H03K 17/16 H03K 19/0175 H03K 19/173 101 G11C 29/00
Claims (2)
- 【請求項1】 機能選択回路を有する半導体集積回路装
置であって、前記機能回路の外部入力端子に接続される初段ゲート
は、前記初段ゲートの入力端と接地端子との間に、前記
初段ゲートの出力によりスイッチング制御されるMOS
FETを有し、前記初段ゲートの入力端に、電源電位を
印加したときに、前記MOSFETがOFFする ことを
特徴とする半導体集積回路装置。 - 【請求項2】 前記初段ゲートは、P型MOSFETと
N型MOSFETより構成された反転回路であり、前記
反転回路の入力端と前記接地端子との間に容量素子を有
することを特徴とする請求項1に記載の半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04181330A JP3105650B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04181330A JP3105650B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0629794A JPH0629794A (ja) | 1994-02-04 |
JP3105650B2 true JP3105650B2 (ja) | 2000-11-06 |
Family
ID=16098811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04181330A Expired - Lifetime JP3105650B2 (ja) | 1992-07-08 | 1992-07-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3105650B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006008217B4 (de) * | 2006-02-22 | 2012-07-26 | Audi Ag | Fahrzeugtüre |
-
1992
- 1992-07-08 JP JP04181330A patent/JP3105650B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0629794A (ja) | 1994-02-04 |
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