JP3105650B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3105650B2
JP3105650B2 JP04181330A JP18133092A JP3105650B2 JP 3105650 B2 JP3105650 B2 JP 3105650B2 JP 04181330 A JP04181330 A JP 04181330A JP 18133092 A JP18133092 A JP 18133092A JP 3105650 B2 JP3105650 B2 JP 3105650B2
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circuit
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Inventor
誠 宮澤
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日本電気アイシーマイコンシステム株式会社
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に機能選択回路に関する。
【０００２】
【従来の技術】従来の機能選択回路は図３に示すよう
に、Ｎ型ＭＯＳＦＥＴＱ31，Ｑ33と、Ｐ型ＭＯＳＦＥＴ
Ｑ32と波形整形回路用ＭＯＳＦＥＴＩ31，Ｉ32とから構
成されている。ところで、機能選択回路で内部動作を切
換える場合には、図３に示す機能選択回路のパッドＰに
電源電位を印加するか、又は、接地電位を印加すること
により行う。
【０００３】未使用時は、パッドＰをフローティングに
しておく。ただし、従来の機能選択回路は図３に示すよ
うに内部信号を固定するため、機能選択回路の初段ゲー
トとしてのＭＯＳＦＥＴＱ32，Ｑ33を一定電位に固定す
るためのＭＯＳＦＥＴＱ31を有している。
【０００４】
【発明が解決しようとする課題】この従来の機能選択回
路は、パッドＰのフローティング時、ＭＯＳＦＥＴ
Ｑ32，Ｑ33のゲートのフローティング防止用として、Ｍ
ＯＳＦＥＴＱ31を使用している。このため、機能切替の
ため、パッドＰに電源レベルを印加すると、機能選択回
路のＭＯＳＦＥＴＱ31を介して、電源端子と接地端子の
間に貫通電流Ｉが流れるという欠点があった。
【０００５】尚、近年、製品の多機能化及び低消費電力
化が行われており、低消費型の回路を使用する必要があ
る。
【０００６】本発明の目的は、機能選択回路のパッドに
電源レベルを印加しても、電源端子と接地端子の間に貫
通電流が流れない低消費型機能選択回路をもつ半導体集
積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路装置は、機能選択回路
を有する半導体集積回路装置であって、前記機能回路の
外部入力端子に接続される初段ゲートは、前記初段ゲー
トの入力端と接地端子との間に、前記初段ゲートの出力
によりスイッチング制御されるＭＯＳＦＥＴを有し、前
記初段ゲートの入力端に、電源電位を印加したときに、
前記ＭＯＳＦＥＴがＯＦＦするものである。また前記初
段ゲートは、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴより
構成された反転回路であり、前記反転回路の入力端と前
記接地端子との間に容量素子を有するものである。
【０００８】
【作用】パッドに電源電位を印加した場合に、電源端子
と接地端子間の貫通電流の流れを容量素子により阻止す
る。
【０００９】
【実施例】以下、本発明の一実施例を図により説明す
る。図１は、本発明の一実施例を示す回路図である。
【００１０】図１において、機能選択回路の初段ゲート
としてのＰ型ＭＯＳＦＥＴＱ4とＮ型ＭＯＳＦＥＴＱ5と
は、相補回路を構成している。ＭＯＳＦＥＴＱ4とＭＯ
ＳＦＥＴＱ5との後段には、波形整形回路用ＭＯＳＦＥ
ＴＩ1，Ｉ2とを接続している。また、ＭＯＳＦＥＴＱ4
とＱ5とのゲートと接地電位との間には、Ｎ型ＭＯＳＦ
ＥＴＱ3を接続している。また、Ｎ型ＭＯＳＦＥＴＱ3の
ベースは、ＭＯＳＦＥＴＱ4，Ｑ5との接続点に接続して
いる。
【００１１】さらに、ＭＯＳＦＥＴＱ4，Ｑ5のゲートと
接地電位との間には、容量素子Ｃ1を接続している。
【００１２】実施例において、パッドＰがフローティン
グの状態で、電源を投入した場合、図２に示すようにパ
ッドＰは容量素子Ｃ1があるため、電源投入と同時に
は、電源レベルにならない。それにより、ＭＯＳＦＥＴ
Ｑ4の電源とパッドＰの電位差が、トランジスタＱ4のＶ
T以上になった時点で、ＭＯＳＦＥＴＱ4がＯＮし、ａ点
が電源電位となり、ＭＯＳＦＥＴＱ 3 がＯＮし、パッド
Ｐが接地電位となり安定する。
【００１３】また、パッドＰに電源レベルを印加して
も、電源端子と接地端子の間に貫通電流が流れる経路は
存在しない。
【００１４】
【発明の効果】以上説明したように本発明は、パッドの
フローティング防止用ＭＯＳＦＥＴを容量素子に変える
ことにより、パッドに電源電位を印加しても、電源端子
と接地端子の間に貫通電流は流れない。従って、低消費
電力の半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示した回路の電源投入時の各接点の電位
変化を示した図である。
【図３】従来の機能選択回路を示す回路図である。
【符号の説明】
Ｃ1 容量素子 Ｑ3，Ｑ5，Ｑ31，Ｑ33 Ｎ型ＭＯＳＦＥＴ Ｑ4，Ｑ32 Ｐ型ＭＯＳＦＥＴ Ｉ1，Ｉ2，Ｉ31，Ｉ32 波形整形回路用ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/353 H03K 17/16 H03K 19/0175 H03K 19/173 101 G11C 29/00

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 機能選択回路を有する半導体集積回路装
    置であって、前記機能回路の外部入力端子に接続される初段ゲート
    は、前記初段ゲートの入力端と接地端子との間に、前記
    初段ゲートの出力によりスイッチング制御されるＭＯＳ
    ＦＥＴを有し、前記初段ゲートの入力端に、電源電位を
    印加したときに、前記ＭＯＳＦＥＴがＯＦＦする ことを
    特徴とする半導体集積回路装置。
  2. 【請求項２】 前記初段ゲートは、Ｐ型ＭＯＳＦＥＴと
    Ｎ型ＭＯＳＦＥＴより構成された反転回路であり、前記
    反転回路の入力端と前記接地端子との間に容量素子を有
    することを特徴とする請求項１に記載の半導体集積回路
    装置。
JP04181330A 1992-07-08 1992-07-08 半導体集積回路装置 Expired - Lifetime JP3105650B2 (ja)

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