JPS59207735A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS59207735A JPS59207735A JP58080872A JP8087283A JPS59207735A JP S59207735 A JPS59207735 A JP S59207735A JP 58080872 A JP58080872 A JP 58080872A JP 8087283 A JP8087283 A JP 8087283A JP S59207735 A JPS59207735 A JP S59207735A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- input signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/12—Shaping pulses by steepening leading or trailing edges
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、大規模集積回路(以下LSIと称す)等に適
用して特に有効な技術に関するもので、たとえばLSI
等における外部からの信号を受けるためのLSI内の入
力回路に利用して有効な技術に関するものである。
用して特に有効な技術に関するもので、たとえばLSI
等における外部からの信号を受けるためのLSI内の入
力回路に利用して有効な技術に関するものである。
一般にLSI等において、外部の信号発生手段から発生
された入力信号は、LSI内に設けられπ入力回路に供
給される。たとえば朝食書店発行の集積回路応用ハンド
ブヴクの280ペ一ジ図5゜15において知られている
。入力回路は、入力信号レベルを判定するための適当な
しきい値電圧を持つ。これによって、入力回路は、入力
信号レベルに対応されかつLSI内部回路によって適当
なレベルとみなされる出力信号を形成する。
された入力信号は、LSI内に設けられπ入力回路に供
給される。たとえば朝食書店発行の集積回路応用ハンド
ブヴクの280ペ一ジ図5゜15において知られている
。入力回路は、入力信号レベルを判定するための適当な
しきい値電圧を持つ。これによって、入力回路は、入力
信号レベルに対応されかつLSI内部回路によって適当
なレベルとみなされる出力信号を形成する。
入力回路に供給される信号は、信号発生手段とこの入力
回路との間の信号1線に不所望に結合されてしまうよう
な浮遊容量や寄生容量による影響によってその立上り立
下り速度が制限される。その結果、入力信号が変化され
てから入力回路の出力がその入力信号に対応され六レベ
ルにされるまでに比較的大きい遅延が生ず不ようになる
。
回路との間の信号1線に不所望に結合されてしまうよう
な浮遊容量や寄生容量による影響によってその立上り立
下り速度が制限される。その結果、入力信号が変化され
てから入力回路の出力がその入力信号に対応され六レベ
ルにされるまでに比較的大きい遅延が生ず不ようになる
。
本発明の目的は、動作速度の高速化を図ったLSI等の
入力回路を提供する事にある。本発明の前記ならびにそ
の他の目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるてあろう。
入力回路を提供する事にある。本発明の前記ならびにそ
の他の目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるてあろう。
本願において開示される発明のうち代表的力ものの概要
を簡増に説明すれば、下記のとおシである。
を簡増に説明すれば、下記のとおシである。
すなわち、比較的低いレベルのしきい値をもつ入力回路
と、比較的高いレベルのしきい値をもつ入力回路とを逆
折回路により入力信号の立上り時は、上記低いレベルの
しきい値をもつ入力回路を!?するようにし、立下シ時
は、上記高いレベルのしきい値をもつ入力回路を選折す
るようにする。
と、比較的高いレベルのしきい値をもつ入力回路とを逆
折回路により入力信号の立上り時は、上記低いレベルの
しきい値をもつ入力回路を!?するようにし、立下シ時
は、上記高いレベルのしきい値をもつ入力回路を選折す
るようにする。
〔実施例1〕
以下本発明の実施例を図面を参照して具体的に説明する
。
。
第1A図は、本発明の一実施例を示す回路図である。本
賽施例回路は、入力回路1及び2と、選折回路としての
スイッチ制御回路3と、スイ、、チ部4とから構成され
る。入力回路1及び2は、特に匍1限されないが、MO
BFKTからなるインバータから構成される。入力回路
1は、それを構成するMO8FFXTが適当7Th%性
に設定されることによって入力信号のローレベルに近い
比較的低いレベルのしきい値電圧Vth+をもつように
される。
賽施例回路は、入力回路1及び2と、選折回路としての
スイッチ制御回路3と、スイ、、チ部4とから構成され
る。入力回路1及び2は、特に匍1限されないが、MO
BFKTからなるインバータから構成される。入力回路
1は、それを構成するMO8FFXTが適当7Th%性
に設定されることによって入力信号のローレベルに近い
比較的低いレベルのしきい値電圧Vth+をもつように
される。
これに対【2て、入力回路2は、入力信号の71イレベ
ルに近い比較的高いレベルのしきい値電圧Vth*をも
つようにされる。入力回路1及び2の出力は、スイッチ
部4のスイ1.チEl、及びB2に供給される。スイッ
チS、及びB2は、スイッチ制御回路3によってそのス
イッチ状態がコントロールされる。スイッチ制御回路3
は、特に制限されないが公知のシュミヅト回路からなる
ようなヒステリシス回路5及びインバータエv1から構
成される。又スイッチ制御回路3は、入力端子INから
供給される入力信号を受けてスイッチS、及びStをコ
y)ロールする。ヒステリシス回路5は2つのしきい値
電圧VthsとVth4を持つ。入力信号がローレベル
から・・イレペルに変化されることを検出するしきい値
電圧Vth4は、入力回路2のしきい値電圧V thz
よりも大きい値にされている。これに対して入力信号が
ノ1イレベルからローレベルに変化されることを検出す
るしきい値Vthsは入力回路1のそれより本小さくさ
れる。スイッチS。
ルに近い比較的高いレベルのしきい値電圧Vth*をも
つようにされる。入力回路1及び2の出力は、スイッチ
部4のスイ1.チEl、及びB2に供給される。スイッ
チS、及びB2は、スイッチ制御回路3によってそのス
イッチ状態がコントロールされる。スイッチ制御回路3
は、特に制限されないが公知のシュミヅト回路からなる
ようなヒステリシス回路5及びインバータエv1から構
成される。又スイッチ制御回路3は、入力端子INから
供給される入力信号を受けてスイッチS、及びStをコ
y)ロールする。ヒステリシス回路5は2つのしきい値
電圧VthsとVth4を持つ。入力信号がローレベル
から・・イレペルに変化されることを検出するしきい値
電圧Vth4は、入力回路2のしきい値電圧V thz
よりも大きい値にされている。これに対して入力信号が
ノ1イレベルからローレベルに変化されることを検出す
るしきい値Vthsは入力回路1のそれより本小さくさ
れる。スイッチS。
は、ヒステリシス回路5への入力がしきい値電圧V’t
lx<よりも低いときそのヒステリシス回路5の出力に
よってオン状態にされる。スイッチS2は、クイ9チ1
3.に対し相補的にオン状態にされる。
lx<よりも低いときそのヒステリシス回路5の出力に
よってオン状態にされる。スイッチS2は、クイ9チ1
3.に対し相補的にオン状態にされる。
第1B図は、第1A図の動作を説明するための動作波形
図である。
図である。
入力信号V1nの立上り及び立下り時間は、第1B図の
曲線VInに示すように信号1線間の寄生容量や浮遊容
量などの遅延によυ比較的長くなる。
曲線VInに示すように信号1線間の寄生容量や浮遊容
量などの遅延によυ比較的長くなる。
入力信号v1nがローレベルから−・イレペルに立上る
ときにおいて、入力回路1の出力電圧VOIは、第1B
図の曲線VOIのように入力信号■1nがしきい値vt
h+を鰐えるとノ・イレペルからロウレベルに反転され
る。入力回路2の出力電圧VO2は第1B図の曲線vo
、のように入力信号V tnがしきい値Vthtを越え
るとノ・イレベルからロウレベルに反転される。逆に入
力信号V1nがノ・イレペルからローレベルに立下ると
きは、入力回路1の出力電圧VOIは、入力信号■1n
がしきい値vth+ JU下のしRルに低下するとロウ
レベルからノーイレベルに変化され、入力回路2の出力
電圧■02は、入力信号vanがしきい値Vtht以下
のレベルに低下するとロウレベルからノ・イレペルに変
化される。
ときにおいて、入力回路1の出力電圧VOIは、第1B
図の曲線VOIのように入力信号■1nがしきい値vt
h+を鰐えるとノ・イレペルからロウレベルに反転され
る。入力回路2の出力電圧VO2は第1B図の曲線vo
、のように入力信号V tnがしきい値Vthtを越え
るとノ・イレベルからロウレベルに反転される。逆に入
力信号V1nがノ・イレペルからローレベルに立下ると
きは、入力回路1の出力電圧VOIは、入力信号■1n
がしきい値vth+ JU下のしRルに低下するとロウ
レベルからノーイレベルに変化され、入力回路2の出力
電圧■02は、入力信号vanがしきい値Vtht以下
のレベルに低下するとロウレベルからノ・イレペルに変
化される。
スイッチ制御回路3を構成するヒステリシス回路5の出
力電圧V。Iは、入力信号Vlnの立上り時は第1B図
の曲iv。、のように入力信号V1nがしきい値Vth
4のレベルを越えると・・イレベルからロウレベルに変
化され、入力信号Vinの立下り時は、入力信号Vln
がしきい値電圧Vths 月下のレベルニ低下スルトロ
ウレペルカラノ−イレペルに変化される入力信号Vin
の立上り前は、ヌイヴチ日□はオン状態にされ、スイッ
チS2はオフ状態にされている。入力信号v1nの立上
りによってヒステリシス回路5の出力電圧V。1がノ・
イレベルからロウレベルに反転されるとスイッチStは
オフされスイッチ2がオンされる。入力信号Vinの立
下すによってヒステリシス回路5の出力電圧VQIがロ
ウレベルからノ1イレペルに反転されると、スイタチS
2がオフされてスイッチS1がオンされる。すなわちイ
ンバータエ■2に供給される電圧VOutは、第1B図
の曲線Voutのように入力信号’V1nの立上り時は
しきい値Vth+を趣えるとハイレベルからロウレベル
に反転され、立下り時は、Leい値vthzN下のレベ
ルになるとロウレベルからハイレベルに反転される。電
圧VOutけインバータエV2を介して出力端子OU
TK供給される。
力電圧V。Iは、入力信号Vlnの立上り時は第1B図
の曲iv。、のように入力信号V1nがしきい値Vth
4のレベルを越えると・・イレベルからロウレベルに変
化され、入力信号Vinの立下り時は、入力信号Vln
がしきい値電圧Vths 月下のレベルニ低下スルトロ
ウレペルカラノ−イレペルに変化される入力信号Vin
の立上り前は、ヌイヴチ日□はオン状態にされ、スイッ
チS2はオフ状態にされている。入力信号v1nの立上
りによってヒステリシス回路5の出力電圧V。1がノ・
イレベルからロウレベルに反転されるとスイッチStは
オフされスイッチ2がオンされる。入力信号Vinの立
下すによってヒステリシス回路5の出力電圧VQIがロ
ウレベルからノ1イレペルに反転されると、スイタチS
2がオフされてスイッチS1がオンされる。すなわちイ
ンバータエ■2に供給される電圧VOutは、第1B図
の曲線Voutのように入力信号’V1nの立上り時は
しきい値Vth+を趣えるとハイレベルからロウレベル
に反転され、立下り時は、Leい値vthzN下のレベ
ルになるとロウレベルからハイレベルに反転される。電
圧VOutけインバータエV2を介して出力端子OU
TK供給される。
すなわち、出力端子○UTに供給される電圧は、図示し
ないが入力信号V1nがロウレベルからハイレベルに立
上る時、入力信号Vinがしきい値電圧vtb+(7)
L/ヘルヲ越エルトロウレベルカラハイレペルに変化さ
れ、入力信号がハイレベルからローレベルに立下るとき
入力信号vtnがしきい値電圧’7th2JV下のレベ
ルに低下するとハイレベルからローレベルに変化される
。したがって出力端子OUTに出力される出力信号は、
入力信号vtnが立上る時はその入力信号v1nが比較
的低いレベルのときに出力され入力信号v1nが立下る
ときはその入力信号が比較的高いレベルのときに出力さ
れなくf:rる。
ないが入力信号V1nがロウレベルからハイレベルに立
上る時、入力信号Vinがしきい値電圧vtb+(7)
L/ヘルヲ越エルトロウレベルカラハイレペルに変化さ
れ、入力信号がハイレベルからローレベルに立下るとき
入力信号vtnがしきい値電圧’7th2JV下のレベ
ルに低下するとハイレベルからローレベルに変化される
。したがって出力端子OUTに出力される出力信号は、
入力信号vtnが立上る時はその入力信号v1nが比較
的低いレベルのときに出力され入力信号v1nが立下る
ときはその入力信号が比較的高いレベルのときに出力さ
れなくf:rる。
〔実施例2〕
第2A図は、本発明の他の一実語例を示す回路図である
。
。
本実旋例回路は、入力回路1及び2と逆折回路としての
出力信号形成回路6とから構成される。
出力信号形成回路6とから構成される。
入力回路1及び2け第1A図と同様にMOSFETから
なるインバータから構成されへ同じ特性νもつ。出力信
号形成回路6は、NOR回路回路及びAND回路G2と
、クイ9チBI及びS2と、インバータエV、から構成
される。入力回路1及び2の出力は、スイッチs、、J
及びIJOR回路G1及びAND回路G2にそれぞれ供
給される。
なるインバータから構成されへ同じ特性νもつ。出力信
号形成回路6は、NOR回路回路及びAND回路G2と
、クイ9チBI及びS2と、インバータエV、から構成
される。入力回路1及び2の出力は、スイッチs、、J
及びIJOR回路G1及びAND回路G2にそれぞれ供
給される。
スイッチ1はAND回路G3の出力によって匍1′!R
され、AND回路G、の出力がハイレベルのときオン状
態にされる。スイ、、チ2は[OR回路GKの出力によ
って制御され、NOR回路回路の出力がハイレベルのと
きオン状態にされる。
され、AND回路G、の出力がハイレベルのときオン状
態にされる。スイ、、チ2は[OR回路GKの出力によ
って制御され、NOR回路回路の出力がハイレベルのと
きオン状態にされる。
第2B図は、第2A図の動作を欽明するための動作波形
図である。
図である。
入力回路”=’ t: h +及びvth2の出力電圧
VOI及びv02は、第1B図の曲M vn 1 *
■o*と同様である。NOR回路G1供給される入力回
路1及び2の出力が両方ともローレベルのときに、NO
R回路GIの出力電圧C+、は第2B図の曲線cIのよ
ウニローレベルカラハイレペルニ変化すレ、スイッチS
2をオンさせる。一方AND回路に供給される入力回路
1及び2の出力が両方ともハイレベルのとき、AND回
路G2の出力電圧c2は第2B図の曲線C3のようにロ
ー17ベルからハイレベルに変化されクイ9チS、をオ
ンさせる。なお、スイッチSIがオフされてからスイッ
チs2がオンされるまでの間と、スイッチS2がオフさ
れてからクイ9チS1がオンされる壕での間スイッチS
!及びS2は共にオフ状態であるが、このときのインバ
ータエ■2に供給される電圧Voutは、インバータエ
v2の入力端の浮遊容量によって、その前の状態が保持
される。これによりインバータエV?に供給される電圧
Voutは、第2B図の曲1m V ou、 tのよう
に人力信号v1nが立上る時は、入力信号V 1 nが
しきい値vthIを越えるとハイレベルからローレベル
に反転され立下る時は、人力信号V11がしきい値Vt
hz J>J下のレベルに低下するとローレベルから
ハイレベルに変化される。
VOI及びv02は、第1B図の曲M vn 1 *
■o*と同様である。NOR回路G1供給される入力回
路1及び2の出力が両方ともローレベルのときに、NO
R回路GIの出力電圧C+、は第2B図の曲線cIのよ
ウニローレベルカラハイレペルニ変化すレ、スイッチS
2をオンさせる。一方AND回路に供給される入力回路
1及び2の出力が両方ともハイレベルのとき、AND回
路G2の出力電圧c2は第2B図の曲線C3のようにロ
ー17ベルからハイレベルに変化されクイ9チS、をオ
ンさせる。なお、スイッチSIがオフされてからスイッ
チs2がオンされるまでの間と、スイッチS2がオフさ
れてからクイ9チS1がオンされる壕での間スイッチS
!及びS2は共にオフ状態であるが、このときのインバ
ータエ■2に供給される電圧Voutは、インバータエ
v2の入力端の浮遊容量によって、その前の状態が保持
される。これによりインバータエV?に供給される電圧
Voutは、第2B図の曲1m V ou、 tのよう
に人力信号v1nが立上る時は、入力信号V 1 nが
しきい値vthIを越えるとハイレベルからローレベル
に反転され立下る時は、人力信号V11がしきい値Vt
hz J>J下のレベルに低下するとローレベルから
ハイレベルに変化される。
すなわち出力端子OUTに供給される電圧は図示しない
が、入力信号v1nがローレベルから)・イレベルに立
上るとき、入力信号VIHがしきい値電圧Vth+のレ
ベルを僻えるとローレベルからハイレベルに変化され、
逆に人力信号V1nがハイレベルからローレベルに立下
るとき入力信号V41がし。
が、入力信号v1nがローレベルから)・イレベルに立
上るとき、入力信号VIHがしきい値電圧Vth+のレ
ベルを僻えるとローレベルからハイレベルに変化され、
逆に人力信号V1nがハイレベルからローレベルに立下
るとき入力信号V41がし。
きい値電圧vth2JxJ下のレベルに低下するとハイ
レベルからローレベルに変化される。したがって出力端
子OUTに出力される出力信号は、人力信号Vinが立
上る時はその入力信号Vlnが比較的低いレベルのとき
に出力され入力信号vInが立下るときはその人力信号
V4nが比較的高いレベルのとき出力される。
レベルからローレベルに変化される。したがって出力端
子OUTに出力される出力信号は、人力信号Vinが立
上る時はその入力信号Vlnが比較的低いレベルのとき
に出力され入力信号vInが立下るときはその人力信号
V4nが比較的高いレベルのとき出力される。
〔実施例3〕
第3A図は、第2A図のNOR回路回路及びAND回路
G!の出力側にリセ、トセ1.トフリ、、プフa、プ(
月下R8−FFと称す)を用いた本発明の他の一実施例
の回路図である。
G!の出力側にリセ、トセ1.トフリ、、プフa、プ(
月下R8−FFと称す)を用いた本発明の他の一実施例
の回路図である。
本実施例回路は、入力回路1及び2と、選折回路として
の出力信号形成回路7から構成される。
の出力信号形成回路7から構成される。
入力回路1及び2は、前実施例回路と同様である。
出力信号形成回路7け、第2A図におけるNOR回路回
路及びAND回路回路の出力側KR8@Fアを用いてこ
の出力信号Q、Qによりヌイ、・チ日。
路及びAND回路回路の出力側KR8@Fアを用いてこ
の出力信号Q、Qによりヌイ、・チ日。
及び8意を制御する。スイッチ1は、R8−FF’のり
七〜ト端子Rに供給される入力電圧02がしきい値電圧
Vth+よりも低いときそのR8−FWの出力Q、によ
ってオン状態にされる。ヌイヴチs2は、Re@FFの
セット端子Sに供給される入力電圧01がしきい値電圧
Vt、よシも高いときそのRe@FTの出力Qによって
オン状態にされる。
七〜ト端子Rに供給される入力電圧02がしきい値電圧
Vth+よりも低いときそのR8−FWの出力Q、によ
ってオン状態にされる。ヌイヴチs2は、Re@FFの
セット端子Sに供給される入力電圧01がしきい値電圧
Vt、よシも高いときそのRe@FTの出力Qによって
オン状態にされる。
第3B図は、第3A図の動作を説明するための動作波形
図である。
図である。
入力回路’7th+及び’V’thzの出力電圧voI
及びVO,と、NOR回路回路及びAND回路回路の出
力電圧0.及びC冨は、第2B図の曲# vo + +
vot及びC4、C2と同様である。NOR口路回路の
出力はRe−FFのセット端子に供給される。
及びVO,と、NOR回路回路及びAND回路回路の出
力電圧0.及びC冨は、第2B図の曲# vo + +
vot及びC4、C2と同様である。NOR口路回路の
出力はRe−FFのセット端子に供給される。
またAl3Ti回路G、の出力けR8・FIFIのりセ
ヴト端子Rに供給される。第3B図の曲線Q、のように
入力信号v1rIの立上り時はRe −FFの出力電圧
Qけ、セット端子Sに供給される電圧0.がa−レベル
からノ・イレペルに変化された時にローレベルからハイ
レベルに変化される。逆に入力信号vinの立下9時R
8・FFの出力電圧Qけリセ・・ト端子Rに供給される
電EF Otがローレベルからハイレベルに変化された
ときにノ・イレペルからローレベルに変化される。8日
・IFFの出力電圧Q。
ヴト端子Rに供給される。第3B図の曲線Q、のように
入力信号v1rIの立上り時はRe −FFの出力電圧
Qけ、セット端子Sに供給される電圧0.がa−レベル
からノ・イレペルに変化された時にローレベルからハイ
レベルに変化される。逆に入力信号vinの立下9時R
8・FFの出力電圧Qけリセ・・ト端子Rに供給される
電EF Otがローレベルからハイレベルに変化された
ときにノ・イレペルからローレベルに変化される。8日
・IFFの出力電圧Q。
け出力電圧QK対して逆の状態となる。入力信号VIH
の立上り前は、スイッチS、はオン状態にされヌイヴチ
S2はオフ状態にされている。入力信号vlnの型土シ
によってR8−FFの出力電圧Qがローレベルからハイ
レベルに変化されるとスイッチ日、はオフ状態にされ、
スイリチ81がオン状態にされる。逆に入力信号■1n
の立下りによってR8・F’Fの出力電圧Qが、ノ・イ
レペルからローレベルに変化されるとスイッチ日、はオ
フ状態にされスイッチS、がオン状態にされる。すなわ
ちインバータエV、に供給される出力電圧Tautけ、
第3B図の曲11j V o u tのように入力信号
vtnの立上り時はしきい値電圧’7th Iのレベル
をこえると・・イレペルからローレベルに変化され、入
力信号V 1 nの立下り時はしきい値電圧Vtht
u下のレベルニナルトローレベルカラハイレベルニ変
化される。すなわち出力端子017Tに供給される電圧
は、図に示していないが、入力信号71Bがローレベル
からハイレベルに立上るとき、入力信号VIHがしきい
値電圧V t h Iのレベルをこえるとローレベルか
らノ・イレベルに変化される。入力信号V1nカハイレ
ベルからローレベルに立下る時入力信号Vlnがしきい
値電圧Vth* 以下のレベルに低下するとハイレベ
ルからローレベルに変化される。したがって出力端子O
UTに出力される出力信号は、入力信号71nが立上る
時はその入力信号v1nが比較的低いレベルのとき出力
され、入力信号V1nが立下る時はその入力信号が比較
的高いレベルのとき出力される。
の立上り前は、スイッチS、はオン状態にされヌイヴチ
S2はオフ状態にされている。入力信号vlnの型土シ
によってR8−FFの出力電圧Qがローレベルからハイ
レベルに変化されるとスイッチ日、はオフ状態にされ、
スイリチ81がオン状態にされる。逆に入力信号■1n
の立下りによってR8・F’Fの出力電圧Qが、ノ・イ
レペルからローレベルに変化されるとスイッチ日、はオ
フ状態にされスイッチS、がオン状態にされる。すなわ
ちインバータエV、に供給される出力電圧Tautけ、
第3B図の曲11j V o u tのように入力信号
vtnの立上り時はしきい値電圧’7th Iのレベル
をこえると・・イレペルからローレベルに変化され、入
力信号V 1 nの立下り時はしきい値電圧Vtht
u下のレベルニナルトローレベルカラハイレベルニ変
化される。すなわち出力端子017Tに供給される電圧
は、図に示していないが、入力信号71Bがローレベル
からハイレベルに立上るとき、入力信号VIHがしきい
値電圧V t h Iのレベルをこえるとローレベルか
らノ・イレベルに変化される。入力信号V1nカハイレ
ベルからローレベルに立下る時入力信号Vlnがしきい
値電圧Vth* 以下のレベルに低下するとハイレベ
ルからローレベルに変化される。したがって出力端子O
UTに出力される出力信号は、入力信号71nが立上る
時はその入力信号v1nが比較的低いレベルのとき出力
され、入力信号V1nが立下る時はその入力信号が比較
的高いレベルのとき出力される。
〔実施例4〕
第4A図は本発明の更に他の一実施例を示す回路図であ
る。本実施例回路は、入力回路1及び2と選折回路とし
ての出力信号形成回路9から構成される。入力回路1及
び2け前記各実施例回路と同じ竹性をもつMO8’F1
nTからなるインバータから構成される。出力信号形成
回路9け、ヌイヅチ日I及び日2と抵抗Rと容量Cから
成る遅延回路8と、インバータIT3及び工v4から構
成される。
る。本実施例回路は、入力回路1及び2と選折回路とし
ての出力信号形成回路9から構成される。入力回路1及
び2け前記各実施例回路と同じ竹性をもつMO8’F1
nTからなるインバータから構成される。出力信号形成
回路9け、ヌイヅチ日I及び日2と抵抗Rと容量Cから
成る遅延回路8と、インバータIT3及び工v4から構
成される。
入力回路1及び2の出力は、スイヴチ81及びs2に供
給される。スイッチ日!及びEl、の出力は遅延回路8
の抵MRを介して一時容量Cに供給され、インバータエ
v3に供給される。このインバータエv3の出力でスイ
ヴチ8□が制御される。またインバータエv4にインバ
ータMV3の出力カ供給すれこの出力でスイッチS、が
制御される。
給される。スイッチ日!及びEl、の出力は遅延回路8
の抵MRを介して一時容量Cに供給され、インバータエ
v3に供給される。このインバータエv3の出力でスイ
ヴチ8□が制御される。またインバータエv4にインバ
ータMV3の出力カ供給すれこの出力でスイッチS、が
制御される。
第4B図は、第4A図の動作を説明するための動作波形
図である。
図である。
入力回路1及び2の出力電圧VO1及びVO8は、前記
各実施例回路と同様である。入力回路1及び2の出力は
、遅延回路8に供給される。第4B図の曲1flJ O
oのように遅延回路8の出力電圧C9け、入力信号V4
Hの立±υ時は、入力信号v1nがしきい値電圧vth
+のレベルをこえるとハイレベルからローレベルに変化
されはじめる。入力信号V’1nの立下り時は入力信号
V1nがしきい値電圧Vthz以下のレベルKf!ルト
ローレベルカラハイレペルに変化されはじめる。遅延回
路8の出力電圧O6け抵抗R容量Cの遅延により立上り
及び立下ね時間が比較的長い。インバータエv4け遅延
回路8の出力電圧coのハイレベルとローレベルを識別
スるためのほぼ中点のようなしきい値電圧V thsを
もつ。インバータエv3の出力電圧C8は入力信号V4
Hの文士シ時は第4図の曲線C!のように遅延回路8の
出力coのほぼ中点のしきい値Vth5JA下+7)L
/ヘルニ低下スルドローレベルカラハイレベルに変化さ
れ入力信号”inの立下り時は、遅延回路8の出力電圧
a6のほぼ中点のしきい値Vtbsのレベルをこえると
ハイレベルカラローレベルに変化される。入力信号v1
nの立上す前はスイッチS1けオン状態にされ、スイッ
チs2けオフ状態にされている。入力信号v1nの立上
りによってインバータエv3の出力電圧C1がa−レベ
ルからハイレベルに変化されるとスイッチ81はオフ状
態にされスイッチS2はオン状態にされる。入力信号V
1nの立下りによってインバータエv3の出力電圧CI
がハイレベルからローレベルに変化されるとスイッチ8
鵞はオフ状態にされスイッチS、はオン状態にされる。
各実施例回路と同様である。入力回路1及び2の出力は
、遅延回路8に供給される。第4B図の曲1flJ O
oのように遅延回路8の出力電圧C9け、入力信号V4
Hの立±υ時は、入力信号v1nがしきい値電圧vth
+のレベルをこえるとハイレベルからローレベルに変化
されはじめる。入力信号V’1nの立下り時は入力信号
V1nがしきい値電圧Vthz以下のレベルKf!ルト
ローレベルカラハイレペルに変化されはじめる。遅延回
路8の出力電圧O6け抵抗R容量Cの遅延により立上り
及び立下ね時間が比較的長い。インバータエv4け遅延
回路8の出力電圧coのハイレベルとローレベルを識別
スるためのほぼ中点のようなしきい値電圧V thsを
もつ。インバータエv3の出力電圧C8は入力信号V4
Hの文士シ時は第4図の曲線C!のように遅延回路8の
出力coのほぼ中点のしきい値Vth5JA下+7)L
/ヘルニ低下スルドローレベルカラハイレベルに変化さ
れ入力信号”inの立下り時は、遅延回路8の出力電圧
a6のほぼ中点のしきい値Vtbsのレベルをこえると
ハイレベルカラローレベルに変化される。入力信号v1
nの立上す前はスイッチS1けオン状態にされ、スイッ
チs2けオフ状態にされている。入力信号v1nの立上
りによってインバータエv3の出力電圧C1がa−レベ
ルからハイレベルに変化されるとスイッチ81はオフ状
態にされスイッチS2はオン状態にされる。入力信号V
1nの立下りによってインバータエv3の出力電圧CI
がハイレベルからローレベルに変化されるとスイッチ8
鵞はオフ状態にされスイッチS、はオン状態にされる。
すなわちインバータエv2に供給される電圧”Outは
第4B図の曲11i) V n u tのように、入力
信号V1nの立上り時はしきい値vthlを与えるとハ
イレベルからa−レベルに変化され立下り時はしきい値
vthtLJ下のレベルになるとローレベルからハイレ
ベル変化される。す外わち出力端子OUTに供給される
電圧は、図には示してないが前実旋例回路と同様に入力
信号V 1 nがローレベル、からハイレベルに立上る
時、入力信号711がしきい値電圧vth+ のレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号vanがハイレベルから0−17ベルに立下ると
き入力信号V1nがしきい値電圧Vthz 月下のレベ
ルに低下するとハイレベルからa−レベルに変化される
。したがって出力端子OUTに出力される出力信号は、
入力信号V4Hが立上るときけその入力信号vtnが比
較的低いレベルのとき出力され立下るときは、入力信号
V11が比較的高いレベルのとき出力される。
第4B図の曲11i) V n u tのように、入力
信号V1nの立上り時はしきい値vthlを与えるとハ
イレベルからa−レベルに変化され立下り時はしきい値
vthtLJ下のレベルになるとローレベルからハイレ
ベル変化される。す外わち出力端子OUTに供給される
電圧は、図には示してないが前実旋例回路と同様に入力
信号V 1 nがローレベル、からハイレベルに立上る
時、入力信号711がしきい値電圧vth+ のレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号vanがハイレベルから0−17ベルに立下ると
き入力信号V1nがしきい値電圧Vthz 月下のレベ
ルに低下するとハイレベルからa−レベルに変化される
。したがって出力端子OUTに出力される出力信号は、
入力信号V4Hが立上るときけその入力信号vtnが比
較的低いレベルのとき出力され立下るときは、入力信号
V11が比較的高いレベルのとき出力される。
〔実施例5〕
第5A図は本発明の一実旅例を示す回路図である。
本実施例回路は、入力回路1及び2と逆折回路としての
出力信号形成回路10から構成される。
出力信号形成回路10から構成される。
入力回路1及び2は、前記各実施例回路と同じ特性をも
つMO8FFiTからなるインバータから構成される。
つMO8FFiTからなるインバータから構成される。
出力信号形成回路10は、NOR回路GlとAND回路
回路とT型フリ、プフロップ(月下、T −FFと称す
)とインバータエv5から構成される。入力回路1の出
力は、NOR回路回路に供給され、入力回路2の出力は
、インバータを介してNOR回路回路に供給される。オ
た入力回路1及び2の出力は、A/ND回路G回路本供
給される。NOR回路回路の出力は、T@FPのトリガ
端子Tに供給され、AND回路G2の出力は、T@F’
Fのリセット端一7’Hに供給される。T・FFのQけ
出力端子OUTに接続されている。
回路とT型フリ、プフロップ(月下、T −FFと称す
)とインバータエv5から構成される。入力回路1の出
力は、NOR回路回路に供給され、入力回路2の出力は
、インバータを介してNOR回路回路に供給される。オ
た入力回路1及び2の出力は、A/ND回路G回路本供
給される。NOR回路回路の出力は、T@FPのトリガ
端子Tに供給され、AND回路G2の出力は、T@F’
Fのリセット端一7’Hに供給される。T・FFのQけ
出力端子OUTに接続されている。
第5B図は、第5A図の動作を説明するための動作波形
図である。
図である。
入力回路1及び2の出力電圧■o1及びvO! は前記
各実施例回路と同様であ°る。入力回路1の出力は、そ
のままNOR回路G宜に供給され、入力回路2の出力は
、インパータエ■5に供給されその出力がNOR回路回
路に供給される。NOR回路回路の出力電圧VO4け、
入力信号vtnの立上り時は第5B図の曲M V O4
のように入力信号v1ゎがしきい値電圧Vthtのレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号’V1nがしきい値電圧Vth冨のレベルをこえ
るとハイレベルからローレベルに変化される。入力信号
V 1 nの立下り時は入力信号Vinがしきい値電圧
’7th* 以下に低下するとローレベルからノ・イ
レベルに変化され入力信号がしきい値電圧Vthtのレ
ベル月下に低下するとハイレベルからローレベルに変化
される。AND回路G2の出力電圧vO6は、入力信号
の立上り時は第5B図の曲線Vo5のように入力信号V
11がしきい値電圧Vthl のレベルをこえるとハ
イレベルからa−レベルに変化され、入力信号’V1n
の立下り時は入力信号■1nがしきい値電圧Vthtの
レベル以下に低下するとローレベルからハイレベルに変
化される。T−FFは入力パルスの立上9でトリガがか
かる。又トリガ端子Tにローレベルの電圧が供給される
ときは前の状態が保持される。すなわちT−PIFのQ
の出力電圧は、第5B図の曲線Voutのように入力信
号v1nの立上り時は、入力信号’Vlnがしきい値電
圧V’t h+のレベルをこえるとa−レベルからノ1
イレベルに変化され、入力信号v1nの立下り時入力信
号v1nがしきい値電圧Vthzのレベル月下に低下す
るとハイレベルからローレベルに変化される。したがっ
て、出力端子OUTに出力される出力信号は、入力信号
’V1y)が立上るときはその入力信号が比較的低いレ
ベルのとき出力され、入力信号V1nが立下るときけそ
の入力信号Vlnが比較的高いレベルのとき出力される
。
各実施例回路と同様であ°る。入力回路1の出力は、そ
のままNOR回路G宜に供給され、入力回路2の出力は
、インパータエ■5に供給されその出力がNOR回路回
路に供給される。NOR回路回路の出力電圧VO4け、
入力信号vtnの立上り時は第5B図の曲M V O4
のように入力信号v1ゎがしきい値電圧Vthtのレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号’V1nがしきい値電圧Vth冨のレベルをこえ
るとハイレベルからローレベルに変化される。入力信号
V 1 nの立下り時は入力信号Vinがしきい値電圧
’7th* 以下に低下するとローレベルからノ・イ
レベルに変化され入力信号がしきい値電圧Vthtのレ
ベル月下に低下するとハイレベルからローレベルに変化
される。AND回路G2の出力電圧vO6は、入力信号
の立上り時は第5B図の曲線Vo5のように入力信号V
11がしきい値電圧Vthl のレベルをこえるとハ
イレベルからa−レベルに変化され、入力信号’V1n
の立下り時は入力信号■1nがしきい値電圧Vthtの
レベル以下に低下するとローレベルからハイレベルに変
化される。T−FFは入力パルスの立上9でトリガがか
かる。又トリガ端子Tにローレベルの電圧が供給される
ときは前の状態が保持される。すなわちT−PIFのQ
の出力電圧は、第5B図の曲線Voutのように入力信
号v1nの立上り時は、入力信号’Vlnがしきい値電
圧V’t h+のレベルをこえるとa−レベルからノ1
イレベルに変化され、入力信号v1nの立下り時入力信
号v1nがしきい値電圧Vthzのレベル月下に低下す
るとハイレベルからローレベルに変化される。したがっ
て、出力端子OUTに出力される出力信号は、入力信号
’V1y)が立上るときはその入力信号が比較的低いレ
ベルのとき出力され、入力信号V1nが立下るときけそ
の入力信号Vlnが比較的高いレベルのとき出力される
。
本発明によれば、入力回路1は、比較的ローレベルに近
いしきい値Vth+をもち、入力回路2は比較的・・イ
レベルに近いしきい値vth2をもつようにして、入力
信号が立上る時は入力回路1を選析しかつ入力信号が立
下る時は入力回路2を選析するようにすることで動作速
凄を速くするという効果が得られる。
いしきい値Vth+をもち、入力回路2は比較的・・イ
レベルに近いしきい値vth2をもつようにして、入力
信号が立上る時は入力回路1を選析しかつ入力信号が立
下る時は入力回路2を選析するようにすることで動作速
凄を速くするという効果が得られる。
第1A図の実施例の場合、ヌイヴチ制御回路3に入力信
号vj、nが直接に供給されるので、スイッチ制御)回
路3を入力信号Vinに対し高速度で応答させることが
できる。そのため、同図の回路は、比較的高速度の入力
信号を入力することができる。
号vj、nが直接に供給されるので、スイッチ制御)回
路3を入力信号Vinに対し高速度で応答させることが
できる。そのため、同図の回路は、比較的高速度の入力
信号を入力することができる。
しかしながら、しきい値電圧Vtb+のレベルを充分に
低下させ、またしきい値電圧V t、 h tのレベル
を充分に上昇させようとする場合、それに応じて、ヒス
テリシス回路5のしきい値電圧Vthaをしきい値電圧
7th、よりも更に低下させるとともに、しきい値電圧
Vthtをしきい値電圧Vthzよりも更に上昇させる
必要がある。そのため、このような場合、ヒステリシス
回路5の般計が難しくなってくる。
低下させ、またしきい値電圧V t、 h tのレベル
を充分に上昇させようとする場合、それに応じて、ヒス
テリシス回路5のしきい値電圧Vthaをしきい値電圧
7th、よりも更に低下させるとともに、しきい値電圧
Vthtをしきい値電圧Vthzよりも更に上昇させる
必要がある。そのため、このような場合、ヒステリシス
回路5の般計が難しくなってくる。
第2A図の実施例の場合、スイッチS、及びs2の制御
のために入力回路1及び2の出力を利用するので、しき
い値電圧の設定が容易である。
のために入力回路1及び2の出力を利用するので、しき
い値電圧の設定が容易である。
第3A図の実施例の場合、スイッチS、と82が同時に
オフ状態にされる期間が実質的に零になる。これに応じ
て、インバータエv2の入力がフローティング状態にさ
れてしまうことを防ぐことができる。その結果、インバ
ータエv2の入力と図示しない信号配線との間に形成さ
れてしまう浮遊容量などの不所望な結合容量があっても
、その結合容量を介してインバータエV、の入力に雑音
が与えられてしまうことを防ぐことができる。
オフ状態にされる期間が実質的に零になる。これに応じ
て、インバータエv2の入力がフローティング状態にさ
れてしまうことを防ぐことができる。その結果、インバ
ータエv2の入力と図示しない信号配線との間に形成さ
れてしまう浮遊容量などの不所望な結合容量があっても
、その結合容量を介してインバータエV、の入力に雑音
が与えられてしまうことを防ぐことができる。
第4A図の実施例の場合、ヌイリチSt及びS2を制御
Qするための回路の素子数を少々くすることができる。
Qするための回路の素子数を少々くすることができる。
月上本発明渚によってなされた発明を実施例に基づき具
体的に欽明りまたが本発明は、上記実施例に限定される
ものでけなくその要旨を逸紛しない範囲で種々変更可能
であることはいうまでもない。
体的に欽明りまたが本発明は、上記実施例に限定される
ものでけなくその要旨を逸紛しない範囲で種々変更可能
であることはいうまでもない。
例えば、入力回路1とスイッチS1及び入力回路?とス
イ付チB、は、それぞれ、第6図のようなCMOSクロ
ックドインバータ回路から構成されて艮い。同図におい
て、スイッチMO8FETQ、とQ3は、相補スイッチ
信号φ、φによって同時にオン、オフされる。
イ付チB、は、それぞれ、第6図のようなCMOSクロ
ックドインバータ回路から構成されて艮い。同図におい
て、スイッチMO8FETQ、とQ3は、相補スイッチ
信号φ、φによって同時にオン、オフされる。
入力回路1及び2はヒステリシス回路から構成されても
艮い。この場合、入力信号に雑音が加えられても、入力
回路1及び2は、それがヒステリシス特性を持つことに
よって、入力信号に加えられる雑音に対して実雀的に不
感に寿る。
艮い。この場合、入力信号に雑音が加えられても、入力
回路1及び2は、それがヒステリシス特性を持つことに
よって、入力信号に加えられる雑音に対して実雀的に不
感に寿る。
以上の欽明から明らかなように本発明によれば、LSI
等におけるL8工外部からの信号を受けるLSI内部の
入力回路などに適用できる。本発明け、少なぐとも動作
速度を速くしたい条件のものには適用できる。
等におけるL8工外部からの信号を受けるLSI内部の
入力回路などに適用できる。本発明け、少なぐとも動作
速度を速くしたい条件のものには適用できる。
第1A図及び第2A図及び第3A図及び第4A図及び第
5A図はそれぞれ本発明の実旋例の回路図である。 第1B図及び第2B図及び第3B図及び第4B図及び第
5B図は上記回路図にそれぞれ対応した2・・・高いレ
ベルのしきい値をもつインバータ、3・・・スイッチ切
換回路、4・・・スイ9チ部、5・・・ヒステリシス回
路、6.7.9.10・・・出力信号形成回路、8・・
・遅延回路、工■1〜工v5・・・インバータ、81b
”!・・・スイッチ% Gl ・・・IJ、OR回路
、G2・・・AND回路。 第1A図 第1B図 ・て 、−(〜 ; L −1Σ (、(j’i第5A図 1 /θ 第5B図 ′1ニゴミ kt 特開昭59−207735(9) 第 6 図
5A図はそれぞれ本発明の実旋例の回路図である。 第1B図及び第2B図及び第3B図及び第4B図及び第
5B図は上記回路図にそれぞれ対応した2・・・高いレ
ベルのしきい値をもつインバータ、3・・・スイッチ切
換回路、4・・・スイ9チ部、5・・・ヒステリシス回
路、6.7.9.10・・・出力信号形成回路、8・・
・遅延回路、工■1〜工v5・・・インバータ、81b
”!・・・スイッチ% Gl ・・・IJ、OR回路
、G2・・・AND回路。 第1A図 第1B図 ・て 、−(〜 ; L −1Σ (、(j’i第5A図 1 /θ 第5B図 ′1ニゴミ kt 特開昭59−207735(9) 第 6 図
Claims (1)
- 1、比較的低いしきい値電圧を持つ第1入力回路と、比
較的高いしきい値電圧を持ちかつ上記第1入力回路の入
力信号と共通の入力信号が与えられる第2入力回路と、
選折回路とを備え、上記選折回路によって上記入力信号
が立上るときに上記第1入力回路を遺析しかつ上記入力
信号が立下るときに上記第2入力回路を遺択するように
してなることを特徴とする入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58080872A JPS59207735A (ja) | 1983-05-11 | 1983-05-11 | 入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58080872A JPS59207735A (ja) | 1983-05-11 | 1983-05-11 | 入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59207735A true JPS59207735A (ja) | 1984-11-24 |
Family
ID=13730429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58080872A Pending JPS59207735A (ja) | 1983-05-11 | 1983-05-11 | 入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59207735A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036125A (ja) * | 1989-06-01 | 1991-01-11 | Nec Ic Microcomput Syst Ltd | クロックド同相回路 |
JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
-
1983
- 1983-05-11 JP JP58080872A patent/JPS59207735A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH036125A (ja) * | 1989-06-01 | 1991-01-11 | Nec Ic Microcomput Syst Ltd | クロックド同相回路 |
JP2546894B2 (ja) * | 1989-06-01 | 1996-10-23 | 日本電気アイシーマイコンシステム株式会社 | クロックド同相回路 |
JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
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