JPS59207735A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS59207735A JPS59207735A JP58080872A JP8087283A JPS59207735A JP S59207735 A JPS59207735 A JP S59207735A JP 58080872 A JP58080872 A JP 58080872A JP 8087283 A JP8087283 A JP 8087283A JP S59207735 A JPS59207735 A JP S59207735A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- input signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/12—Shaping pulses by steepening leading or trailing edges
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、大規模集積回路（以下ＬＳＩと称す）等に適
用して特に有効な技術に関するもので、たとえばＬＳＩ
等における外部からの信号を受けるためのＬＳＩ内の入
力回路に利用して有効な技術に関するものである。
用して特に有効な技術に関するもので、たとえばＬＳＩ
等における外部からの信号を受けるためのＬＳＩ内の入
力回路に利用して有効な技術に関するものである。
一般にＬＳＩ等において、外部の信号発生手段から発生
された入力信号は、ＬＳＩ内に設けられπ入力回路に供
給される。たとえば朝食書店発行の集積回路応用ハンド
ブヴクの２８０ペ一ジ図５゜１５において知られている
。入力回路は、入力信号レベルを判定するための適当な
しきい値電圧を持つ。これによって、入力回路は、入力
信号レベルに対応されかつＬＳＩ内部回路によって適当
なレベルとみなされる出力信号を形成する。
された入力信号は、ＬＳＩ内に設けられπ入力回路に供
給される。たとえば朝食書店発行の集積回路応用ハンド
ブヴクの２８０ペ一ジ図５゜１５において知られている
。入力回路は、入力信号レベルを判定するための適当な
しきい値電圧を持つ。これによって、入力回路は、入力
信号レベルに対応されかつＬＳＩ内部回路によって適当
なレベルとみなされる出力信号を形成する。
入力回路に供給される信号は、信号発生手段とこの入力
回路との間の信号１線に不所望に結合されてしまうよう
な浮遊容量や寄生容量による影響によってその立上り立
下り速度が制限される。その結果、入力信号が変化され
てから入力回路の出力がその入力信号に対応され六レベ
ルにされるまでに比較的大きい遅延が生ず不ようになる
。
回路との間の信号１線に不所望に結合されてしまうよう
な浮遊容量や寄生容量による影響によってその立上り立
下り速度が制限される。その結果、入力信号が変化され
てから入力回路の出力がその入力信号に対応され六レベ
ルにされるまでに比較的大きい遅延が生ず不ようになる
。
本発明の目的は、動作速度の高速化を図ったＬＳＩ等の
入力回路を提供する事にある。本発明の前記ならびにそ
の他の目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるてあろう。
入力回路を提供する事にある。本発明の前記ならびにそ
の他の目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるてあろう。
本願において開示される発明のうち代表的力ものの概要
を簡増に説明すれば、下記のとおシである。
を簡増に説明すれば、下記のとおシである。
すなわち、比較的低いレベルのしきい値をもつ入力回路
と、比較的高いレベルのしきい値をもつ入力回路とを逆
折回路により入力信号の立上り時は、上記低いレベルの
しきい値をもつ入力回路を！？するようにし、立下シ時
は、上記高いレベルのしきい値をもつ入力回路を選折す
るようにする。
と、比較的高いレベルのしきい値をもつ入力回路とを逆
折回路により入力信号の立上り時は、上記低いレベルの
しきい値をもつ入力回路を！？するようにし、立下シ時
は、上記高いレベルのしきい値をもつ入力回路を選折す
るようにする。
〔実施例１〕
以下本発明の実施例を図面を参照して具体的に説明する
。
。
第１Ａ図は、本発明の一実施例を示す回路図である。本
賽施例回路は、入力回路１及び２と、選折回路としての
スイッチ制御回路３と、スイ、、チ部４とから構成され
る。入力回路１及び２は、特に匍１限されないが、ＭＯ
ＢＦＫＴからなるインバータから構成される。入力回路
１は、それを構成するＭＯ８ＦＦＸＴが適当７Ｔｈ％性
に設定されることによって入力信号のローレベルに近い
比較的低いレベルのしきい値電圧Ｖｔｈ＋をもつように
される。
賽施例回路は、入力回路１及び２と、選折回路としての
スイッチ制御回路３と、スイ、、チ部４とから構成され
る。入力回路１及び２は、特に匍１限されないが、ＭＯ
ＢＦＫＴからなるインバータから構成される。入力回路
１は、それを構成するＭＯ８ＦＦＸＴが適当７Ｔｈ％性
に設定されることによって入力信号のローレベルに近い
比較的低いレベルのしきい値電圧Ｖｔｈ＋をもつように
される。
これに対【２て、入力回路２は、入力信号の７１イレベ
ルに近い比較的高いレベルのしきい値電圧Ｖｔｈ＊をも
つようにされる。入力回路１及び２の出力は、スイッチ
部４のスイ１．チＥｌ、及びＢ２に供給される。スイッ
チＳ、及びＢ２は、スイッチ制御回路３によってそのス
イッチ状態がコントロールされる。スイッチ制御回路３
は、特に制限されないが公知のシュミヅト回路からなる
ようなヒステリシス回路５及びインバータエｖ１から構
成される。又スイッチ制御回路３は、入力端子ＩＮから
供給される入力信号を受けてスイッチＳ、及びＳｔをコ
ｙ）ロールする。ヒステリシス回路５は２つのしきい値
電圧ＶｔｈｓとＶｔｈ４を持つ。入力信号がローレベル
から・・イレペルに変化されることを検出するしきい値
電圧Ｖｔｈ４は、入力回路２のしきい値電圧Ｖ ｔｈｚ
よりも大きい値にされている。これに対して入力信号が
ノ１イレベルからローレベルに変化されることを検出す
るしきい値Ｖｔｈｓは入力回路１のそれより本小さくさ
れる。スイッチＳ。
ルに近い比較的高いレベルのしきい値電圧Ｖｔｈ＊をも
つようにされる。入力回路１及び２の出力は、スイッチ
部４のスイ１．チＥｌ、及びＢ２に供給される。スイッ
チＳ、及びＢ２は、スイッチ制御回路３によってそのス
イッチ状態がコントロールされる。スイッチ制御回路３
は、特に制限されないが公知のシュミヅト回路からなる
ようなヒステリシス回路５及びインバータエｖ１から構
成される。又スイッチ制御回路３は、入力端子ＩＮから
供給される入力信号を受けてスイッチＳ、及びＳｔをコ
ｙ）ロールする。ヒステリシス回路５は２つのしきい値
電圧ＶｔｈｓとＶｔｈ４を持つ。入力信号がローレベル
から・・イレペルに変化されることを検出するしきい値
電圧Ｖｔｈ４は、入力回路２のしきい値電圧Ｖ ｔｈｚ
よりも大きい値にされている。これに対して入力信号が
ノ１イレベルからローレベルに変化されることを検出す
るしきい値Ｖｔｈｓは入力回路１のそれより本小さくさ
れる。スイッチＳ。
は、ヒステリシス回路５への入力がしきい値電圧Ｖ’ｔ
ｌｘ＜よりも低いときそのヒステリシス回路５の出力に
よってオン状態にされる。スイッチＳ２は、クイ９チ１
３．に対し相補的にオン状態にされる。
ｌｘ＜よりも低いときそのヒステリシス回路５の出力に
よってオン状態にされる。スイッチＳ２は、クイ９チ１
３．に対し相補的にオン状態にされる。
第１Ｂ図は、第１Ａ図の動作を説明するための動作波形
図である。
図である。
入力信号Ｖ１ｎの立上り及び立下り時間は、第１Ｂ図の
曲線ＶＩｎに示すように信号１線間の寄生容量や浮遊容
量などの遅延によυ比較的長くなる。
曲線ＶＩｎに示すように信号１線間の寄生容量や浮遊容
量などの遅延によυ比較的長くなる。
入力信号ｖ１ｎがローレベルから−・イレペルに立上る
ときにおいて、入力回路１の出力電圧ＶＯＩは、第１Ｂ
図の曲線ＶＯＩのように入力信号■１ｎがしきい値ｖｔ
ｈ＋を鰐えるとノ・イレペルからロウレベルに反転され
る。入力回路２の出力電圧ＶＯ２は第１Ｂ図の曲線ｖｏ
、のように入力信号Ｖ ｔｎがしきい値Ｖｔｈｔを越え
るとノ・イレベルからロウレベルに反転される。逆に入
力信号Ｖ１ｎがノ・イレペルからローレベルに立下ると
きは、入力回路１の出力電圧ＶＯＩは、入力信号■１ｎ
がしきい値ｖｔｈ＋ ＪＵ下のしＲルに低下するとロウ
レベルからノーイレベルに変化され、入力回路２の出力
電圧■０２は、入力信号ｖａｎがしきい値Ｖｔｈｔ以下
のレベルに低下するとロウレベルからノ・イレペルに変
化される。
ときにおいて、入力回路１の出力電圧ＶＯＩは、第１Ｂ
図の曲線ＶＯＩのように入力信号■１ｎがしきい値ｖｔ
ｈ＋を鰐えるとノ・イレペルからロウレベルに反転され
る。入力回路２の出力電圧ＶＯ２は第１Ｂ図の曲線ｖｏ
、のように入力信号Ｖ ｔｎがしきい値Ｖｔｈｔを越え
るとノ・イレベルからロウレベルに反転される。逆に入
力信号Ｖ１ｎがノ・イレペルからローレベルに立下ると
きは、入力回路１の出力電圧ＶＯＩは、入力信号■１ｎ
がしきい値ｖｔｈ＋ ＪＵ下のしＲルに低下するとロウ
レベルからノーイレベルに変化され、入力回路２の出力
電圧■０２は、入力信号ｖａｎがしきい値Ｖｔｈｔ以下
のレベルに低下するとロウレベルからノ・イレペルに変
化される。
スイッチ制御回路３を構成するヒステリシス回路５の出
力電圧Ｖ。Ｉは、入力信号Ｖｌｎの立上り時は第１Ｂ図
の曲ｉｖ。、のように入力信号Ｖ１ｎがしきい値Ｖｔｈ
４のレベルを越えると・・イレベルからロウレベルに変
化され、入力信号Ｖｉｎの立下り時は、入力信号Ｖｌｎ
がしきい値電圧Ｖｔｈｓ 月下のレベルニ低下スルトロ
ウレペルカラノ−イレペルに変化される入力信号Ｖｉｎ
の立上り前は、ヌイヴチ日□はオン状態にされ、スイッ
チＳ２はオフ状態にされている。入力信号ｖ１ｎの立上
りによってヒステリシス回路５の出力電圧Ｖ。１がノ・
イレベルからロウレベルに反転されるとスイッチＳｔは
オフされスイッチ２がオンされる。入力信号Ｖｉｎの立
下すによってヒステリシス回路５の出力電圧ＶＱＩがロ
ウレベルからノ１イレペルに反転されると、スイタチＳ
２がオフされてスイッチＳ１がオンされる。すなわちイ
ンバータエ■２に供給される電圧ＶＯｕｔは、第１Ｂ図
の曲線Ｖｏｕｔのように入力信号’Ｖ１ｎの立上り時は
しきい値Ｖｔｈ＋を趣えるとハイレベルからロウレベル
に反転され、立下り時は、Ｌｅい値ｖｔｈｚＮ下のレベ
ルになるとロウレベルからハイレベルに反転される。電
圧ＶＯｕｔけインバータエＶ２を介して出力端子ＯＵ
ＴＫ供給される。
力電圧Ｖ。Ｉは、入力信号Ｖｌｎの立上り時は第１Ｂ図
の曲ｉｖ。、のように入力信号Ｖ１ｎがしきい値Ｖｔｈ
４のレベルを越えると・・イレベルからロウレベルに変
化され、入力信号Ｖｉｎの立下り時は、入力信号Ｖｌｎ
がしきい値電圧Ｖｔｈｓ 月下のレベルニ低下スルトロ
ウレペルカラノ−イレペルに変化される入力信号Ｖｉｎ
の立上り前は、ヌイヴチ日□はオン状態にされ、スイッ
チＳ２はオフ状態にされている。入力信号ｖ１ｎの立上
りによってヒステリシス回路５の出力電圧Ｖ。１がノ・
イレベルからロウレベルに反転されるとスイッチＳｔは
オフされスイッチ２がオンされる。入力信号Ｖｉｎの立
下すによってヒステリシス回路５の出力電圧ＶＱＩがロ
ウレベルからノ１イレペルに反転されると、スイタチＳ
２がオフされてスイッチＳ１がオンされる。すなわちイ
ンバータエ■２に供給される電圧ＶＯｕｔは、第１Ｂ図
の曲線Ｖｏｕｔのように入力信号’Ｖ１ｎの立上り時は
しきい値Ｖｔｈ＋を趣えるとハイレベルからロウレベル
に反転され、立下り時は、Ｌｅい値ｖｔｈｚＮ下のレベ
ルになるとロウレベルからハイレベルに反転される。電
圧ＶＯｕｔけインバータエＶ２を介して出力端子ＯＵ
ＴＫ供給される。
すなわち、出力端子○ＵＴに供給される電圧は、図示し
ないが入力信号Ｖ１ｎがロウレベルからハイレベルに立
上る時、入力信号Ｖｉｎがしきい値電圧ｖｔｂ＋（７）
Ｌ／ヘルヲ越エルトロウレベルカラハイレペルに変化さ
れ、入力信号がハイレベルからローレベルに立下るとき
入力信号ｖｔｎがしきい値電圧’７ｔｈ２ＪＶ下のレベ
ルに低下するとハイレベルからローレベルに変化される
。したがって出力端子ＯＵＴに出力される出力信号は、
入力信号ｖｔｎが立上る時はその入力信号ｖ１ｎが比較
的低いレベルのときに出力され入力信号ｖ１ｎが立下る
ときはその入力信号が比較的高いレベルのときに出力さ
れなくｆ：ｒる。
ないが入力信号Ｖ１ｎがロウレベルからハイレベルに立
上る時、入力信号Ｖｉｎがしきい値電圧ｖｔｂ＋（７）
Ｌ／ヘルヲ越エルトロウレベルカラハイレペルに変化さ
れ、入力信号がハイレベルからローレベルに立下るとき
入力信号ｖｔｎがしきい値電圧’７ｔｈ２ＪＶ下のレベ
ルに低下するとハイレベルからローレベルに変化される
。したがって出力端子ＯＵＴに出力される出力信号は、
入力信号ｖｔｎが立上る時はその入力信号ｖ１ｎが比較
的低いレベルのときに出力され入力信号ｖ１ｎが立下る
ときはその入力信号が比較的高いレベルのときに出力さ
れなくｆ：ｒる。
〔実施例２〕
第２Ａ図は、本発明の他の一実語例を示す回路図である
。
。
本実旋例回路は、入力回路１及び２と逆折回路としての
出力信号形成回路６とから構成される。
出力信号形成回路６とから構成される。
入力回路１及び２け第１Ａ図と同様にＭＯＳＦＥＴから
なるインバータから構成されへ同じ特性νもつ。出力信
号形成回路６は、ＮＯＲ回路回路及びＡＮＤ回路Ｇ２と
、クイ９チＢＩ及びＳ２と、インバータエＶ、から構成
される。入力回路１及び２の出力は、スイッチｓ、、Ｊ
及びＩＪＯＲ回路Ｇ１及びＡＮＤ回路Ｇ２にそれぞれ供
給される。
なるインバータから構成されへ同じ特性νもつ。出力信
号形成回路６は、ＮＯＲ回路回路及びＡＮＤ回路Ｇ２と
、クイ９チＢＩ及びＳ２と、インバータエＶ、から構成
される。入力回路１及び２の出力は、スイッチｓ、、Ｊ
及びＩＪＯＲ回路Ｇ１及びＡＮＤ回路Ｇ２にそれぞれ供
給される。
スイッチ１はＡＮＤ回路Ｇ３の出力によって匍１′！Ｒ
され、ＡＮＤ回路Ｇ、の出力がハイレベルのときオン状
態にされる。スイ、、チ２は［ＯＲ回路ＧＫの出力によ
って制御され、ＮＯＲ回路回路の出力がハイレベルのと
きオン状態にされる。
され、ＡＮＤ回路Ｇ、の出力がハイレベルのときオン状
態にされる。スイ、、チ２は［ＯＲ回路ＧＫの出力によ
って制御され、ＮＯＲ回路回路の出力がハイレベルのと
きオン状態にされる。
第２Ｂ図は、第２Ａ図の動作を欽明するための動作波形
図である。
図である。
入力回路”＝’ ｔ： ｈ ＋及びｖｔｈ２の出力電圧
ＶＯＩ及びｖ０２は、第１Ｂ図の曲Ｍ ｖｎ １ ＊
■ｏ＊と同様である。ＮＯＲ回路Ｇ１供給される入力回
路１及び２の出力が両方ともローレベルのときに、ＮＯ
Ｒ回路ＧＩの出力電圧Ｃ＋、は第２Ｂ図の曲線ｃＩのよ
ウニローレベルカラハイレペルニ変化すレ、スイッチＳ
２をオンさせる。一方ＡＮＤ回路に供給される入力回路
１及び２の出力が両方ともハイレベルのとき、ＡＮＤ回
路Ｇ２の出力電圧ｃ２は第２Ｂ図の曲線Ｃ３のようにロ
ー１７ベルからハイレベルに変化されクイ９チＳ、をオ
ンさせる。なお、スイッチＳＩがオフされてからスイッ
チｓ２がオンされるまでの間と、スイッチＳ２がオフさ
れてからクイ９チＳ１がオンされる壕での間スイッチＳ
！及びＳ２は共にオフ状態であるが、このときのインバ
ータエ■２に供給される電圧Ｖｏｕｔは、インバータエ
ｖ２の入力端の浮遊容量によって、その前の状態が保持
される。これによりインバータエＶ？に供給される電圧
Ｖｏｕｔは、第２Ｂ図の曲１ｍ Ｖ ｏｕ、 ｔのよう
に人力信号ｖ１ｎが立上る時は、入力信号Ｖ １ ｎが
しきい値ｖｔｈＩを越えるとハイレベルからローレベル
に反転され立下る時は、人力信号Ｖ１１がしきい値Ｖｔ
ｈｚ Ｊ＞Ｊ下のレベルに低下するとローレベルから
ハイレベルに変化される。
ＶＯＩ及びｖ０２は、第１Ｂ図の曲Ｍ ｖｎ １ ＊
■ｏ＊と同様である。ＮＯＲ回路Ｇ１供給される入力回
路１及び２の出力が両方ともローレベルのときに、ＮＯ
Ｒ回路ＧＩの出力電圧Ｃ＋、は第２Ｂ図の曲線ｃＩのよ
ウニローレベルカラハイレペルニ変化すレ、スイッチＳ
２をオンさせる。一方ＡＮＤ回路に供給される入力回路
１及び２の出力が両方ともハイレベルのとき、ＡＮＤ回
路Ｇ２の出力電圧ｃ２は第２Ｂ図の曲線Ｃ３のようにロ
ー１７ベルからハイレベルに変化されクイ９チＳ、をオ
ンさせる。なお、スイッチＳＩがオフされてからスイッ
チｓ２がオンされるまでの間と、スイッチＳ２がオフさ
れてからクイ９チＳ１がオンされる壕での間スイッチＳ
！及びＳ２は共にオフ状態であるが、このときのインバ
ータエ■２に供給される電圧Ｖｏｕｔは、インバータエ
ｖ２の入力端の浮遊容量によって、その前の状態が保持
される。これによりインバータエＶ？に供給される電圧
Ｖｏｕｔは、第２Ｂ図の曲１ｍ Ｖ ｏｕ、 ｔのよう
に人力信号ｖ１ｎが立上る時は、入力信号Ｖ １ ｎが
しきい値ｖｔｈＩを越えるとハイレベルからローレベル
に反転され立下る時は、人力信号Ｖ１１がしきい値Ｖｔ
ｈｚ Ｊ＞Ｊ下のレベルに低下するとローレベルから
ハイレベルに変化される。
すなわち出力端子ＯＵＴに供給される電圧は図示しない
が、入力信号ｖ１ｎがローレベルから）・イレベルに立
上るとき、入力信号ＶＩＨがしきい値電圧Ｖｔｈ＋のレ
ベルを僻えるとローレベルからハイレベルに変化され、
逆に人力信号Ｖ１ｎがハイレベルからローレベルに立下
るとき入力信号Ｖ４１がし。
が、入力信号ｖ１ｎがローレベルから）・イレベルに立
上るとき、入力信号ＶＩＨがしきい値電圧Ｖｔｈ＋のレ
ベルを僻えるとローレベルからハイレベルに変化され、
逆に人力信号Ｖ１ｎがハイレベルからローレベルに立下
るとき入力信号Ｖ４１がし。
きい値電圧ｖｔｈ２ＪｘＪ下のレベルに低下するとハイ
レベルからローレベルに変化される。したがって出力端
子ＯＵＴに出力される出力信号は、人力信号Ｖｉｎが立
上る時はその入力信号Ｖｌｎが比較的低いレベルのとき
に出力され入力信号ｖＩｎが立下るときはその人力信号
Ｖ４ｎが比較的高いレベルのとき出力される。
レベルからローレベルに変化される。したがって出力端
子ＯＵＴに出力される出力信号は、人力信号Ｖｉｎが立
上る時はその入力信号Ｖｌｎが比較的低いレベルのとき
に出力され入力信号ｖＩｎが立下るときはその人力信号
Ｖ４ｎが比較的高いレベルのとき出力される。
〔実施例３〕
第３Ａ図は、第２Ａ図のＮＯＲ回路回路及びＡＮＤ回路
Ｇ！の出力側にリセ、トセ１．トフリ、、プフａ、プ（
月下Ｒ８−ＦＦと称す）を用いた本発明の他の一実施例
の回路図である。
Ｇ！の出力側にリセ、トセ１．トフリ、、プフａ、プ（
月下Ｒ８−ＦＦと称す）を用いた本発明の他の一実施例
の回路図である。
本実施例回路は、入力回路１及び２と、選折回路として
の出力信号形成回路７から構成される。
の出力信号形成回路７から構成される。
入力回路１及び２は、前実施例回路と同様である。
出力信号形成回路７け、第２Ａ図におけるＮＯＲ回路回
路及びＡＮＤ回路回路の出力側ＫＲ８＠Ｆアを用いてこ
の出力信号Ｑ、Ｑによりヌイ、・チ日。
路及びＡＮＤ回路回路の出力側ＫＲ８＠Ｆアを用いてこ
の出力信号Ｑ、Ｑによりヌイ、・チ日。
及び８意を制御する。スイッチ１は、Ｒ８−ＦＦ’のり
七〜ト端子Ｒに供給される入力電圧０２がしきい値電圧
Ｖｔｈ＋よりも低いときそのＲ８−ＦＷの出力Ｑ、によ
ってオン状態にされる。ヌイヴチｓ２は、Ｒｅ＠ＦＦの
セット端子Ｓに供給される入力電圧０１がしきい値電圧
Ｖｔ、よシも高いときそのＲｅ＠ＦＴの出力Ｑによって
オン状態にされる。
七〜ト端子Ｒに供給される入力電圧０２がしきい値電圧
Ｖｔｈ＋よりも低いときそのＲ８−ＦＷの出力Ｑ、によ
ってオン状態にされる。ヌイヴチｓ２は、Ｒｅ＠ＦＦの
セット端子Ｓに供給される入力電圧０１がしきい値電圧
Ｖｔ、よシも高いときそのＲｅ＠ＦＴの出力Ｑによって
オン状態にされる。
第３Ｂ図は、第３Ａ図の動作を説明するための動作波形
図である。
図である。
入力回路’７ｔｈ＋及び’Ｖ’ｔｈｚの出力電圧ｖｏＩ
及びＶＯ，と、ＮＯＲ回路回路及びＡＮＤ回路回路の出
力電圧０．及びＣ冨は、第２Ｂ図の曲＃ ｖｏ ＋ ＋
ｖｏｔ及びＣ４、Ｃ２と同様である。ＮＯＲ口路回路の
出力はＲｅ−ＦＦのセット端子に供給される。
及びＶＯ，と、ＮＯＲ回路回路及びＡＮＤ回路回路の出
力電圧０．及びＣ冨は、第２Ｂ図の曲＃ ｖｏ ＋ ＋
ｖｏｔ及びＣ４、Ｃ２と同様である。ＮＯＲ口路回路の
出力はＲｅ−ＦＦのセット端子に供給される。
またＡｌ３Ｔｉ回路Ｇ、の出力けＲ８・ＦＩＦＩのりセ
ヴト端子Ｒに供給される。第３Ｂ図の曲線Ｑ、のように
入力信号ｖ１ｒＩの立上り時はＲｅ −ＦＦの出力電圧
Ｑけ、セット端子Ｓに供給される電圧０．がａ−レベル
からノ・イレペルに変化された時にローレベルからハイ
レベルに変化される。逆に入力信号ｖｉｎの立下９時Ｒ
８・ＦＦの出力電圧Ｑけリセ・・ト端子Ｒに供給される
電ＥＦ Ｏｔがローレベルからハイレベルに変化された
ときにノ・イレペルからローレベルに変化される。８日
・ＩＦＦの出力電圧Ｑ。
ヴト端子Ｒに供給される。第３Ｂ図の曲線Ｑ、のように
入力信号ｖ１ｒＩの立上り時はＲｅ −ＦＦの出力電圧
Ｑけ、セット端子Ｓに供給される電圧０．がａ−レベル
からノ・イレペルに変化された時にローレベルからハイ
レベルに変化される。逆に入力信号ｖｉｎの立下９時Ｒ
８・ＦＦの出力電圧Ｑけリセ・・ト端子Ｒに供給される
電ＥＦ Ｏｔがローレベルからハイレベルに変化された
ときにノ・イレペルからローレベルに変化される。８日
・ＩＦＦの出力電圧Ｑ。
け出力電圧ＱＫ対して逆の状態となる。入力信号ＶＩＨ
の立上り前は、スイッチＳ、はオン状態にされヌイヴチ
Ｓ２はオフ状態にされている。入力信号ｖｌｎの型土シ
によってＲ８−ＦＦの出力電圧Ｑがローレベルからハイ
レベルに変化されるとスイッチ日、はオフ状態にされ、
スイリチ８１がオン状態にされる。逆に入力信号■１ｎ
の立下りによってＲ８・Ｆ’Ｆの出力電圧Ｑが、ノ・イ
レペルからローレベルに変化されるとスイッチ日、はオ
フ状態にされスイッチＳ、がオン状態にされる。すなわ
ちインバータエＶ、に供給される出力電圧Ｔａｕｔけ、
第３Ｂ図の曲１１ｊ Ｖ ｏ ｕ ｔのように入力信号
ｖｔｎの立上り時はしきい値電圧’７ｔｈ Ｉのレベル
をこえると・・イレペルからローレベルに変化され、入
力信号Ｖ １ ｎの立下り時はしきい値電圧Ｖｔｈｔ
ｕ下のレベルニナルトローレベルカラハイレベルニ変
化される。すなわち出力端子０１７Ｔに供給される電圧
は、図に示していないが、入力信号７１Ｂがローレベル
からハイレベルに立上るとき、入力信号ＶＩＨがしきい
値電圧Ｖ ｔ ｈ Ｉのレベルをこえるとローレベルか
らノ・イレベルに変化される。入力信号Ｖ１ｎカハイレ
ベルからローレベルに立下る時入力信号Ｖｌｎがしきい
値電圧Ｖｔｈ＊ 以下のレベルに低下するとハイレベ
ルからローレベルに変化される。したがって出力端子Ｏ
ＵＴに出力される出力信号は、入力信号７１ｎが立上る
時はその入力信号ｖ１ｎが比較的低いレベルのとき出力
され、入力信号Ｖ１ｎが立下る時はその入力信号が比較
的高いレベルのとき出力される。
の立上り前は、スイッチＳ、はオン状態にされヌイヴチ
Ｓ２はオフ状態にされている。入力信号ｖｌｎの型土シ
によってＲ８−ＦＦの出力電圧Ｑがローレベルからハイ
レベルに変化されるとスイッチ日、はオフ状態にされ、
スイリチ８１がオン状態にされる。逆に入力信号■１ｎ
の立下りによってＲ８・Ｆ’Ｆの出力電圧Ｑが、ノ・イ
レペルからローレベルに変化されるとスイッチ日、はオ
フ状態にされスイッチＳ、がオン状態にされる。すなわ
ちインバータエＶ、に供給される出力電圧Ｔａｕｔけ、
第３Ｂ図の曲１１ｊ Ｖ ｏ ｕ ｔのように入力信号
ｖｔｎの立上り時はしきい値電圧’７ｔｈ Ｉのレベル
をこえると・・イレペルからローレベルに変化され、入
力信号Ｖ １ ｎの立下り時はしきい値電圧Ｖｔｈｔ
ｕ下のレベルニナルトローレベルカラハイレベルニ変
化される。すなわち出力端子０１７Ｔに供給される電圧
は、図に示していないが、入力信号７１Ｂがローレベル
からハイレベルに立上るとき、入力信号ＶＩＨがしきい
値電圧Ｖ ｔ ｈ Ｉのレベルをこえるとローレベルか
らノ・イレベルに変化される。入力信号Ｖ１ｎカハイレ
ベルからローレベルに立下る時入力信号Ｖｌｎがしきい
値電圧Ｖｔｈ＊ 以下のレベルに低下するとハイレベ
ルからローレベルに変化される。したがって出力端子Ｏ
ＵＴに出力される出力信号は、入力信号７１ｎが立上る
時はその入力信号ｖ１ｎが比較的低いレベルのとき出力
され、入力信号Ｖ１ｎが立下る時はその入力信号が比較
的高いレベルのとき出力される。
〔実施例４〕
第４Ａ図は本発明の更に他の一実施例を示す回路図であ
る。本実施例回路は、入力回路１及び２と選折回路とし
ての出力信号形成回路９から構成される。入力回路１及
び２け前記各実施例回路と同じ竹性をもつＭＯ８’Ｆ１
ｎＴからなるインバータから構成される。出力信号形成
回路９け、ヌイヅチ日Ｉ及び日２と抵抗Ｒと容量Ｃから
成る遅延回路８と、インバータＩＴ３及び工ｖ４から構
成される。
る。本実施例回路は、入力回路１及び２と選折回路とし
ての出力信号形成回路９から構成される。入力回路１及
び２け前記各実施例回路と同じ竹性をもつＭＯ８’Ｆ１
ｎＴからなるインバータから構成される。出力信号形成
回路９け、ヌイヅチ日Ｉ及び日２と抵抗Ｒと容量Ｃから
成る遅延回路８と、インバータＩＴ３及び工ｖ４から構
成される。
入力回路１及び２の出力は、スイヴチ８１及びｓ２に供
給される。スイッチ日！及びＥｌ、の出力は遅延回路８
の抵ＭＲを介して一時容量Ｃに供給され、インバータエ
ｖ３に供給される。このインバータエｖ３の出力でスイ
ヴチ８□が制御される。またインバータエｖ４にインバ
ータＭＶ３の出力カ供給すれこの出力でスイッチＳ、が
制御される。
給される。スイッチ日！及びＥｌ、の出力は遅延回路８
の抵ＭＲを介して一時容量Ｃに供給され、インバータエ
ｖ３に供給される。このインバータエｖ３の出力でスイ
ヴチ８□が制御される。またインバータエｖ４にインバ
ータＭＶ３の出力カ供給すれこの出力でスイッチＳ、が
制御される。
第４Ｂ図は、第４Ａ図の動作を説明するための動作波形
図である。
図である。
入力回路１及び２の出力電圧ＶＯ１及びＶＯ８は、前記
各実施例回路と同様である。入力回路１及び２の出力は
、遅延回路８に供給される。第４Ｂ図の曲１ｆｌＪ Ｏ
ｏのように遅延回路８の出力電圧Ｃ９け、入力信号Ｖ４
Ｈの立±υ時は、入力信号ｖ１ｎがしきい値電圧ｖｔｈ
＋のレベルをこえるとハイレベルからローレベルに変化
されはじめる。入力信号Ｖ’１ｎの立下り時は入力信号
Ｖ１ｎがしきい値電圧Ｖｔｈｚ以下のレベルＫｆ！ルト
ローレベルカラハイレペルに変化されはじめる。遅延回
路８の出力電圧Ｏ６け抵抗Ｒ容量Ｃの遅延により立上り
及び立下ね時間が比較的長い。インバータエｖ４け遅延
回路８の出力電圧ｃｏのハイレベルとローレベルを識別
スるためのほぼ中点のようなしきい値電圧Ｖ ｔｈｓを
もつ。インバータエｖ３の出力電圧Ｃ８は入力信号Ｖ４
Ｈの文士シ時は第４図の曲線Ｃ！のように遅延回路８の
出力ｃｏのほぼ中点のしきい値Ｖｔｈ５ＪＡ下＋７）Ｌ
／ヘルニ低下スルドローレベルカラハイレベルに変化さ
れ入力信号”ｉｎの立下り時は、遅延回路８の出力電圧
ａ６のほぼ中点のしきい値Ｖｔｂｓのレベルをこえると
ハイレベルカラローレベルに変化される。入力信号ｖ１
ｎの立上す前はスイッチＳ１けオン状態にされ、スイッ
チｓ２けオフ状態にされている。入力信号ｖ１ｎの立上
りによってインバータエｖ３の出力電圧Ｃ１がａ−レベ
ルからハイレベルに変化されるとスイッチ８１はオフ状
態にされスイッチＳ２はオン状態にされる。入力信号Ｖ
１ｎの立下りによってインバータエｖ３の出力電圧ＣＩ
がハイレベルからローレベルに変化されるとスイッチ８
鵞はオフ状態にされスイッチＳ、はオン状態にされる。
各実施例回路と同様である。入力回路１及び２の出力は
、遅延回路８に供給される。第４Ｂ図の曲１ｆｌＪ Ｏ
ｏのように遅延回路８の出力電圧Ｃ９け、入力信号Ｖ４
Ｈの立±υ時は、入力信号ｖ１ｎがしきい値電圧ｖｔｈ
＋のレベルをこえるとハイレベルからローレベルに変化
されはじめる。入力信号Ｖ’１ｎの立下り時は入力信号
Ｖ１ｎがしきい値電圧Ｖｔｈｚ以下のレベルＫｆ！ルト
ローレベルカラハイレペルに変化されはじめる。遅延回
路８の出力電圧Ｏ６け抵抗Ｒ容量Ｃの遅延により立上り
及び立下ね時間が比較的長い。インバータエｖ４け遅延
回路８の出力電圧ｃｏのハイレベルとローレベルを識別
スるためのほぼ中点のようなしきい値電圧Ｖ ｔｈｓを
もつ。インバータエｖ３の出力電圧Ｃ８は入力信号Ｖ４
Ｈの文士シ時は第４図の曲線Ｃ！のように遅延回路８の
出力ｃｏのほぼ中点のしきい値Ｖｔｈ５ＪＡ下＋７）Ｌ
／ヘルニ低下スルドローレベルカラハイレベルに変化さ
れ入力信号”ｉｎの立下り時は、遅延回路８の出力電圧
ａ６のほぼ中点のしきい値Ｖｔｂｓのレベルをこえると
ハイレベルカラローレベルに変化される。入力信号ｖ１
ｎの立上す前はスイッチＳ１けオン状態にされ、スイッ
チｓ２けオフ状態にされている。入力信号ｖ１ｎの立上
りによってインバータエｖ３の出力電圧Ｃ１がａ−レベ
ルからハイレベルに変化されるとスイッチ８１はオフ状
態にされスイッチＳ２はオン状態にされる。入力信号Ｖ
１ｎの立下りによってインバータエｖ３の出力電圧ＣＩ
がハイレベルからローレベルに変化されるとスイッチ８
鵞はオフ状態にされスイッチＳ、はオン状態にされる。
すなわちインバータエｖ２に供給される電圧”Ｏｕｔは
第４Ｂ図の曲１１ｉ） Ｖ ｎ ｕ ｔのように、入力
信号Ｖ１ｎの立上り時はしきい値ｖｔｈｌを与えるとハ
イレベルからａ−レベルに変化され立下り時はしきい値
ｖｔｈｔＬＪ下のレベルになるとローレベルからハイレ
ベル変化される。す外わち出力端子ＯＵＴに供給される
電圧は、図には示してないが前実旋例回路と同様に入力
信号Ｖ １ ｎがローレベル、からハイレベルに立上る
時、入力信号７１１がしきい値電圧ｖｔｈ＋ のレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号ｖａｎがハイレベルから０−１７ベルに立下ると
き入力信号Ｖ１ｎがしきい値電圧Ｖｔｈｚ 月下のレベ
ルに低下するとハイレベルからａ−レベルに変化される
。したがって出力端子ＯＵＴに出力される出力信号は、
入力信号Ｖ４Ｈが立上るときけその入力信号ｖｔｎが比
較的低いレベルのとき出力され立下るときは、入力信号
Ｖ１１が比較的高いレベルのとき出力される。
第４Ｂ図の曲１１ｉ） Ｖ ｎ ｕ ｔのように、入力
信号Ｖ１ｎの立上り時はしきい値ｖｔｈｌを与えるとハ
イレベルからａ−レベルに変化され立下り時はしきい値
ｖｔｈｔＬＪ下のレベルになるとローレベルからハイレ
ベル変化される。す外わち出力端子ＯＵＴに供給される
電圧は、図には示してないが前実旋例回路と同様に入力
信号Ｖ １ ｎがローレベル、からハイレベルに立上る
時、入力信号７１１がしきい値電圧ｖｔｈ＋ のレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号ｖａｎがハイレベルから０−１７ベルに立下ると
き入力信号Ｖ１ｎがしきい値電圧Ｖｔｈｚ 月下のレベ
ルに低下するとハイレベルからａ−レベルに変化される
。したがって出力端子ＯＵＴに出力される出力信号は、
入力信号Ｖ４Ｈが立上るときけその入力信号ｖｔｎが比
較的低いレベルのとき出力され立下るときは、入力信号
Ｖ１１が比較的高いレベルのとき出力される。
〔実施例５〕
第５Ａ図は本発明の一実旅例を示す回路図である。
本実施例回路は、入力回路１及び２と逆折回路としての
出力信号形成回路１０から構成される。
出力信号形成回路１０から構成される。
入力回路１及び２は、前記各実施例回路と同じ特性をも
つＭＯ８ＦＦｉＴからなるインバータから構成される。
つＭＯ８ＦＦｉＴからなるインバータから構成される。
出力信号形成回路１０は、ＮＯＲ回路ＧｌとＡＮＤ回路
回路とＴ型フリ、プフロップ（月下、Ｔ −ＦＦと称す
）とインバータエｖ５から構成される。入力回路１の出
力は、ＮＯＲ回路回路に供給され、入力回路２の出力は
、インバータを介してＮＯＲ回路回路に供給される。オ
た入力回路１及び２の出力は、Ａ／ＮＤ回路Ｇ回路本供
給される。ＮＯＲ回路回路の出力は、Ｔ＠ＦＰのトリガ
端子Ｔに供給され、ＡＮＤ回路Ｇ２の出力は、Ｔ＠Ｆ’
Ｆのリセット端一７’Ｈに供給される。Ｔ・ＦＦのＱけ
出力端子ＯＵＴに接続されている。
回路とＴ型フリ、プフロップ（月下、Ｔ −ＦＦと称す
）とインバータエｖ５から構成される。入力回路１の出
力は、ＮＯＲ回路回路に供給され、入力回路２の出力は
、インバータを介してＮＯＲ回路回路に供給される。オ
た入力回路１及び２の出力は、Ａ／ＮＤ回路Ｇ回路本供
給される。ＮＯＲ回路回路の出力は、Ｔ＠ＦＰのトリガ
端子Ｔに供給され、ＡＮＤ回路Ｇ２の出力は、Ｔ＠Ｆ’
Ｆのリセット端一７’Ｈに供給される。Ｔ・ＦＦのＱけ
出力端子ＯＵＴに接続されている。
第５Ｂ図は、第５Ａ図の動作を説明するための動作波形
図である。
図である。
入力回路１及び２の出力電圧■ｏ１及びｖＯ！ は前記
各実施例回路と同様であ°る。入力回路１の出力は、そ
のままＮＯＲ回路Ｇ宜に供給され、入力回路２の出力は
、インパータエ■５に供給されその出力がＮＯＲ回路回
路に供給される。ＮＯＲ回路回路の出力電圧ＶＯ４け、
入力信号ｖｔｎの立上り時は第５Ｂ図の曲Ｍ Ｖ Ｏ４
のように入力信号ｖ１ゎがしきい値電圧Ｖｔｈｔのレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号’Ｖ１ｎがしきい値電圧Ｖｔｈ冨のレベルをこえ
るとハイレベルからローレベルに変化される。入力信号
Ｖ １ ｎの立下り時は入力信号Ｖｉｎがしきい値電圧
’７ｔｈ＊ 以下に低下するとローレベルからノ・イ
レベルに変化され入力信号がしきい値電圧Ｖｔｈｔのレ
ベル月下に低下するとハイレベルからローレベルに変化
される。ＡＮＤ回路Ｇ２の出力電圧ｖＯ６は、入力信号
の立上り時は第５Ｂ図の曲線Ｖｏ５のように入力信号Ｖ
１１がしきい値電圧Ｖｔｈｌ のレベルをこえるとハ
イレベルからａ−レベルに変化され、入力信号’Ｖ１ｎ
の立下り時は入力信号■１ｎがしきい値電圧Ｖｔｈｔの
レベル以下に低下するとローレベルからハイレベルに変
化される。Ｔ−ＦＦは入力パルスの立上９でトリガがか
かる。又トリガ端子Ｔにローレベルの電圧が供給される
ときは前の状態が保持される。すなわちＴ−ＰＩＦのＱ
の出力電圧は、第５Ｂ図の曲線Ｖｏｕｔのように入力信
号ｖ１ｎの立上り時は、入力信号’Ｖｌｎがしきい値電
圧Ｖ’ｔ ｈ＋のレベルをこえるとａ−レベルからノ１
イレベルに変化され、入力信号ｖ１ｎの立下り時入力信
号ｖ１ｎがしきい値電圧Ｖｔｈｚのレベル月下に低下す
るとハイレベルからローレベルに変化される。したがっ
て、出力端子ＯＵＴに出力される出力信号は、入力信号
’Ｖ１ｙ）が立上るときはその入力信号が比較的低いレ
ベルのとき出力され、入力信号Ｖ１ｎが立下るときけそ
の入力信号Ｖｌｎが比較的高いレベルのとき出力される
。
各実施例回路と同様であ°る。入力回路１の出力は、そ
のままＮＯＲ回路Ｇ宜に供給され、入力回路２の出力は
、インパータエ■５に供給されその出力がＮＯＲ回路回
路に供給される。ＮＯＲ回路回路の出力電圧ＶＯ４け、
入力信号ｖｔｎの立上り時は第５Ｂ図の曲Ｍ Ｖ Ｏ４
のように入力信号ｖ１ゎがしきい値電圧Ｖｔｈｔのレベ
ルをこえるとローレベルからハイレベルに変化され、入
力信号’Ｖ１ｎがしきい値電圧Ｖｔｈ冨のレベルをこえ
るとハイレベルからローレベルに変化される。入力信号
Ｖ １ ｎの立下り時は入力信号Ｖｉｎがしきい値電圧
’７ｔｈ＊ 以下に低下するとローレベルからノ・イ
レベルに変化され入力信号がしきい値電圧Ｖｔｈｔのレ
ベル月下に低下するとハイレベルからローレベルに変化
される。ＡＮＤ回路Ｇ２の出力電圧ｖＯ６は、入力信号
の立上り時は第５Ｂ図の曲線Ｖｏ５のように入力信号Ｖ
１１がしきい値電圧Ｖｔｈｌ のレベルをこえるとハ
イレベルからａ−レベルに変化され、入力信号’Ｖ１ｎ
の立下り時は入力信号■１ｎがしきい値電圧Ｖｔｈｔの
レベル以下に低下するとローレベルからハイレベルに変
化される。Ｔ−ＦＦは入力パルスの立上９でトリガがか
かる。又トリガ端子Ｔにローレベルの電圧が供給される
ときは前の状態が保持される。すなわちＴ−ＰＩＦのＱ
の出力電圧は、第５Ｂ図の曲線Ｖｏｕｔのように入力信
号ｖ１ｎの立上り時は、入力信号’Ｖｌｎがしきい値電
圧Ｖ’ｔ ｈ＋のレベルをこえるとａ−レベルからノ１
イレベルに変化され、入力信号ｖ１ｎの立下り時入力信
号ｖ１ｎがしきい値電圧Ｖｔｈｚのレベル月下に低下す
るとハイレベルからローレベルに変化される。したがっ
て、出力端子ＯＵＴに出力される出力信号は、入力信号
’Ｖ１ｙ）が立上るときはその入力信号が比較的低いレ
ベルのとき出力され、入力信号Ｖ１ｎが立下るときけそ
の入力信号Ｖｌｎが比較的高いレベルのとき出力される
。
本発明によれば、入力回路１は、比較的ローレベルに近
いしきい値Ｖｔｈ＋をもち、入力回路２は比較的・・イ
レベルに近いしきい値ｖｔｈ２をもつようにして、入力
信号が立上る時は入力回路１を選析しかつ入力信号が立
下る時は入力回路２を選析するようにすることで動作速
凄を速くするという効果が得られる。
いしきい値Ｖｔｈ＋をもち、入力回路２は比較的・・イ
レベルに近いしきい値ｖｔｈ２をもつようにして、入力
信号が立上る時は入力回路１を選析しかつ入力信号が立
下る時は入力回路２を選析するようにすることで動作速
凄を速くするという効果が得られる。
第１Ａ図の実施例の場合、ヌイヴチ制御回路３に入力信
号ｖｊ、ｎが直接に供給されるので、スイッチ制御）回
路３を入力信号Ｖｉｎに対し高速度で応答させることが
できる。そのため、同図の回路は、比較的高速度の入力
信号を入力することができる。
号ｖｊ、ｎが直接に供給されるので、スイッチ制御）回
路３を入力信号Ｖｉｎに対し高速度で応答させることが
できる。そのため、同図の回路は、比較的高速度の入力
信号を入力することができる。
しかしながら、しきい値電圧Ｖｔｂ＋のレベルを充分に
低下させ、またしきい値電圧Ｖ ｔ、 ｈ ｔのレベル
を充分に上昇させようとする場合、それに応じて、ヒス
テリシス回路５のしきい値電圧Ｖｔｈａをしきい値電圧
７ｔｈ、よりも更に低下させるとともに、しきい値電圧
Ｖｔｈｔをしきい値電圧Ｖｔｈｚよりも更に上昇させる
必要がある。そのため、このような場合、ヒステリシス
回路５の般計が難しくなってくる。
低下させ、またしきい値電圧Ｖ ｔ、 ｈ ｔのレベル
を充分に上昇させようとする場合、それに応じて、ヒス
テリシス回路５のしきい値電圧Ｖｔｈａをしきい値電圧
７ｔｈ、よりも更に低下させるとともに、しきい値電圧
Ｖｔｈｔをしきい値電圧Ｖｔｈｚよりも更に上昇させる
必要がある。そのため、このような場合、ヒステリシス
回路５の般計が難しくなってくる。
第２Ａ図の実施例の場合、スイッチＳ、及びｓ２の制御
のために入力回路１及び２の出力を利用するので、しき
い値電圧の設定が容易である。
のために入力回路１及び２の出力を利用するので、しき
い値電圧の設定が容易である。
第３Ａ図の実施例の場合、スイッチＳ、と８２が同時に
オフ状態にされる期間が実質的に零になる。これに応じ
て、インバータエｖ２の入力がフローティング状態にさ
れてしまうことを防ぐことができる。その結果、インバ
ータエｖ２の入力と図示しない信号配線との間に形成さ
れてしまう浮遊容量などの不所望な結合容量があっても
、その結合容量を介してインバータエＶ、の入力に雑音
が与えられてしまうことを防ぐことができる。
オフ状態にされる期間が実質的に零になる。これに応じ
て、インバータエｖ２の入力がフローティング状態にさ
れてしまうことを防ぐことができる。その結果、インバ
ータエｖ２の入力と図示しない信号配線との間に形成さ
れてしまう浮遊容量などの不所望な結合容量があっても
、その結合容量を介してインバータエＶ、の入力に雑音
が与えられてしまうことを防ぐことができる。
第４Ａ図の実施例の場合、ヌイリチＳｔ及びＳ２を制御
Ｑするための回路の素子数を少々くすることができる。
Ｑするための回路の素子数を少々くすることができる。
月上本発明渚によってなされた発明を実施例に基づき具
体的に欽明りまたが本発明は、上記実施例に限定される
ものでけなくその要旨を逸紛しない範囲で種々変更可能
であることはいうまでもない。
体的に欽明りまたが本発明は、上記実施例に限定される
ものでけなくその要旨を逸紛しない範囲で種々変更可能
であることはいうまでもない。
例えば、入力回路１とスイッチＳ１及び入力回路？とス
イ付チＢ、は、それぞれ、第６図のようなＣＭＯＳクロ
ックドインバータ回路から構成されて艮い。同図におい
て、スイッチＭＯ８ＦＥＴＱ、とＱ３は、相補スイッチ
信号φ、φによって同時にオン、オフされる。
イ付チＢ、は、それぞれ、第６図のようなＣＭＯＳクロ
ックドインバータ回路から構成されて艮い。同図におい
て、スイッチＭＯ８ＦＥＴＱ、とＱ３は、相補スイッチ
信号φ、φによって同時にオン、オフされる。
入力回路１及び２はヒステリシス回路から構成されても
艮い。この場合、入力信号に雑音が加えられても、入力
回路１及び２は、それがヒステリシス特性を持つことに
よって、入力信号に加えられる雑音に対して実雀的に不
感に寿る。
艮い。この場合、入力信号に雑音が加えられても、入力
回路１及び２は、それがヒステリシス特性を持つことに
よって、入力信号に加えられる雑音に対して実雀的に不
感に寿る。
以上の欽明から明らかなように本発明によれば、ＬＳＩ
等におけるＬ８工外部からの信号を受けるＬＳＩ内部の
入力回路などに適用できる。本発明け、少なぐとも動作
速度を速くしたい条件のものには適用できる。
等におけるＬ８工外部からの信号を受けるＬＳＩ内部の
入力回路などに適用できる。本発明け、少なぐとも動作
速度を速くしたい条件のものには適用できる。
第１Ａ図及び第２Ａ図及び第３Ａ図及び第４Ａ図及び第
５Ａ図はそれぞれ本発明の実旋例の回路図である。 第１Ｂ図及び第２Ｂ図及び第３Ｂ図及び第４Ｂ図及び第
５Ｂ図は上記回路図にそれぞれ対応した２・・・高いレ
ベルのしきい値をもつインバータ、３・・・スイッチ切
換回路、４・・・スイ９チ部、５・・・ヒステリシス回
路、６．７．９．１０・・・出力信号形成回路、８・・
・遅延回路、工■１〜工ｖ５・・・インバータ、８１ｂ
”！・・・スイッチ％ Ｇｌ ・・・ＩＪ、ＯＲ回路
、Ｇ２・・・ＡＮＤ回路。 第１Ａ図 第１Ｂ図 ・て 、−（〜 ； Ｌ −１Σ （、（ｊ’ｉ第５Ａ図 １ ／θ 第５Ｂ図 ′１ニゴミ ｋｔ 特開昭５９−２０７７３５（９） 第 ６ 図
５Ａ図はそれぞれ本発明の実旋例の回路図である。 第１Ｂ図及び第２Ｂ図及び第３Ｂ図及び第４Ｂ図及び第
５Ｂ図は上記回路図にそれぞれ対応した２・・・高いレ
ベルのしきい値をもつインバータ、３・・・スイッチ切
換回路、４・・・スイ９チ部、５・・・ヒステリシス回
路、６．７．９．１０・・・出力信号形成回路、８・・
・遅延回路、工■１〜工ｖ５・・・インバータ、８１ｂ
”！・・・スイッチ％ Ｇｌ ・・・ＩＪ、ＯＲ回路
、Ｇ２・・・ＡＮＤ回路。 第１Ａ図 第１Ｂ図 ・て 、−（〜 ； Ｌ −１Σ （、（ｊ’ｉ第５Ａ図 １ ／θ 第５Ｂ図 ′１ニゴミ ｋｔ 特開昭５９−２０７７３５（９） 第 ６ 図
Claims (1)
- １、比較的低いしきい値電圧を持つ第１入力回路と、比
較的高いしきい値電圧を持ちかつ上記第１入力回路の入
力信号と共通の入力信号が与えられる第２入力回路と、
選折回路とを備え、上記選折回路によって上記入力信号
が立上るときに上記第１入力回路を遺析しかつ上記入力
信号が立下るときに上記第２入力回路を遺択するように
してなることを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080872A JPS59207735A (ja) | 1983-05-11 | 1983-05-11 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080872A JPS59207735A (ja) | 1983-05-11 | 1983-05-11 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207735A true JPS59207735A (ja) | 1984-11-24 |
Family
ID=13730429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080872A Pending JPS59207735A (ja) | 1983-05-11 | 1983-05-11 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207735A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036125A (ja) * | 1989-06-01 | 1991-01-11 | Nec Ic Microcomput Syst Ltd | クロックド同相回路 |
| JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
-
1983
- 1983-05-11 JP JP58080872A patent/JPS59207735A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036125A (ja) * | 1989-06-01 | 1991-01-11 | Nec Ic Microcomput Syst Ltd | クロックド同相回路 |
| JP2546894B2 (ja) * | 1989-06-01 | 1996-10-23 | 日本電気アイシーマイコンシステム株式会社 | クロックド同相回路 |
| JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5227679A (en) | Cmos digital-controlled delay gate | |
| US4638184A (en) | CMOS bias voltage generating circuit | |
| US5144174A (en) | Programmable delay circuit having a buffer stage connected in cascode between the outputs of a plurality of differential amplifiers and the output terminal | |
| JPS5923915A (ja) | シユミツトトリガ回路 | |
| JPS6449419A (en) | Cmos vlsi output driver with controlled rising and falling time | |
| JP3205185B2 (ja) | レベル変換回路 | |
| US5039886A (en) | Current mirror type level converters | |
| JPS59207735A (ja) | 入力回路 | |
| WO1996031948A3 (en) | Differential amplifier with signal-dependent offset, and multi-step dual-residue analog-to-digital converter including such a differential amplifier | |
| JPS62272722A (ja) | Ｔｔｌ論理レベルｃｍｏｓ入力バツフア | |
| JPH01123517A (ja) | シュミットトリガ回路 | |
| US6097233A (en) | Adjustable delay circuit | |
| JPS63142719A (ja) | ３ステ−ト付相補型ｍｏｓ集積回路 | |
| JPS61129916A (ja) | 遅延回路 | |
| JPH03175730A (ja) | 出力バツフア | |
| JPH05327465A (ja) | 半導体集積回路 | |
| KR0179780B1 (ko) | 상보형 클럭발생기 | |
| JPS60152117A (ja) | シユミツト回路 | |
| JP3056787U (ja) | 相補型クロック発生器 | |
| JPH0453448B2 (ja) | ||
| JPH07154146A (ja) | 発振用集積回路および発振回路 | |
| JPS6111839A (ja) | パワ−オン・イニシヤライズ回路 | |
| JPS62116017A (ja) | ３値入力回路 | |
| JPH04371023A (ja) | 可変バッファゲート | |
| JPH01291517A (ja) | 半導体集積回路 |