JPH0431603B2 - - Google Patents
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- JPH0431603B2 JPH0431603B2 JP62000830A JP83087A JPH0431603B2 JP H0431603 B2 JPH0431603 B2 JP H0431603B2 JP 62000830 A JP62000830 A JP 62000830A JP 83087 A JP83087 A JP 83087A JP H0431603 B2 JPH0431603 B2 JP H0431603B2
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- JP
- Japan
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- switch means
- level
- circuit
- connection point
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- 230000005669 field effect Effects 0.000 claims 2
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、信号中に含まれる雑音(ノイズ)
を除去するための雑音除去回路に関する。
を除去するための雑音除去回路に関する。
(従来の技術)
従来、正負いずれの方向のノイズにも対処可能
な雑音除去回路として、第6図に示すような回路
が用いられている。この回路は、2つの遅延回路
111,112とアンドゲート121、およびオア
ゲート122を用いた2段構成となつており、ま
ず前段で正方向のノイズを除去した後、後段で負
方向のノイズを除去するものである。しかしなが
ら、このような構成の雑音除去回路は、構成が複
雑で素子数が多くパターン占有面積も増大する欠
点がある。
な雑音除去回路として、第6図に示すような回路
が用いられている。この回路は、2つの遅延回路
111,112とアンドゲート121、およびオア
ゲート122を用いた2段構成となつており、ま
ず前段で正方向のノイズを除去した後、後段で負
方向のノイズを除去するものである。しかしなが
ら、このような構成の雑音除去回路は、構成が複
雑で素子数が多くパターン占有面積も増大する欠
点がある。
このような欠点を除去できる雑音除去回路とし
て、特願昭61−155708号に第7図に示すような回
路が提案されている。この回路は、入力信号eiと
この信号eiを遅延回路19で遅延した信号eaとが
同一レベルの時、出力端子20から出力信号eo
を得、不一致の時は出力端子20の電位をダイナ
ミツクに保持するもので、上記遅延回路19の遅
延時間より短い時間の正負方向のノイズを除去す
るものである。
て、特願昭61−155708号に第7図に示すような回
路が提案されている。この回路は、入力信号eiと
この信号eiを遅延回路19で遅延した信号eaとが
同一レベルの時、出力端子20から出力信号eo
を得、不一致の時は出力端子20の電位をダイナ
ミツクに保持するもので、上記遅延回路19の遅
延時間より短い時間の正負方向のノイズを除去す
るものである。
しかし、この回路は特定の条件のもとでは誤動
作を起こす危険がある。すなわち、出力端子20
に接続される負荷容量がMOSトランジスタQ1
とQ3との接続点(中間ドレイン)N1の容量、
あるいはMOSトランジスタQ4とQ2との接続
点(中間ドレイン)N2の容量よりも小さい場合
には、出力をダイナミツクに保持する際に論理レ
ベルが反転することがあり回路の安定性が悪い。
作を起こす危険がある。すなわち、出力端子20
に接続される負荷容量がMOSトランジスタQ1
とQ3との接続点(中間ドレイン)N1の容量、
あるいはMOSトランジスタQ4とQ2との接続
点(中間ドレイン)N2の容量よりも小さい場合
には、出力をダイナミツクに保持する際に論理レ
ベルが反転することがあり回路の安定性が悪い。
以下、これについて第8図のタイミングチヤー
トを参照しつつ詳しく説明する。時刻t0に入力
信号eiが接地レベル(“L”レベル)から電源電
圧レベル(“H”レベル)に変化すると、MOSト
ランジスタQ1がオフ状態、Q2がオン状態とな
る。この時刻t0より遅延回路19の遅延時間
Δtだけ遅れて信号eaが“H”レベルとなり、
MOSトランジスタQ3がオフ状態、Q4がオン
状態となる。これによつて出力信号eoは“L”
レベルとなる。この状態で時刻t1に入力信号ei
にローレベルのノイズが重畳されると、MOSト
ランジスタQ1はオン状態、Q2はオフ状態とな
る。この時、MOSトランジスタQ3,Q4は遅
延回路19の出力eaが反転する時刻t3まで前
のオン/オフ状態が保持されるので、電源Vccか
ら接地点への直流パスは存在せず、前の出力の
“L”レベルがダイナミツクに保持される。この
時継t1,t2間、MOSトランジスタQ1とQ
3との接続点N1は、MOSトランジスタQ1の
オン状態により電源電圧レベルにチヤージされ
る。
トを参照しつつ詳しく説明する。時刻t0に入力
信号eiが接地レベル(“L”レベル)から電源電
圧レベル(“H”レベル)に変化すると、MOSト
ランジスタQ1がオフ状態、Q2がオン状態とな
る。この時刻t0より遅延回路19の遅延時間
Δtだけ遅れて信号eaが“H”レベルとなり、
MOSトランジスタQ3がオフ状態、Q4がオン
状態となる。これによつて出力信号eoは“L”
レベルとなる。この状態で時刻t1に入力信号ei
にローレベルのノイズが重畳されると、MOSト
ランジスタQ1はオン状態、Q2はオフ状態とな
る。この時、MOSトランジスタQ3,Q4は遅
延回路19の出力eaが反転する時刻t3まで前
のオン/オフ状態が保持されるので、電源Vccか
ら接地点への直流パスは存在せず、前の出力の
“L”レベルがダイナミツクに保持される。この
時継t1,t2間、MOSトランジスタQ1とQ
3との接続点N1は、MOSトランジスタQ1の
オン状態により電源電圧レベルにチヤージされ
る。
時刻t2に入力信号eiのレベルが“H”レベル
に復帰すると、MOSトランジスタQ1,Q3は
オフ状態、Q2,Q4がオン状態となり、出力信
号eoは“L”レベルとなる。この後t3,t4
の間、出力信号eoはダイナミツクに上記“L”
レベルを保持しなければならないが、MOSトラ
ンジスタQ3がオン状態となつているため、接続
点N1にダイナミツクに保持されていた電荷が出
力端子20側に流れ込んでこの端子20の電位が
上昇する。この際、出力端子20に接続された負
荷容量より接続点N1の容量が大きいと、出力信
号eoの電位が電源電圧の1/2を越える。通常
CMOS回路の回路閾値は電源電圧の1/2に設
定されているので、出力信号eoの電位がVcc/2
を越えると出力信号eoの論理レベルが“L”レ
ベルから“H”レベルに変化する。
に復帰すると、MOSトランジスタQ1,Q3は
オフ状態、Q2,Q4がオン状態となり、出力信
号eoは“L”レベルとなる。この後t3,t4
の間、出力信号eoはダイナミツクに上記“L”
レベルを保持しなければならないが、MOSトラ
ンジスタQ3がオン状態となつているため、接続
点N1にダイナミツクに保持されていた電荷が出
力端子20側に流れ込んでこの端子20の電位が
上昇する。この際、出力端子20に接続された負
荷容量より接続点N1の容量が大きいと、出力信
号eoの電位が電源電圧の1/2を越える。通常
CMOS回路の回路閾値は電源電圧の1/2に設
定されているので、出力信号eoの電位がVcc/2
を越えると出力信号eoの論理レベルが“L”レ
ベルから“H”レベルに変化する。
また入力信号eiが“L”レベルの時、この信号
eiに電源電圧レベルのノイズが重畳された場合に
も同様な現象が発生する。すなわち、時刻t5に
入力信号eiが“L”レベルから“H”レベルに変
化すると、MOSトランジスタQ1がオフ状態、
Q2がオン状態となり(この時MOSトランジス
タQ3はオン状態、Q4はオフ状態となつてい
る)、出力端子20はハイインピーダンス状態と
なつて“H”レベルがダイナミツクに保持され
る。この間MOSトランジスタQ4とQ2との接
続点N2は接地電位にデイスチヤージされる。
eiに電源電圧レベルのノイズが重畳された場合に
も同様な現象が発生する。すなわち、時刻t5に
入力信号eiが“L”レベルから“H”レベルに変
化すると、MOSトランジスタQ1がオフ状態、
Q2がオン状態となり(この時MOSトランジス
タQ3はオン状態、Q4はオフ状態となつてい
る)、出力端子20はハイインピーダンス状態と
なつて“H”レベルがダイナミツクに保持され
る。この間MOSトランジスタQ4とQ2との接
続点N2は接地電位にデイスチヤージされる。
そして、時刻t6に入力信号eiが“L”レベル
に復帰すると、MOSトランジスタQ1,Q3は
オン状態、Q2,Q4はオフ状態となり、出力信
号eoは“H”レベルとなる。この後t7,t8
の間、出力信号eoはダイナミツクに上記“H”
レベルを保持しなければならないが、MOSトラ
ンジスタQ4がオン状態となつているため、出力
端子20側に保持すべき電荷が接続点N2に流れ
込み、出力端子20側の電位が低下する。この
時、出力端子20に接続された負荷容量より接続
点N2の容量が大きいと、出力信号eoの電位が
電源電圧の1/2より低くなる。このため、出力
信号eoの論理レベルが“H”レベルから“L”
レベルに反転する。
に復帰すると、MOSトランジスタQ1,Q3は
オン状態、Q2,Q4はオフ状態となり、出力信
号eoは“H”レベルとなる。この後t7,t8
の間、出力信号eoはダイナミツクに上記“H”
レベルを保持しなければならないが、MOSトラ
ンジスタQ4がオン状態となつているため、出力
端子20側に保持すべき電荷が接続点N2に流れ
込み、出力端子20側の電位が低下する。この
時、出力端子20に接続された負荷容量より接続
点N2の容量が大きいと、出力信号eoの電位が
電源電圧の1/2より低くなる。このため、出力
信号eoの論理レベルが“H”レベルから“L”
レベルに反転する。
上述したように、前記第7図に示した回路は、
出力端子20に接続される負荷容量より接続点N
1,N2の容量が大きいと誤動作する可能性があ
り、安定性が悪い欠点がある。
出力端子20に接続される負荷容量より接続点N
1,N2の容量が大きいと誤動作する可能性があ
り、安定性が悪い欠点がある。
このような欠点を除去するためには、第9図に
示すように出力端子20にラツチ回路23を設け
れば良い。しかし、ラツチ回路23を設けると出
力端子20の出力信号eoを反転する際にインバ
ータ21の電源からこのインバータ21のPチヤ
ネル型MOSトランジスタおよび雑音除去回路の
MOSトランジスタQ4,Q2を介して接地点に、
あるいは雑音除去回路の電源VccからMOSトラ
ンジスタQ1,Q3およびインバータ21のNチ
ヤネル型MOSトランジスタを介して接地点に一
時的な直流パスが生じ、貫通電流が流れて消費電
流が増加するという新たな問題を生ずる。
示すように出力端子20にラツチ回路23を設け
れば良い。しかし、ラツチ回路23を設けると出
力端子20の出力信号eoを反転する際にインバ
ータ21の電源からこのインバータ21のPチヤ
ネル型MOSトランジスタおよび雑音除去回路の
MOSトランジスタQ4,Q2を介して接地点に、
あるいは雑音除去回路の電源VccからMOSトラ
ンジスタQ1,Q3およびインバータ21のNチ
ヤネル型MOSトランジスタを介して接地点に一
時的な直流パスが生じ、貫通電流が流れて消費電
流が増加するという新たな問題を生ずる。
(発明が解決しようとする問題点)
上述したように、従来の雑音除去回路は、出力
端の電位をダイナミツクに保持すべき時に電荷の
移動があり、特定の条件のもとでは誤動作する危
険があり、これを防止しようとすると消費電流が
増大する欠点があつた。
端の電位をダイナミツクに保持すべき時に電荷の
移動があり、特定の条件のもとでは誤動作する危
険があり、これを防止しようとすると消費電流が
増大する欠点があつた。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、消費電流を増
大させることなく安定な動作が得られる雑音除去
回路を提供することである。
もので、その目的とするところは、消費電流を増
大させることなく安定な動作が得られる雑音除去
回路を提供することである。
[発明の構成]
(問題点を解決するための手段)
この発明においては、上記の目的を達成するた
めに、一方が入力信号でオン/オフ制御される第
1、第2のスイツチ手段を直列接続し、その一端
を第1の電位供給源に接続した第1の直列回路を
設けるとともに、この直列回路の他端と第2の電
位供給源間に一方が上記入力信号でオン/オフ制
御される第3、第4のスイツチ手段を直列接続し
て構成した第2の直列回路を設け、上記入力信号
を遅延手段により遅延して上記第1、第2の直列
回路を構成する他方のスイツチ手段をそれぞれオ
ン/オフ制御し、上記第1、第2の直列回路の接
続点と上記第1、第2スイツチ手段との接続点間
に、上記第1の直列回路を構成する一方のスイツ
チ手段と同じ信号でオン/オフ制御され、このス
イツチ手段とは同一レベルの信号に対してオン/
オフ状態になる第5のスイツチ手段を接続すると
ともに、上記第1、第2の直列回路の接続点と上
記第3、第4のスイツチ手段との接続点間に、上
記第2の直列回路を構成する一方のスイツチ手段
と同じ信号でオン/オフ制御され、このスイツチ
手段とは同一レベルの信号に対してオン/オフ状
態が逆になる第6のスイツチ手段を接続してお
り、上記第1の直列回路の第1、第2スイツチ手
段と上記第2の直列回路の第3、第4スイツチ手
段は同一レベルの信号に対してオン/オフ状態が
逆となり、上記第1の直列回路と上記第2の直列
回路との接続点から出力を得るようにしている。
めに、一方が入力信号でオン/オフ制御される第
1、第2のスイツチ手段を直列接続し、その一端
を第1の電位供給源に接続した第1の直列回路を
設けるとともに、この直列回路の他端と第2の電
位供給源間に一方が上記入力信号でオン/オフ制
御される第3、第4のスイツチ手段を直列接続し
て構成した第2の直列回路を設け、上記入力信号
を遅延手段により遅延して上記第1、第2の直列
回路を構成する他方のスイツチ手段をそれぞれオ
ン/オフ制御し、上記第1、第2の直列回路の接
続点と上記第1、第2スイツチ手段との接続点間
に、上記第1の直列回路を構成する一方のスイツ
チ手段と同じ信号でオン/オフ制御され、このス
イツチ手段とは同一レベルの信号に対してオン/
オフ状態になる第5のスイツチ手段を接続すると
ともに、上記第1、第2の直列回路の接続点と上
記第3、第4のスイツチ手段との接続点間に、上
記第2の直列回路を構成する一方のスイツチ手段
と同じ信号でオン/オフ制御され、このスイツチ
手段とは同一レベルの信号に対してオン/オフ状
態が逆になる第6のスイツチ手段を接続してお
り、上記第1の直列回路の第1、第2スイツチ手
段と上記第2の直列回路の第3、第4スイツチ手
段は同一レベルの信号に対してオン/オフ状態が
逆となり、上記第1の直列回路と上記第2の直列
回路との接続点から出力を得るようにしている。
(作 用)
上記のような構成において、第1、第4のスイ
ツチ手段は相補的にスイツチング動作し、且つ上
記第2、第3のスイツチ手段も相補的にスイツチ
ング動作し、上記第2のスイツチ手段と上記第3
のスイツチ手段との接続点から出力を得るように
しており、遅延手段を介した信号が入力信号の変
化に対して所定時間遅れることを利用し、ノイズ
が入力された際に上記第1ないし第4のスイツチ
手段を用いて出力端をハイインピーダンス状態に
設定することにより、直前の出力データを保持す
るようにしている。そして、第1のスイツチ手段
がオフ状態の時、出力端と上記第1、第2のスイ
ツチ手段の接続点とを上記第5のスイツチ手段で
導通させ、上記第4のスイツチ手段がオフ状態の
時、上記出力端と上記第3、第4のスイツチ手段
の接続点とを上記第6のスイツチ手段により導通
させるようにしている。こうすることにより、第
1、第2のスイツチ手段の接続点と出力端間、お
よび第3、第4のスイツチ手段の接続点と出力端
間の電荷の移動を防止できるので、出力端に接続
される負荷容量と第1、第2のスイツチ手段の接
続点の容量、および出力端に接続される負荷容量
と第3、第4のスイツチ手段の接続点の容量との
大小関係に拘らず安定な動作が得られる。
ツチ手段は相補的にスイツチング動作し、且つ上
記第2、第3のスイツチ手段も相補的にスイツチ
ング動作し、上記第2のスイツチ手段と上記第3
のスイツチ手段との接続点から出力を得るように
しており、遅延手段を介した信号が入力信号の変
化に対して所定時間遅れることを利用し、ノイズ
が入力された際に上記第1ないし第4のスイツチ
手段を用いて出力端をハイインピーダンス状態に
設定することにより、直前の出力データを保持す
るようにしている。そして、第1のスイツチ手段
がオフ状態の時、出力端と上記第1、第2のスイ
ツチ手段の接続点とを上記第5のスイツチ手段で
導通させ、上記第4のスイツチ手段がオフ状態の
時、上記出力端と上記第3、第4のスイツチ手段
の接続点とを上記第6のスイツチ手段により導通
させるようにしている。こうすることにより、第
1、第2のスイツチ手段の接続点と出力端間、お
よび第3、第4のスイツチ手段の接続点と出力端
間の電荷の移動を防止できるので、出力端に接続
される負荷容量と第1、第2のスイツチ手段の接
続点の容量、および出力端に接続される負荷容量
と第3、第4のスイツチ手段の接続点の容量との
大小関係に拘らず安定な動作が得られる。
(実施例)
以下、この発明の一実施例について図面を参照
して説明する。第1図において前記第7図と同一
構成部分には同じ符号を付しており、入力信号ei
が供給される入力端子18には、一端が電源Vcc
(第1の電位供給源)に接続されたPチヤネル型
のMOSトランジスタQ1(第1のスイツチ手
段)、および一端が接地点(第2の電位供給源)
に接続されたNチヤネル型のMOSトランジスタ
Q2(第4のスイツチ手段)のゲートがそれぞれ
接続されるとともに、遅延回路19の入力端が接
続される。上記MOSトランジスタQ1,Q2の
他端間には、Pチヤネル型のMOSトランジスタ
Q3(第2のスイツチ手段)およびNチヤネル型
のMOSトランジスタQ4(第3のスイツチ手段)
が直列接続され、これらMOSトランジスタQ3,
Q4のゲートには上記遅延回路19の出力端が接
続される。また、上記MOSトランジスタQ1と
Q3との接続点(中間ドレイン)N1とMOSト
ランジスタQ3とQ4との接続点間には、Nチヤ
ネル型のMOSトランジスタ(第5のスイツチ手
段)Q5が接続され、このMOSトランジスタQ
5のゲートには上記入力端子18が接続される。
一方、上記MOSトランジスタQ4とQ2との接
続点(中間ドレイン)N2とMOSトランジスタ
Q3とQ4との接続点間には、Pチヤネル型の
MOSトランジスタ(第6のスイツチ手段)Q6
が接続され、このMOSトランジスタQ6のゲー
トには上記入力端子18が接続される。そして、
上記MOSトランジスタQ3とQ4との接続点に
接続された出力端子20から出力信号eoを得る
ようにして成る。
して説明する。第1図において前記第7図と同一
構成部分には同じ符号を付しており、入力信号ei
が供給される入力端子18には、一端が電源Vcc
(第1の電位供給源)に接続されたPチヤネル型
のMOSトランジスタQ1(第1のスイツチ手
段)、および一端が接地点(第2の電位供給源)
に接続されたNチヤネル型のMOSトランジスタ
Q2(第4のスイツチ手段)のゲートがそれぞれ
接続されるとともに、遅延回路19の入力端が接
続される。上記MOSトランジスタQ1,Q2の
他端間には、Pチヤネル型のMOSトランジスタ
Q3(第2のスイツチ手段)およびNチヤネル型
のMOSトランジスタQ4(第3のスイツチ手段)
が直列接続され、これらMOSトランジスタQ3,
Q4のゲートには上記遅延回路19の出力端が接
続される。また、上記MOSトランジスタQ1と
Q3との接続点(中間ドレイン)N1とMOSト
ランジスタQ3とQ4との接続点間には、Nチヤ
ネル型のMOSトランジスタ(第5のスイツチ手
段)Q5が接続され、このMOSトランジスタQ
5のゲートには上記入力端子18が接続される。
一方、上記MOSトランジスタQ4とQ2との接
続点(中間ドレイン)N2とMOSトランジスタ
Q3とQ4との接続点間には、Pチヤネル型の
MOSトランジスタ(第6のスイツチ手段)Q6
が接続され、このMOSトランジスタQ6のゲー
トには上記入力端子18が接続される。そして、
上記MOSトランジスタQ3とQ4との接続点に
接続された出力端子20から出力信号eoを得る
ようにして成る。
次に、上記のような構成において第2図のタイ
ミングチヤートを参照しつつ動作を説明する。ま
ず入力信号eiが電源電圧レベル(“H”レベル)
の時、接地レベル(“L”レベル)のノイズが重
畳された時(時刻t1)の動作について説明す
る。この状態では、MOSトランジスタQ1,Q
4,Q6がオン状態、MOSトランジスタQ2,
Q3,Q5がオフ状態となる。この状態では、出
力端子20は電源Vccおよび接地点への直流パス
を欠くので“L”レベルがダイナミツクに保持さ
れる。また、接続点N1はMOSトランジスタQ
1がオン状態となつているため、電源電圧にチヤ
ージされるがMOSトランジスタQ3,Q5がい
ずれもオフ状態であるので出力端子20側は
“L”レベルがダイナミツクに保持できる。
ミングチヤートを参照しつつ動作を説明する。ま
ず入力信号eiが電源電圧レベル(“H”レベル)
の時、接地レベル(“L”レベル)のノイズが重
畳された時(時刻t1)の動作について説明す
る。この状態では、MOSトランジスタQ1,Q
4,Q6がオン状態、MOSトランジスタQ2,
Q3,Q5がオフ状態となる。この状態では、出
力端子20は電源Vccおよび接地点への直流パス
を欠くので“L”レベルがダイナミツクに保持さ
れる。また、接続点N1はMOSトランジスタQ
1がオン状態となつているため、電源電圧にチヤ
ージされるがMOSトランジスタQ3,Q5がい
ずれもオフ状態であるので出力端子20側は
“L”レベルがダイナミツクに保持できる。
時刻t2に、入力信号eiが“H”レベルに復帰
すると、MOSトランジスタQ1,Q3,Q6が
オフ状態、Q2,Q4,Q5がオン状態となり、
出力信号eoは“L”レベルとなる。この時、接
続点N1はMOSトランジスタQ5がオン状態と
なつているので、MOSトランジスタQ5,Q4,
Q2の経路で接地レベルにデイスチヤージされ
る。
すると、MOSトランジスタQ1,Q3,Q6が
オフ状態、Q2,Q4,Q5がオン状態となり、
出力信号eoは“L”レベルとなる。この時、接
続点N1はMOSトランジスタQ5がオン状態と
なつているので、MOSトランジスタQ5,Q4,
Q2の経路で接地レベルにデイスチヤージされ
る。
次に時刻t3に、入力信号eiを遅延回路19で
遅延した信号eaが“L”レベルとなると、MOS
トランジスタQ1,Q4,Q6がオフ状態、Q
2,Q3,Q5がオン状態となる。すると出力端
子20は電源および接地点への直流パスを欠き、
“L”レベルがダイナミツクに保持される。この
際、MOSトランジスタQ3がオン状態となつて
いるため、出力端子20と接続点N1が導通する
が、時刻t2,t3間におけるMOSトランジス
タQ5のオン状態によつて接続点N1は接地電位
にデイスチヤージされているため、接続点N1と
出力端子20は同電位であり、電荷の移動は起こ
らず出力端子20の“L”レベルをダイナミツク
に保持できる。
遅延した信号eaが“L”レベルとなると、MOS
トランジスタQ1,Q4,Q6がオフ状態、Q
2,Q3,Q5がオン状態となる。すると出力端
子20は電源および接地点への直流パスを欠き、
“L”レベルがダイナミツクに保持される。この
際、MOSトランジスタQ3がオン状態となつて
いるため、出力端子20と接続点N1が導通する
が、時刻t2,t3間におけるMOSトランジス
タQ5のオン状態によつて接続点N1は接地電位
にデイスチヤージされているため、接続点N1と
出力端子20は同電位であり、電荷の移動は起こ
らず出力端子20の“L”レベルをダイナミツク
に保持できる。
時刻t4に遅延回路19の出力信号eaが“H”
レベルに復帰すると、MOSトランジスタQ1,
Q3,Q6はオフ状態となり、Q2,Q4,Q5
がオン状態となつて、出力信号eoは“L”レベ
ルとなる。
レベルに復帰すると、MOSトランジスタQ1,
Q3,Q6はオフ状態となり、Q2,Q4,Q5
がオン状態となつて、出力信号eoは“L”レベ
ルとなる。
このように、入力信号eiが電源電圧レベルの
時、接地レベルのノイズが重畳されてもこのノイ
ズを除去することが可能であり、接続点N1と出
力端子20間の電荷の移動による論理レベルの反
転を防止できる。
時、接地レベルのノイズが重畳されてもこのノイ
ズを除去することが可能であり、接続点N1と出
力端子20間の電荷の移動による論理レベルの反
転を防止できる。
次に、入力信号eiが接地レベル(“L”レベル)
の時、電源電圧レベル(“H”レベル)のノイズ
が重畳された場合の動作について説明する。時刻
t5に入力信号eiが“H”レベルとなると、
MOSトランジスタQ1,Q4,Q6はオフ状態、
Q2,Q3,Q5オン状態となる。従つて、出力
端子20は電源および接地点への直流パスを欠く
ので“H”レベルがダイナミツクに保持される。
ここで、接続点N2はMOSトランジスタQ2の
オン状態により接地電位にデイスチヤージされる
が、MOSトランジスタQ4,Q6がオフ状態と
なつているため、出力端子20の電位はダイナミ
ツクに保持できる。
の時、電源電圧レベル(“H”レベル)のノイズ
が重畳された場合の動作について説明する。時刻
t5に入力信号eiが“H”レベルとなると、
MOSトランジスタQ1,Q4,Q6はオフ状態、
Q2,Q3,Q5オン状態となる。従つて、出力
端子20は電源および接地点への直流パスを欠く
ので“H”レベルがダイナミツクに保持される。
ここで、接続点N2はMOSトランジスタQ2の
オン状態により接地電位にデイスチヤージされる
が、MOSトランジスタQ4,Q6がオフ状態と
なつているため、出力端子20の電位はダイナミ
ツクに保持できる。
時刻t6に入力信号eiが“L”レベルに復帰す
ると、MOSトランジスタQ1,Q3,Q6はオ
ン状態、Q2,Q4,Q5はオフ状態となり、出
力信号eoは“H”レベルとなる。この時、接続
点N2はMOSトランジスタQ6のオン状態によ
つて、MOSトランジスタQ1,Q3,Q6を順
次介して電源電圧レベルにチヤージされる。
ると、MOSトランジスタQ1,Q3,Q6はオ
ン状態、Q2,Q4,Q5はオフ状態となり、出
力信号eoは“H”レベルとなる。この時、接続
点N2はMOSトランジスタQ6のオン状態によ
つて、MOSトランジスタQ1,Q3,Q6を順
次介して電源電圧レベルにチヤージされる。
時刻t7に、遅延回路19の出力信号eaが
“H”レベルとなると、MOSトランジスタQ1,
Q4,Q6がオン状態となり、Q2,Q3,Q5
がオフ状態となる。これによつて、出力端子20
には“H”レベルがダイナミツクに保持される。
この時、MOSトランジスタQ4がオン状態とな
るため、接続点N2と出力端子20とが導通する
が、時刻t6,t7間においてMOSトランジス
タQ5によつて電源電圧にチヤージされており、
接続点N2は出力端子20と同電位であるので電
荷の移動は起こらず、出力端子20には“H”レ
ベルがダイナミツクに保持できる。
“H”レベルとなると、MOSトランジスタQ1,
Q4,Q6がオン状態となり、Q2,Q3,Q5
がオフ状態となる。これによつて、出力端子20
には“H”レベルがダイナミツクに保持される。
この時、MOSトランジスタQ4がオン状態とな
るため、接続点N2と出力端子20とが導通する
が、時刻t6,t7間においてMOSトランジス
タQ5によつて電源電圧にチヤージされており、
接続点N2は出力端子20と同電位であるので電
荷の移動は起こらず、出力端子20には“H”レ
ベルがダイナミツクに保持できる。
次の時刻t8に、遅延回路19の出力信号ea
が“L”レベルに復帰すると、MOSトランジス
タQ1,Q3,Q6がオン状態、Q2,Q4,Q
5はオフ状態となり、出力信号eoは“H”レベ
ルとなる。
が“L”レベルに復帰すると、MOSトランジス
タQ1,Q3,Q6がオン状態、Q2,Q4,Q
5はオフ状態となり、出力信号eoは“H”レベ
ルとなる。
上述したように、入力信号eiが接地レベルの
時、電源電圧レベルのノイズが重畳さてもこのノ
イズを除去することが可能であり、接続点N2と
出力端子20間の電荷の移動による論理レベルの
反転もない。
時、電源電圧レベルのノイズが重畳さてもこのノ
イズを除去することが可能であり、接続点N2と
出力端子20間の電荷の移動による論理レベルの
反転もない。
従つて、このような構成によれば、接続点N
1,N2の容量と出力端子20に接続される負荷
容量との容量比に拘らず安定した動作が得られ信
頼性が高い。また、遅延回路19を除けば6個の
MOSトランジスタで構成しているので、前記第
6図の回路に比べてパターン面積を削減でき、電
源と接地点間に直流パスが生じないので前記第9
図の回路に比して低消費電流化できる。
1,N2の容量と出力端子20に接続される負荷
容量との容量比に拘らず安定した動作が得られ信
頼性が高い。また、遅延回路19を除けば6個の
MOSトランジスタで構成しているので、前記第
6図の回路に比べてパターン面積を削減でき、電
源と接地点間に直流パスが生じないので前記第9
図の回路に比して低消費電流化できる。
第3図はこの発明の他の実施例を示すもので、
前記第1図の回路においてはMOSトランジスタ
Q1,Q2,Q5およびQ6のゲートに入力信号
eiを供給し、Q3,Q4のゲートに遅延回路19
の出力信号eaを供給して導通制御したのに対し、
MOSトランジスタQ3,Q4のゲートに入力信
号eiを供給し、Q1,Q2,Q5およびQ6のゲ
ートに遅延回路19の出力信号eaを供給して導
通制御するように構成したものである。第3図に
おいて前記第1図と同一構成部分には同じ符号を
付してその詳細な説明は省略する。このような構
成においても基本的には前記第1図の回路と同様
な動作を行ない同じ効果が得られる。
前記第1図の回路においてはMOSトランジスタ
Q1,Q2,Q5およびQ6のゲートに入力信号
eiを供給し、Q3,Q4のゲートに遅延回路19
の出力信号eaを供給して導通制御したのに対し、
MOSトランジスタQ3,Q4のゲートに入力信
号eiを供給し、Q1,Q2,Q5およびQ6のゲ
ートに遅延回路19の出力信号eaを供給して導
通制御するように構成したものである。第3図に
おいて前記第1図と同一構成部分には同じ符号を
付してその詳細な説明は省略する。このような構
成においても基本的には前記第1図の回路と同様
な動作を行ない同じ効果が得られる。
第4図および第5図はそれぞれ、この発明の更
に他の実施例を示すもので、第4図の回路におい
てはMOSトランジスタQ1,Q4,Q5のゲー
トに入力信号eiを、Q2,Q3,Q6のゲートに
遅延回路19の出力信号eaをそれぞれ供給して
導通制御するように構成し、第5図の回路では
MOSトランジスタQ2,Q3,Q6のゲートに
入力信号eiを、Q1,Q4,Q5のゲートに遅延
回路19の出力信号eaをそれぞれ供給して導通
制御するように構成している。このような構成で
あつても前記第1図および第3図の回路と同様な
動作を行ない同じ効果が得られる。
に他の実施例を示すもので、第4図の回路におい
てはMOSトランジスタQ1,Q4,Q5のゲー
トに入力信号eiを、Q2,Q3,Q6のゲートに
遅延回路19の出力信号eaをそれぞれ供給して
導通制御するように構成し、第5図の回路では
MOSトランジスタQ2,Q3,Q6のゲートに
入力信号eiを、Q1,Q4,Q5のゲートに遅延
回路19の出力信号eaをそれぞれ供給して導通
制御するように構成している。このような構成で
あつても前記第1図および第3図の回路と同様な
動作を行ない同じ効果が得られる。
[発明の効果]
以上説明したようにこの発明によれば、消費電
流を増大させることなく安定なる動作が得られる
雑音除去回路を提供できる。
流を増大させることなく安定なる動作が得られる
雑音除去回路を提供できる。
第1図はこの発明の一実施例に係わる雑音除去
回路を示す図、第2図は上記第1図の回路の動作
を説明するためのタイミングチヤート、第3図な
いし第5図はそれぞれこの発明の他の実施例につ
いて説明するための回路図、第6図、第7図およ
び第9図はそれぞれ従来の雑音除去回路について
説明するための回路図、第8図は上記第7図の回
路の動作を説明するためのタイミングチヤートで
ある。 Vcc…電源(第1の電位供給源)、ei…入力信
号、Q1〜Q6…MOSトランジスタ(スイツチ
手段)、19…遅延回路(遅延手段)、eo…出力
信号、ea…遅延回路の出力信号。
回路を示す図、第2図は上記第1図の回路の動作
を説明するためのタイミングチヤート、第3図な
いし第5図はそれぞれこの発明の他の実施例につ
いて説明するための回路図、第6図、第7図およ
び第9図はそれぞれ従来の雑音除去回路について
説明するための回路図、第8図は上記第7図の回
路の動作を説明するためのタイミングチヤートで
ある。 Vcc…電源(第1の電位供給源)、ei…入力信
号、Q1〜Q6…MOSトランジスタ(スイツチ
手段)、19…遅延回路(遅延手段)、eo…出力
信号、ea…遅延回路の出力信号。
Claims (1)
- 【特許請求の範囲】 1 一方が入力信号でオン/オフ制御される第
1、第2のスイツチ手段が直列接続されて構成さ
れ、一端が第1の電位供給源に接続される第1の
直列回路と、一方が上記入力信号でオン/オフ制
御される第3、第4のスイツチ手段が直列接続さ
れて構成され、上記第1の直列回路の他端と第2
の電位供給源間に接続される第2の直列回路と、
上記入力信号を遅延して上記第1、第2の直列回
路を構成する他方のスイツチ手段をそれぞれオ
ン/オフ制御する遅延手段と、上記第1、第2の
直列回路の接続点と上記第1、第2のスイツチ手
段との接続点間に接続され、上記第1の直列回路
を構成する上記一方のスイツチ手段と同じ信号で
オン/オフ制御され、上記第1、第2のスイツチ
手段とは同一レベルの信号に対してオン/オフ状
態が逆になる第5のスイツチ手段と、上記第1、
第2の直列回路の接続点と上記第3、第4のスイ
ツチ手段との接続点間に接続され、上記第2の直
列回路を構成する上記一方のスイツチ手段と同じ
信号でオン/オフ制御され、上記第3、第4のス
イツチ手段とは同一レベルの信号に対してオン/
オフ状態が逆になる第6のスイツチ手段とを具備
し、上記第1の直列回路の第1、第2スイツチ手
段と上記第2の直列回路の第3、第4スイツチ手
段はそれぞれ同一レベルの信号に対してオン/オ
フ状態が逆となり、上記第1の直列回路と上記第
2の直列回路との接続点から出力を得ることを特
徴とする雑音除去回路。 2 前記第1、第2および第6のスイツチ手段は
それぞれ第1導電型の電界効果型トランジスタか
ら成り、前記第3、第4および第5のスイツチ手
段はそれぞれ第2導電型の電界効果型トランジス
タから成ることを特徴とする特許請求の範囲第1
項記載の雑音除去回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62000830A JPS63169118A (ja) | 1987-01-06 | 1987-01-06 | 雑音除去回路 |
US07/066,094 US4760279A (en) | 1986-07-02 | 1987-06-24 | Noise cancelling circuit |
EP87109329A EP0251275B1 (en) | 1986-07-02 | 1987-06-29 | Noise cancelling circuit |
DE8787109329T DE3776209D1 (de) | 1986-07-02 | 1987-06-29 | Rauschunterdrueckungsschaltung. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62000830A JPS63169118A (ja) | 1987-01-06 | 1987-01-06 | 雑音除去回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63169118A JPS63169118A (ja) | 1988-07-13 |
JPH0431603B2 true JPH0431603B2 (ja) | 1992-05-27 |
Family
ID=11484547
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62000830A Granted JPS63169118A (ja) | 1986-07-02 | 1987-01-06 | 雑音除去回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63169118A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02202111A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の入力バッファ回路 |
JP2937591B2 (ja) * | 1991-12-09 | 1999-08-23 | 沖電気工業株式会社 | 基板バイアス発生回路 |
JP2009017391A (ja) * | 2007-07-06 | 2009-01-22 | Sanyo Electric Co Ltd | 音声多重放送信号の信号処理装置 |
JP5151413B2 (ja) * | 2007-11-20 | 2013-02-27 | 富士通セミコンダクター株式会社 | データ保持回路 |
-
1987
- 1987-01-06 JP JP62000830A patent/JPS63169118A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS63169118A (ja) | 1988-07-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |