JPH036124A - クロックドインバータ回路 - Google Patents
クロックドインバータ回路Info
- Publication number
- JPH036124A JPH036124A JP1140399A JP14039989A JPH036124A JP H036124 A JPH036124 A JP H036124A JP 1140399 A JP1140399 A JP 1140399A JP 14039989 A JP14039989 A JP 14039989A JP H036124 A JPH036124 A JP H036124A
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- JP
- Japan
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- transistor
- channel transistor
- channel
- turned
- whose
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路におけるクロックドインバータ
回路に関する。
回路に関する。
第2図は、従来のクロックドインバータ回路の一例を示
す。
す。
最初に入力信号が「0」でトランジスタQ1がオン、Q
4がオフ、クロック信号φが「1」で信号TがrOJの
時、トランジスタQ2がオンQ3がオンで、出力Oは電
源vccになり、負荷容量C1に電荷が蓄えられる。
4がオフ、クロック信号φが「1」で信号TがrOJの
時、トランジスタQ2がオンQ3がオンで、出力Oは電
源vccになり、負荷容量C1に電荷が蓄えられる。
次に、クロック信号φを「0」、信号TをrlJにする
と、出力Oがハイインピーダンスになる。
と、出力Oがハイインピーダンスになる。
クロック信号φ、TによりトランジスタQ2゜Q、がオ
フとなることで、出力信号Oがハイインピーダンス状態
を持ち得る回路である。トランジスタQ2.Qs、Q4
がオフとなり、出力Oがハイインピーダンス状態のとき
に、トランジスタQ4のソース電極である接地にノイズ
が発生すると、Nチャネル型トランジスタQ3.C4の
ゲート・ソース間電圧の変化により、トランジスタQi
。
フとなることで、出力信号Oがハイインピーダンス状態
を持ち得る回路である。トランジスタQ2.Qs、Q4
がオフとなり、出力Oがハイインピーダンス状態のとき
に、トランジスタQ4のソース電極である接地にノイズ
が発生すると、Nチャネル型トランジスタQ3.C4の
ゲート・ソース間電圧の変化により、トランジスタQi
。
C4がオンとなり、出力Oの負荷容量Cが放電されて誤
動作を起こす可能性がある。
動作を起こす可能性がある。
上述した従来のクロックドインバータは、トランジスタ
Q、のソース電極である接地にノイズが発生したときに
、トランジスタQ i 、 Q 4がオンとなり、誤動
作を起こす可能性があるという欠点があった。
Q、のソース電極である接地にノイズが発生したときに
、トランジスタQ i 、 Q 4がオンとなり、誤動
作を起こす可能性があるという欠点があった。
本発明の目的は、このような欠点を除き、誤動作を除去
するようにしたクロックドインバータ回路を提供するこ
とにある。
するようにしたクロックドインバータ回路を提供するこ
とにある。
本発明のクロ、クドインバータ回路の構成は、コントロ
ール信号をゲート入力としドレインを電源に接続した第
1のPチャネル型トランジスタとクロック逆相信号をゲ
ート入力とする第2のPチャネル型トランジスタとを直
列接続し、この第20Pチャネル型トランジスタのソー
スをトランジスタ出力とし、前記コントロール信号をゲ
ート入力としソースを接地に接続した第1のNチャネル
型トランジスタとクロック信号をゲート入力とする第2
のNチャネル型トランジスタとを直列接続し、この第2
のNチャネル型トランジスタのドレインを前記トランジ
スタ出力端と共通接続し、これら第1.第2のNチャネ
ル型トランジスタの直列接続部にソースを電源に接続し
た第3のPチャネル型トランジスタのドレインを接続し
たことを特徴とする。
ール信号をゲート入力としドレインを電源に接続した第
1のPチャネル型トランジスタとクロック逆相信号をゲ
ート入力とする第2のPチャネル型トランジスタとを直
列接続し、この第20Pチャネル型トランジスタのソー
スをトランジスタ出力とし、前記コントロール信号をゲ
ート入力としソースを接地に接続した第1のNチャネル
型トランジスタとクロック信号をゲート入力とする第2
のNチャネル型トランジスタとを直列接続し、この第2
のNチャネル型トランジスタのドレインを前記トランジ
スタ出力端と共通接続し、これら第1.第2のNチャネ
ル型トランジスタの直列接続部にソースを電源に接続し
た第3のPチャネル型トランジスタのドレインを接続し
たことを特徴とする。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例の回路図である。
本実施例は、従来の回路の誤動作を防ぐために、第1図
の様にトランジスタQ 3 、 Q−の接続部にPチャ
ネル型トランジスタQ、のドレイン電極を接続し、A信
号が「0」でトランジスタQ4がオフ、クロックφ信号
がrOJ、?信号がrlJになると、トランジスタQz
、Qsはオフとなり、トランジスタQsはオンとなって
トランジスタQ、、Q。
の様にトランジスタQ 3 、 Q−の接続部にPチャ
ネル型トランジスタQ、のドレイン電極を接続し、A信
号が「0」でトランジスタQ4がオフ、クロックφ信号
がrOJ、?信号がrlJになると、トランジスタQz
、Qsはオフとなり、トランジスタQsはオンとなって
トランジスタQ、、Q。
の接続部は電圧Vccで安定状態となる。この時接地ノ
イズが発生して、トランジスタQ4がオンとなってもト
ランジスタQ、のドレイン電極は、Vcc電圧のためト
ランジスタQ、のゲート・ソース間電圧がしきい値以上
にならずトランジスタQ、はオンせず、接地ノイズの影
響は受けない。
イズが発生して、トランジスタQ4がオンとなってもト
ランジスタQ、のドレイン電極は、Vcc電圧のためト
ランジスタQ、のゲート・ソース間電圧がしきい値以上
にならずトランジスタQ、はオンせず、接地ノイズの影
響は受けない。
以上説明したように本発明は従来のクロ、クドインバー
タにPチャネル型トランジスタを接続することにより、
接地ノイズの影響による誤動作を防ぐという効果がある
。
タにPチャネル型トランジスタを接続することにより、
接地ノイズの影響による誤動作を防ぐという効果がある
。
・・・・・・電源、C1・・・・・・負荷容量、(L+
Qt、Qs・・印・Pチャネル型トランジスタs Q
sp C4・・・・・・Nチャネル型トランジスタ。
Qt、Qs・・印・Pチャネル型トランジスタs Q
sp C4・・・・・・Nチャネル型トランジスタ。
Claims (1)
- コントロール信号をゲート入力としドレインを電源に接
続した第1のPチャネル型トランジスタとクロック逆相
信号をゲート入力とする第2のPチャネル型トランジス
タとを直列接続し、この第2のPチャネル型トランジス
タのソースをトランジスタ出力とし、前記コントロール
信号をゲート入力としソースを接地に接続した第1のN
チャネル型トランジスタとクロック信号をゲート入力と
する第2のNチャネル型トランジスタとを直列接続し、
この第2のNチャネル型トランジスタのドレインを前記
トランジスタ出力端と共通接続し、これら第1、第2の
Nチャネル型トランジスタの直列接続部にソースを電源
に接続した第3のPチャネル型トランジスタのドレイン
を接続したことを特徴とするクロックドインバータ回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1140399A JPH036124A (ja) | 1989-06-01 | 1989-06-01 | クロックドインバータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1140399A JPH036124A (ja) | 1989-06-01 | 1989-06-01 | クロックドインバータ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH036124A true JPH036124A (ja) | 1991-01-11 |
Family
ID=15267883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1140399A Pending JPH036124A (ja) | 1989-06-01 | 1989-06-01 | クロックドインバータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH036124A (ja) |
-
1989
- 1989-06-01 JP JP1140399A patent/JPH036124A/ja active Pending
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