JPH036124A - クロックドインバータ回路 - Google Patents
クロックドインバータ回路Info
- Publication number
- JPH036124A JPH036124A JP1140399A JP14039989A JPH036124A JP H036124 A JPH036124 A JP H036124A JP 1140399 A JP1140399 A JP 1140399A JP 14039989 A JP14039989 A JP 14039989A JP H036124 A JPH036124 A JP H036124A
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- JP
- Japan
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- transistor
- channel transistor
- channel
- turned
- whose
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路におけるクロックドインバータ
回路に関する。
回路に関する。
第２図は、従来のクロックドインバータ回路の一例を示
す。
す。
最初に入力信号が「０」でトランジスタＱ１がオン、Ｑ
４がオフ、クロック信号φが「１」で信号ＴがｒＯＪの
時、トランジスタＱ２がオンＱ３がオンで、出力Ｏは電
源ｖｃｃになり、負荷容量Ｃ１に電荷が蓄えられる。
４がオフ、クロック信号φが「１」で信号ＴがｒＯＪの
時、トランジスタＱ２がオンＱ３がオンで、出力Ｏは電
源ｖｃｃになり、負荷容量Ｃ１に電荷が蓄えられる。
次に、クロック信号φを「０」、信号ＴをｒｌＪにする
と、出力Ｏがハイインピーダンスになる。
と、出力Ｏがハイインピーダンスになる。
クロック信号φ、ＴによりトランジスタＱ２゜Ｑ、がオ
フとなることで、出力信号Ｏがハイインピーダンス状態
を持ち得る回路である。トランジスタＱ２．Ｑｓ、Ｑ４
がオフとなり、出力Ｏがハイインピーダンス状態のとき
に、トランジスタＱ４のソース電極である接地にノイズ
が発生すると、Ｎチャネル型トランジスタＱ３．Ｃ４の
ゲート・ソース間電圧の変化により、トランジスタＱｉ
。
フとなることで、出力信号Ｏがハイインピーダンス状態
を持ち得る回路である。トランジスタＱ２．Ｑｓ、Ｑ４
がオフとなり、出力Ｏがハイインピーダンス状態のとき
に、トランジスタＱ４のソース電極である接地にノイズ
が発生すると、Ｎチャネル型トランジスタＱ３．Ｃ４の
ゲート・ソース間電圧の変化により、トランジスタＱｉ
。
Ｃ４がオンとなり、出力Ｏの負荷容量Ｃが放電されて誤
動作を起こす可能性がある。
動作を起こす可能性がある。
上述した従来のクロックドインバータは、トランジスタ
Ｑ、のソース電極である接地にノイズが発生したときに
、トランジスタＱ ｉ 、 Ｑ ４がオンとなり、誤動
作を起こす可能性があるという欠点があった。
Ｑ、のソース電極である接地にノイズが発生したときに
、トランジスタＱ ｉ 、 Ｑ ４がオンとなり、誤動
作を起こす可能性があるという欠点があった。
本発明の目的は、このような欠点を除き、誤動作を除去
するようにしたクロックドインバータ回路を提供するこ
とにある。
するようにしたクロックドインバータ回路を提供するこ
とにある。
本発明のクロ、クドインバータ回路の構成は、コントロ
ール信号をゲート入力としドレインを電源に接続した第
１のＰチャネル型トランジスタとクロック逆相信号をゲ
ート入力とする第２のＰチャネル型トランジスタとを直
列接続し、この第２０Ｐチャネル型トランジスタのソー
スをトランジスタ出力とし、前記コントロール信号をゲ
ート入力としソースを接地に接続した第１のＮチャネル
型トランジスタとクロック信号をゲート入力とする第２
のＮチャネル型トランジスタとを直列接続し、この第２
のＮチャネル型トランジスタのドレインを前記トランジ
スタ出力端と共通接続し、これら第１．第２のＮチャネ
ル型トランジスタの直列接続部にソースを電源に接続し
た第３のＰチャネル型トランジスタのドレインを接続し
たことを特徴とする。
ール信号をゲート入力としドレインを電源に接続した第
１のＰチャネル型トランジスタとクロック逆相信号をゲ
ート入力とする第２のＰチャネル型トランジスタとを直
列接続し、この第２０Ｐチャネル型トランジスタのソー
スをトランジスタ出力とし、前記コントロール信号をゲ
ート入力としソースを接地に接続した第１のＮチャネル
型トランジスタとクロック信号をゲート入力とする第２
のＮチャネル型トランジスタとを直列接続し、この第２
のＮチャネル型トランジスタのドレインを前記トランジ
スタ出力端と共通接続し、これら第１．第２のＮチャネ
ル型トランジスタの直列接続部にソースを電源に接続し
た第３のＰチャネル型トランジスタのドレインを接続し
たことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
本実施例は、従来の回路の誤動作を防ぐために、第１図
の様にトランジスタＱ ３ 、 Ｑ−の接続部にＰチャ
ネル型トランジスタＱ、のドレイン電極を接続し、Ａ信
号が「０」でトランジスタＱ４がオフ、クロックφ信号
がｒＯＪ、？信号がｒｌＪになると、トランジスタＱｚ
、Ｑｓはオフとなり、トランジスタＱｓはオンとなって
トランジスタＱ、、Ｑ。
の様にトランジスタＱ ３ 、 Ｑ−の接続部にＰチャ
ネル型トランジスタＱ、のドレイン電極を接続し、Ａ信
号が「０」でトランジスタＱ４がオフ、クロックφ信号
がｒＯＪ、？信号がｒｌＪになると、トランジスタＱｚ
、Ｑｓはオフとなり、トランジスタＱｓはオンとなって
トランジスタＱ、、Ｑ。
の接続部は電圧Ｖｃｃで安定状態となる。この時接地ノ
イズが発生して、トランジスタＱ４がオンとなってもト
ランジスタＱ、のドレイン電極は、Ｖｃｃ電圧のためト
ランジスタＱ、のゲート・ソース間電圧がしきい値以上
にならずトランジスタＱ、はオンせず、接地ノイズの影
響は受けない。
イズが発生して、トランジスタＱ４がオンとなってもト
ランジスタＱ、のドレイン電極は、Ｖｃｃ電圧のためト
ランジスタＱ、のゲート・ソース間電圧がしきい値以上
にならずトランジスタＱ、はオンせず、接地ノイズの影
響は受けない。
以上説明したように本発明は従来のクロ、クドインバー
タにＰチャネル型トランジスタを接続することにより、
接地ノイズの影響による誤動作を防ぐという効果がある
。
タにＰチャネル型トランジスタを接続することにより、
接地ノイズの影響による誤動作を防ぐという効果がある
。
・・・・・・電源、Ｃ１・・・・・・負荷容量、（Ｌ＋
Ｑｔ、Ｑｓ・・印・Ｐチャネル型トランジスタｓ Ｑ
ｓｐ Ｃ４・・・・・・Ｎチャネル型トランジスタ。
Ｑｔ、Ｑｓ・・印・Ｐチャネル型トランジスタｓ Ｑ
ｓｐ Ｃ４・・・・・・Ｎチャネル型トランジスタ。
Claims (1)
- コントロール信号をゲート入力としドレインを電源に接
続した第１のＰチャネル型トランジスタとクロック逆相
信号をゲート入力とする第２のＰチャネル型トランジス
タとを直列接続し、この第２のＰチャネル型トランジス
タのソースをトランジスタ出力とし、前記コントロール
信号をゲート入力としソースを接地に接続した第１のＮ
チャネル型トランジスタとクロック信号をゲート入力と
する第２のＮチャネル型トランジスタとを直列接続し、
この第２のＮチャネル型トランジスタのドレインを前記
トランジスタ出力端と共通接続し、これら第１、第２の
Ｎチャネル型トランジスタの直列接続部にソースを電源
に接続した第３のＰチャネル型トランジスタのドレイン
を接続したことを特徴とするクロックドインバータ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140399A JPH036124A (ja) | 1989-06-01 | 1989-06-01 | クロックドインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140399A JPH036124A (ja) | 1989-06-01 | 1989-06-01 | クロックドインバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036124A true JPH036124A (ja) | 1991-01-11 |
Family
ID=15267883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140399A Pending JPH036124A (ja) | 1989-06-01 | 1989-06-01 | クロックドインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036124A (ja) |
-
1989
- 1989-06-01 JP JP1140399A patent/JPH036124A/ja active Pending
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